驱动电阻的确定方法及装置、测试机和存储介质

技术领域

本申请涉及半导体技术领域，涉及但不限于一种驱动电阻的确定方法及装置、测试机和存储介质。

背景技术

存储器，例如动态随机存储器(Dynamic Random Access Memory，DRAM)的输出引脚输出数据时会使用到驱动电路，驱动电路中存在上拉电阻和下拉电阻，而上拉电阻和下拉电阻阻值的高低会影响驱动电路的输出特性。联合电子设备工程委员会(JointElectron Device Engineering Council，JEDEC)制定的标准中提供的量测上拉电阻和下拉电阻的方法是：固定导通上拉电阻或下拉电阻所在的单通路，通过对输出引脚的电性量测，实现对上拉电阻和下拉电阻的量测。可以看出，上述方法中需要维持驱动电路的上拉电阻或下拉电阻所在单通路的持续性导通，从而实现对该通路上电阻的测量。而数据选通信号(Data Strobe Signal，DQS)之类的数据信号，正常输出是高低电平持续切换的，无法维持单通路的持续性导通。因此，传统的方法无法对此类引脚的驱动电路进行电阻量测。

发明内容

有鉴于此，本申请实施例提供一种驱动电阻的确定方法及装置、测试机和存储介质。

第一方面，本申请实施例提供一种存储器中驱动电阻的确定方法，应用于测试机，包括：获取在存储器的输出引脚输出数据时，所述存储器中的第一驱动电路在驱动电阻导通时的第一输出电压值；其中，所述第一驱动电路包括上拉电阻和下拉电阻，所述驱动电阻包括所述上拉电阻或所述下拉电阻；获取所述测试机的测试电路的测试电阻值、所述第一驱动电路的电源电压值、以及在所述驱动电阻导通时对所述测试电路施加的第一电压值；其中，在所述驱动电阻导通时所述测试电路的测试电阻与所述第一驱动电路的驱动电阻构成串联电路；基于所述第一输出电压值、所述测试电路的测试电阻值、所述第一电压值和所述电源电压值，根据所述串联电路的分压规律，确定所述驱动电阻的电阻值。

在一些实施例中，基于所述第一输出电压值、所述测试电路的测试电阻值、所述第一电压值和所述电源电压值，根据所述串联电路的分压规律，确定所述驱动电阻的电阻值，包括：确定所述第一输出电压值与所述第一电压值之间的第一压差；确定所述第一输出电压值与所述电源电压值或零电压之间的第二压差；确定所述第一压差和所述第二压差之间的比值；将所述比值与所述测试电路的测试电阻值之间的乘积，确定为所述驱动电阻的电阻值。

在一些实施例中，所述测试机还包括第一数据接收器，所述获取在存储器的输出引脚输出数据时，所述存储器中的第一驱动电路在驱动电阻导通时的第一输出电压值，包括：向所述测试电路施加所述第一电压值，以使所述驱动电阻导通和所述存储器的输出引脚输出数据；在所述存储器的输出引脚输出数据时，控制所述第一数据接收器采集所述输出引脚输出的第一输出波形数据；基于所述第一电压值和所述第一输出波形数据，确定所述第一驱动电路在驱动电阻导通时的第一输出电压值。

在一些实施例中，在向所述测试电路施加所述第一电压值之前，还包括：向所述存储器发出读取指令，以触发所述存储器的输出引脚输出数据。

在一些实施例中，在所述存储器的输出引脚输出数据时，控制所述第一数据接收器采集所述输出引脚输出的第一输出波形数据，包括：在向所述存储器发出读取指令之后，开始计时；在计时时长达到预设时长之后，控制所述第一数据接收器采集所述输出引脚输出的第一输出波形数据，其中，所述预设时长用于使所述存储器的输出引脚输出数据。

在一些实施例中，在向所述存储器发出读取指令之前，还包括：在所述输出引脚为DQ引脚的情况下，向所述存储器的存储电容中写入预设的数据。

在一些实施例中，所述第一输出波形包括第二电压值和大于所述第二电压值的第三电压值，基于所述第一电压值和所述第一输出波形数据，确定所述第一驱动电路在驱动电阻导通时的第一输出电压值，包括：在所述第一电压值不等于所述第一驱动电路的电源电压值和零电压的情况下，将所述第三电压值确定为所述第一驱动电路在上拉电阻导通时的第一输出电压值；将所述第二电压值确定为所述第一驱动电路在下拉电阻导通时的第一输出电压值。

在一些实施例中，所述第一输出波形包括第二电压值和大于所述第二电压值的第三电压值，基于所述第一电压值和所述第一输出波形，确定所述第一驱动电路在驱动电阻导通时的第一输出电压值，包括：在所述第一电压值等于所述第一驱动电路的电源电压值的情况下，将所述第二电压值确定为所述第一驱动电路在下拉电阻导通时的第一输出电压值；在所述第一电压值等于零电压的情况下，将所述第三电压值确定为所述第一驱动电路在上拉电阻导通时的第一输出电压值。

在一些实施例中，所述测试电路包括第二驱动电路，获取所述测试电路的测试电阻值，包括：确定所述测试电路的第二驱动电路的终端电阻；将所述终端电阻确定为所述测试电路的测试电阻值。

在一些实施例中，所述输出引脚包括输入输出数据(DQ)引脚、DQS引脚或警报(Alert)引脚。

在一些实施例中，所述存储器为动态随机存取存储器DRAM芯片。

第二方面，本申请实施例还提供一种测试机，包括：

测试电路，用于与待测存储器中的第一驱动电路连接，且在所述第一驱动电路的驱动电阻导通时，所述测试电路的测试电阻与所述第一驱动电路的驱动电阻构成串联电路；其中，所述第一驱动电路包括上拉电阻和下拉电阻，所述驱动电阻包括所述上拉电阻或所述下拉电阻；

第一控制器，用于获取在所述待测存储器的输出引脚输出数据时，所述第一驱动电路在驱动电阻导通时的第一输出电压值；用于获取所述测试电路的测试电阻值、所述第一驱动电路的电源电压值、以及在所述驱动电阻导通时对所述测试电路施加的第一电压值；用于基于所述第一输出电压值、所述测试电路的测试电阻值、所述第一电压值和所述电源电压值，根据所述串联电路的分压规律，确定所述驱动电阻的电阻值。

第三方面，本申请实施例还提供一种存储器中驱动电阻的确定装置，应用于测试机，包括：

第一获取模块，用于获取在存储器的输出引脚输出数据时，所述存储器中的第一驱动电路在驱动电阻导通时的第一输出电压值；其中，所述第一驱动电路包括上拉电阻和下拉电阻，所述驱动电阻包括所述上拉电阻或所述下拉电阻；

第二获取模块，用于获取所述测试机的测试电路的测试电阻值、所述第一驱动电路的电源电压值、以及在所述驱动电阻导通时对所述测试电路施加的第一电压值；其中，在所述驱动电阻导通时所述测试电路的测试电阻与所述第一驱动电路的驱动电阻构成串联电路；

确定模块，用于基于所述第一输出电压值、所述测试电路的测试电阻值、所述第一电压值和所述电源电压值，根据所述串联电路的分压规律，确定所述驱动电阻的电阻值。

第四方面，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述方法中的部分或全部步骤。

本申请实施例中，首先获取在存储器的输出引脚输出数据时，存储器中的第一驱动电路在驱动电阻导通时的第一输出电压值；然后获取测试机的测试电路的测试电阻值、第一驱动电路的电源电压值、以及在驱动电阻导通时对测试电路施加的第一电压值，其中，在驱动电阻导通时测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路；最后，根据串联电路的分压规律，利用第一输出电压值、测试电路的测试电阻值、第一电压值和电源电压值，确定驱动电阻的电阻值。

可以看出，本申请通过将测试机的测试电路与第一驱动电路连接，来构造分压电路，使得在驱动电阻导通时测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路；然后利用串联电路的分压规律，根据电压之比等于电阻之比，在获得了第一驱动电路在驱动电阻导通时的第一输出电压值、在驱动电阻导通时对测试电路施加的第一电压值、第一驱动电路的电源电压值和测试电路的测试电阻值的基础上，实现了对驱动电阻电阻值的确定。相比于相关技术中通过固定单通路导通和确定单通路中的电流来确定驱动电阻的方法，本申请通过确定驱动电阻导通时的电压来确定驱动电阻的大小，因此不存在相关技术中提到的由于持续切换的高低电平，导致无法积分得到电流，而无法应用在输出数据为持续切换的高低电平的驱动电路中的问题。所以，本申请提供的方法解决了相关技术中的问题，扩大了应用范围。

附图说明

图1为本申请实施例提供的一种相关技术中通过输入输出数据(DQ)引脚测量驱动电路中上拉电阻RON

图2A为本申请实施例提供的一种存储器中驱动电阻的确定方法的实现流程示意图；

图2B为本申请实施例提供的一种第一驱动电路和测试电路连接的示意图；

图2C为本申请实施例提供的一种第一驱动电路中下拉电阻导通时导通电路的示意图；

图2D为本申请实施例提供的一种第一驱动电路中上拉电阻导通时导通电路的示意图；

图2E为本申请实施例提供的一种步骤S103的实现流程示意图；

图3为本申请实施例提供的另一种存储器中驱动电阻的确定方法的实现流程示意图；

图4为本申请实施例提供的一种驱动电阻的确定电路的示意图；

图5A为本申请实施例提供的测试机VT设为VDDQ时引脚的输出波形的示意图；

图5B为本申请实施例提供的测试机VT设为0时引脚的输出波形的示意图；

图6为本申请实施例提供的一种存储器中驱动电阻的确定装置的组成结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其他的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

图1为相关技术中通过输入输出数据(DQ)引脚测量驱动电路中上拉电阻RON

当驱动电路101中的上拉电阻RON

当驱动电路101中的下拉电阻RON

上述方法中，由于电流I

基于此，本申请实施例提供一种存储器中驱动电阻的确定方法，该方法应用于测试机，该方法可以由测试机的处理器执行。图2A为本申请实施例提供的一种存储器中驱动电阻的确定方法的实现流程示意图，如图2A所示，该方法包括如下步骤S101至步骤S103：

步骤S101：获取在存储器的输出引脚输出数据时，存储器中的第一驱动电路在驱动电阻导通时的第一输出电压值；其中，第一驱动电路包括上拉电阻和下拉电阻，驱动电阻包括上拉电阻或下拉电阻；

这里，存储器可以为DRAM、静态随机存取存储器(Static Random-Access Memory，SRAM)等。输出引脚指用于输出数据的引脚，在一些实施例中，输出引脚可以包括DQ引脚、DQS引脚或警报(Alert)引脚。

第一驱动电路用于使输出引脚输出的数据满足要求。每个输出引脚会有一个驱动电路。即第一驱动电路可以为DQ引脚的驱动电路，也可以为DQS引脚的驱动电路，还可以为Alert引脚的驱动电路。通常情况下，第一驱动电路包括上拉电阻和下拉电阻，上拉电阻的第一端与第一驱动电路的电源电压连接，第二端与下拉电阻的第一端，下拉电阻的第二端与地线连接。在上拉电阻导通的情况下，输出引脚输出高电平；在下拉电阻导通的情况下，输出引脚输出低电平。

驱动电阻包括上拉电阻或下拉电阻，即步骤S101用于确定第一驱动电路在下拉电阻导通时的第一输出电压值或上拉电阻导通时的第一输出电压值。

在一些实施例中，可以通过数据接收器采集得到第一驱动电路在驱动电阻导通时的第一输出电压值。其中，数据接收器可以是测试机内部自带的部件，也可以独立于测试机而单独存在。在数据接收器采集到第一驱动电路在驱动电阻导通时的第一输出电压值之后，可以将第一输出电压值发送给测试机，以供测试机使用。本申请实施例对获取第一驱动电路在驱动电阻导通时的第一输出电压值的方式不做限定。

步骤S102：获取测试机的测试电路的测试电阻值、第一驱动电路的电源电压值、以及在驱动电阻导通时对测试电路施加的第一电压值；其中，在驱动电阻导通时测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路；

这里，由于驱动电阻导通时测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路，因此，测试电路与第一驱动电路之间是相互连接的。为了让第一驱动电路的驱动电阻导通，可以对测试电路施加第一电压，使第一驱动电路与测试电路之间形成闭环，从而产生电流，构成串联电路。

第一驱动电路的电源电压为对第一驱动电路施加的电压。测试电阻值为测试电路的电阻值。在一些实施例中，测试电路可以包括第二驱动电路，对应地，步骤S102中获取测试电路的测试电阻值的实施可以包括如下步骤S1021和步骤S1022：

步骤S1021：确定测试电路的第二驱动电路的终端电阻；

这里，根据JEDEC制定的标准中规定，第二驱动电路的终端电阻可以为50欧。在一些实施例中，第二驱动电路的终端电阻也可以为其他值。

步骤S1022：将终端电阻确定为测试电路的测试电阻值。

这里，在测试电路只包括第二驱动电路的情况下，第二驱动电路的终端电阻即为测试电路的测试电阻值。

当然，在测试电路除了包括第二驱动电路之外，还包括其他部件例如第一电阻的情况下，测试电路的测试电阻值可以等于终端电阻与其他部件例如第一电阻的阻值之和。

图2B为第一驱动电路和测试电路连接的示意图。可以看出，测试机102中的测试电路1021(图中所示为测试电路1021包括第二驱动电路DR2的情况)通过与第一驱动电路DR1的输入输出(IO)引脚连接，实现测试电路1021与第一驱动电路DR1的相互连接。

图2C为第一驱动电路中下拉电阻导通时导通电路的示意图。可以看出，在第一驱动电路中的下拉电阻RON

步骤S103：基于第一输出电压值、测试电路的测试电阻值、第一电压值和电源电压值，根据串联电路的分压规律，确定驱动电阻的电阻值。

这里，由于驱动电阻导通时测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路，因此，在得到测试电阻和驱动电阻两端电压值的情况下，可以根据串联电路的分压规律，即测试电阻和驱动电阻两端的电压值之比等于测试电阻和驱动电阻的电阻值之比，得到驱动电阻的电阻值。其中，测试电阻两端的电压值可以通过第一输出电压值和第一电压值之差得到，驱动电阻两端的电压值可以通过第一输出电压值与电源电压值(驱动电阻为上拉电阻时)或者零电压(驱动电阻为下拉电阻时)之差得到。所以，在获取测试电阻值的情况下，可以得到驱动电阻的电阻值。

对应地，如图2E所示，步骤S103的实施可以包括如下步骤S1031至步骤S1034：

步骤S1031：确定第一输出电压值与第一电压值之间的第一压差；

如图2C和图2D所示，第一输出电压值与第一电压值之间的第一压差即为IO引脚与第一电压值VT之间的压差。

步骤S1032：确定第一输出电压值与电源电压值或零电压之间的第二压差；

这里，在驱动电阻为下拉电阻的情况下，第二压差为第一输出电压值与零电压之间的差值。由于第一输出电压值可以为第一驱动电路输出引脚处的电压，因此，如图2C所示，第二压差为IO引脚与VSSQ(即零电压)之间的压差。

在驱动电阻为上拉电阻的情况下，第二压差为第一输出电压值与电源电压值之间的差值。同样，如图2D所示，第二压差为IO引脚与VDDQ(即电源电压)之间的压差。

步骤S1033：确定第一压差和第二压差之间的比值；

步骤S1034：将比值与测试电路的测试电阻值之间的乘积，确定为驱动电阻的电阻值。

这里，根据串联电路的分压规律，驱动电阻的电阻值/测试电阻值＝驱动电阻两端的电压/测试电阻两端的电压，而驱动电阻两端的电压/测试电阻两端的电压＝第一压差/第二压差＝比值。所以，驱动电阻的电阻值＝比值*测试电阻值，从而得到驱动电阻的电阻值。

在一些实施例中，步骤S103的实施，也可以根据测试电阻两端的电压值与测试电阻和驱动电阻两端的总电压值之比，等于测试电阻的电阻值与测试电阻和驱动电阻的总电阻值之比，来确定驱动电阻的电阻值；还可以根据驱动电阻两端的电压值与测试电阻和驱动电阻两端的总电压值之比，等于驱动电阻的电阻值与测试电阻和驱动电阻的总电阻值之比，来确定驱动电阻的电阻值。实施方式可参见上述方法，此处不再赘述。

本申请实施例中，首先获取在存储器的输出引脚输出数据时，存储器中的第一驱动电路在驱动电阻导通时的第一输出电压值；然后获取测试机的测试电路的测试电阻值、第一驱动电路的电源电压值、以及在驱动电阻导通时对测试电路施加的第一电压值，其中，在驱动电阻导通时测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路；最后，根据串联电路的分压规律，利用第一输出电压值、测试电路的测试电阻值、第一电压值和电源电压值，确定驱动电阻的电阻值。可以看出，本申请通过将测试机的测试电路与第一驱动电路连接，来构造分压电路，使得在驱动电阻导通时测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路；然后利用串联电路的分压规律，根据电压之比等于电阻之比，在获得了第一驱动电路在驱动电阻导通时的第一输出电压值、在驱动电阻导通时对测试电路施加的第一电压值、第一驱动电路的电源电压值和测试电路的测试电阻值的基础上，实现了对驱动电阻电阻值的确定。相比于相关技术中通过固定单通路导通和确定单通路中的电流来确定驱动电阻的方法，本申请通过确定驱动电阻导通时的电压来确定驱动电阻的大小，因此不存在相关技术中提到的由于持续切换的高低电平，导致无法积分得到电流，而无法应用在输出数据为持续切换的高低电平的驱动电路中的问题。所以，本申请提供的方法解决了相关技术中的问题，扩大了应用范围。

在一些实施例中，测试机还包括第一数据接收器，对应地，步骤S101“获取在存储器的输出引脚输出数据时，存储器中的第一驱动电路在驱动电阻导通时的第一输出电压值”的实施可以包括如下步骤S1011至步骤S1013：

步骤S1011：向测试电路施加第一电压值，以使驱动电阻导通和存储器的输出引脚输出数据；

这里，由于步骤S101中第一驱动电路中的驱动电阻处于导通状态，且输出第一输出电压值，因此，需要向测试电路施加第一电压值，以使测试电路与第一驱动电路之间形成闭环，从而使得驱动电阻导通和第一驱动电路输出第一输出电压值。

在一些实施例中，在步骤S1011之前，还可以包括如下步骤S1010：

步骤S1010：向存储器发出读取指令，以触发存储器的输出引脚输出数据；

在一些实施例中，测试机还可以包括第一控制器和命令总线。对应地，步骤S1010的实施可以包括：由测试机的第一控制器通过命令总线向存储器发出读取指令，以触发存储器的输出引脚输出数据。在一些实施例中，存储器还可以包括第二数据接收器和第二控制器，第二控制器用于接收测试机发送的读取指令，并将读取指令发送给第二数据接收器；同时用于通过第二控制器控制存储器的输出引脚输出数据。

本申请实施例中，通过先向存储器发出读取指令，来触发存储器的输出引脚输出数据，从而方便后续通过输出引脚获取第一驱动电路在驱动电阻导通时的第一输出电压值。

在输出引脚为DQ引脚的情况下，在步骤S1010“向存储器发出读取指令”之前，还可以包括：向存储器的存储电容中写入预设的数据。

这里，预设的数据可以根据需求进行设定，例如，若需要测试上拉电阻的电阻值，则可以向存储器的存储电容中写入数据“1”；若需要测试下拉电阻的电阻值，则可以向存储器的存储电容中写入数据“0”。从而使得在存储器中没有存储数据的情况下，可以通过测试机向存储器的存储电容中写入数据，以方便驱动电路中驱动电阻电阻值的确定。

步骤S1012：在存储器的输出引脚输出数据时，控制第一数据接收器采集输出引脚输出的第一输出波形数据；

这里，由于第一数据接收器用于采集输出引脚输出的第一输出波形数据，因此，第一数据接收器与第一驱动电路的输出引脚相连接。

在一些实施例中，由于存储器是在接收到测试机发出的读取指令之后，输出引脚才输出数据的。而从测试机发出读取指令到存储器接到读取指令并响应输出数据是需要一定时间的。因此，在一些实施例中，步骤S1012的实施可以在预设延时之后，控制第一数据接收器采集输出引脚输出的第一输出波形数据。

对应地，步骤S1012的实施可以包括如下步骤S121和步骤S122：

步骤S121，在向存储器发出读取指令之后，开始计时；

步骤S122：在计时时长达到预设时长之后，控制第一数据接收器采集输出引脚输出的第一输出波形数据，其中，预设时长用于使存储器的输出引脚输出数据。

这里，预设时长可以根据存储器的型号和JEDEC制定的标准来确定。在预设时长之后，存储器的输出引脚已经开始输出数据，从而使得第一数据接收器可以在此刻采集到输出引脚输出的第一输出波形数据。

步骤S1013：基于第一电压值和第一输出波形数据，确定第一驱动电路在驱动电阻导通时的第一输出电压值。

这里，由于第一电压值的大小会影响在第一驱动电路中的上拉电阻导通时，第一电压值与第一驱动电路的电源电压值之间是否产生压差，以及在第一驱动电路中的下拉电阻导通时，第一电压值与零电压之间是否产生压差。而只有在第一电压值与第一驱动电路的电源电压或零电压产生压差的情况下，第一驱动电路在驱动电阻导通时的第一输出电压值才可以与第一电压值、第一驱动电路的电源电压值和零电压不一样，从而才可以得到第一输出电压值与第一电压值之间的第一压差，以及第一输出电压值与电源电压值或零电压之间的第二压差，进而得到驱动电阻的电阻值。

也就是说，当第一电压值等于第一驱动电路的电源电压值时，由于第一电压值与第一驱动电路的电源电压值之间没有压差，因此，在第一驱动电路中的上拉电阻导通时的第一输出电压值无法用于确定上拉电阻的大小。但此时，第一电压值与零电压之间存在压差，因此，在第一驱动电路中的下拉电阻导通时的第一输出电压值可以用于确定下拉电阻的大小。

当第一电压值等于零电压时，由于第一电压值与零电压之间没有压差，因此，在第一驱动电路中的下拉电阻导通时的第一输出电压值无法用于确定下拉电阻的大小。但此时，第一电压值与第一驱动电路的电源电压值之间存在压差，因此，在第一驱动电路中的上拉电阻导通时的第一输出电压值可以用于确定上拉电阻的大小。

当第一电压值既不等于第一驱动电路的电源电压值，也不等于零电压时，由于第一电压值既与第一驱动电路的电源电压值之间存在压差，也与零电压之间存在压差，因此，在第一驱动电路中的下拉电阻导通时的第一输出电压值可以用于确定下拉电阻的大小；在第一驱动电路中的上拉电阻导通时的第一输出电压值可以用于确定上拉电阻的大小。

综上，在第一电压值既不等于第一驱动电路的电源电压值，也不等于零电压的情况下，可以用一个电压值，确定出上拉电阻和下拉电阻的两个电阻值。在第一电压值等于第一驱动电路的电源电压值或零电压的情况下，只能用一个电压值确定出上拉电阻或者下拉电阻中的一个电阻值，另一个电阻值需要通过切换第一电压值来确定。

在一些实施例中，步骤S1013的实施可以根据驱动电阻是上拉电阻或者下拉电阻，在第一输出波形数据中选择高电平或者低电平作为第一输出电压值。

本申请实施例中，首先向测试电路施加第一电压值，使得第一驱动电路和测试电路之间导通；然后在存储器的输出引脚输出数据时，控制第一数据接收器采集输出引脚输出的第一输出波形数据；最后，根据第一电压值的大小，在第一输出波形数据中确定第一驱动电路在驱动电阻导通时的第一输出电压值。如此一来，第一方面，由于相关技术中是将驱动电路的DQ引脚连接到测试机中的直流(DC)单元，由DC单元提供电压V

在一些实施例中，第一输出波形包括第二电压值和大于第二电压值的第三电压值，对应地，步骤S1013“基于第一电压值和第一输出波形数据，确定第一驱动电路在驱动电阻导通时的第一输出电压值”的实施可以包括以下三种情况：

第一种情况：在第一电压值不等于第一驱动电路的电源电压值和零电压的情况下，将第三电压值确定为第一驱动电路在上拉电阻导通时的第一输出电压值；将第二电压值确定为第一驱动电路在下拉电阻导通时的第一输出电压值。

即一个电压值用于同时确定下拉电阻导通时的第一输出电压值和上拉电阻导通时的第一输出电压值。其中，下拉电阻导通时的第一输出电压值为第一输出波形数据中的低电压值，上拉电阻导通时的第一输出电压值为第一输出波形数据中的高电压值。

第二种情况：在第一电压值等于第一驱动电路的电源电压值的情况下，将第二电压值确定为第一驱动电路在下拉电阻导通时的第一输出电压值；

即在第一电压值等于第一驱动电路的电源电压值的情况下，只能用于确定下拉电阻导通时的第一输出电压值，此时选取第一输出波形数据中的低电压值作为下拉电阻导通时的第一输出电压值。

第三种情况：在第一电压值等于零电压的情况下，将第三电压值确定为第一驱动电路在上拉电阻导通时的第一输出电压值。

即在第一电压值等于零电压的情况下，只能用于确定上拉电阻导通时的第一输出电压值，此时选取第一输出波形数据中的高电压值作为下拉电阻导通时的第一输出电压值。

本申请实施例中，根据第一电压值的大小，分情况提供了在第一输出波形数据中确定上拉电阻或下拉电阻导通时第一输出电压值的方法。

本申请实施例还提供一种存储器中驱动电阻的确定方法，应用于测试机，如图3所示，该方法包括：

步骤S201：测试机发出Read指令(即上述读取指令)，触发数据引脚(即上述输出引脚)输出驱动工作；

如图4所示，该测试机102包括第二驱动电路DR2、第一数据接收器RCV1和第一控制器，存储器101包括第一驱动电路DR1、第二数据接收器RCV2和第二控制器。其中，第二驱动单路DR2为上述测试电路，第二驱动电路DR2与第一驱动电路DR1连接，且第二数据接收器RCV2分别与第一驱动电路DR1和第一数据接收器RCV1连接。第二控制器用于通过命令总线接收测试机的第一控制器发出的Read指令，以触发数据引脚输出驱动工作。

步骤S202：将测试机VT设为VDDQ/0V(即上述第一电压值)，构造分压电路，特定延时(即上述预设时长)后量测引脚输出波形；

如图4所示，第一数据接收器RCV1用于采集和量测引脚的输出波形。

图5A为测试机VT设为VDDQ时引脚的输出波形的示意图。由于VT＝VDDQ＝1.2V，因此，输出波形中的低电压即Vtar_L为第一驱动电路在下拉电阻导通时的第一输出电压。

图5B为测试机VT设为0时引脚的输出波形的示意图。由于VT＝0，因此，输出波形中的高电压即Vtar_H为第一驱动电路在上拉电阻导通时的第一输出电压。

步骤S203：VT＝VDDQ时，输出波形下边界用以计算RON

这里，步骤S203的实施可以根据串联电路的分压规律得到RON

当VT＝VDDQ时，可以根据公式(1-1)计算得到RON

Vtar_L＝(VDDQ*RON

其中，50为第二驱动电路(即测试电路)的测试电阻值。

当VT＝0时，可以根据公式(1-2)计算得到RON

Vtar_H＝(VDDQ*50)/(RON

本申请实施例还提供一种测试机，如图4所示，该测试机102包括：测试电路1021和第一控制器1023，其中：

测试电路1021，用于与待测存储器101中的第一驱动电路DR1连接，且在第一驱动电路DR1的驱动电阻导通时，测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路；其中，第一驱动电路包括上拉电阻和下拉电阻，驱动电阻包括上拉电阻或下拉电阻；

第一控制器1023，用于获取在待测存储器101的输出引脚输出数据时，第一驱动电路DR1在驱动电阻导通时的第一输出电压值；用于获取测试电路的测试电阻值、第一驱动电路的电源电压值、以及在驱动电阻导通时对测试电路施加的第一电压值；用于基于第一输出电压值、测试电路的测试电阻值、第一电压值和电源电压值，根据串联电路的分压规律，确定驱动电阻的电阻值。

在一些实施例中，测试电路包括第二驱动电路DR2，第二驱动电路DR2用于与待测存储器101中的第一驱动电路DR1连接，且在第一驱动电路DR1的驱动电阻导通时，第二驱动电路的终端电阻与第一驱动电路的驱动电阻构成串联电路。

在一些实施例中，该测试机还包括：

第一数据接收器RCV1，用于采集第一驱动电路DR1在驱动电阻导通时的第一输出电压值，并将第一输出电压值发送给第一控制器1023。

在一些实施例中，第一控制器1023利用命令总线1022向待测存储器101的第二控制器发出读取指令，以触发待测存储器101的输出引脚输出数据。

基于前述的实施例，本申请实施例提供一种存储器中驱动电阻的确定装置，应用于测试机，该装置包括所包括的各单元、以及各单元所包括的各模块，可以通过计算机设备中的处理器来实现；当然也可通过具体的逻辑电路实现；在实施的过程中，处理器可以为中央处理器(Central Processing Unit，CPU)、微处理器(Microprocessor Unit，MPU)、数字信号处理器(Digital Signal Processor，DSP)或现场可编程门阵列(Field ProgrammableGate Array，FPGA)等。

图6为本申请实施例提供的一种存储器中驱动电阻的确定装置的组成结构示意图，如图6所示，存储器中驱动电阻的确定装置600包括：第一获取模块610、第二获取模块620和确定模块630，其中：

第一获取模块610，用于获取在存储器的输出引脚输出数据时，存储器中的第一驱动电路在驱动电阻导通时的第一输出电压值；其中，第一驱动电路包括上拉电阻和下拉电阻，驱动电阻包括上拉电阻或下拉电阻；

第二获取模块620，用于获取测试机的测试电路的测试电阻值、第一驱动电路的电源电压值、以及在驱动电阻导通时对测试电路施加的第一电压值；其中，在驱动电阻导通时测试电路的测试电阻与第一驱动电路的驱动电阻构成串联电路；

确定模块630，用于基于第一输出电压值、测试电路的测试电阻值、第一电压值和电源电压值，根据串联电路的分压规律，确定驱动电阻的电阻值。

在一些实施例中，确定模块630，包括：第一确定子模块，用于确定第一输出电压值与第一电压值之间的第一压差；第二确定子模块，用于确定第一输出电压值与电源电压值或零电压之间的第二压差；第三确定子模块，用于确定第一压差和第二压差之间的比值；第四确定子模块，用于将比值与测试电路的测试电阻值之间的乘积，确定为驱动电阻的电阻值。

在一些实施例中，该测试机还包括第一数据接收器，第一获取模块610，包括：施加子模块，用于向测试电路施加第一电压值，以使驱动电阻导通和存储器的输出引脚输出数据；控制子模块，用于在存储器的输出引脚输出数据时，控制第一数据接收器采集输出引脚输出的第一输出波形数据；第五确定子模块，用于基于第一电压值和第一输出波形数据，确定第一驱动电路在驱动电阻导通时的第一输出电压值。

在一些实施例中，第一获取模块610，还包括：发出子模块，用于在向测试电路施加第一电压值之前，向存储器发出读取指令，以触发存储器的输出引脚输出数据。

在一些实施例中，控制子模块，包括：计时单元，用于在向存储器发出读取指令之后，开始计时；控制单元，用于在计时时长达到预设时长之后，控制第一数据接收器采集输出引脚输出的第一输出波形数据，其中，预设时长用于使存储器的输出引脚输出数据。

在一些实施例中，第一获取模块610，还包括：写入子模块，用于在输出引脚为DQ引脚的情况下，在向存储器发出读取指令之前，向存储器的存储电容中写入预设的数据。

在一些实施例中，第一输出波形包括第二电压值和大于第二电压值的第三电压值，第五确定子模块，用于在第一电压值不等于第一驱动电路的电源电压值和零电压的情况下，将第三电压值确定为第一驱动电路在上拉电阻导通时的第一输出电压值；将第二电压值确定为第一驱动电路在下拉电阻导通时的第一输出电压值。

在一些实施例中，第一输出波形包括第二电压值和大于第二电压值的第三电压值，第五确定子模块，还用于在第一电压值等于第一驱动电路的电源电压值的情况下，将第二电压值确定为第一驱动电路在下拉电阻导通时的第一输出电压值；在第一电压值等于零电压的情况下，将第三电压值确定为第一驱动电路在上拉电阻导通时的第一输出电压值。

在一些实施例中，测试电路包括第二驱动电路，第二获取模块620，包括：第六确定子模块，用于确定测试电路的第二驱动电路的终端电阻；第七确定子模块，用于将终端电阻确定为测试电路的测试电阻值。

在一些实施例中，输出引脚包括DQ引脚、DQS引脚或Alert引脚。

在一些实施例中，存储器为动态随机存取存储器DRAM芯片。

以上装置实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。在一些实施例中，本申请实施例提供的装置具有的功能或包含的模块可以用于执行上述方法实施例描述的方法，对于本申请装置实施例中未披露的技术细节，请参照本申请方法实施例的描述而理解。

需要说明的是，本申请实施例中，如果以软件功能模块的形式实现上述存储器中驱动电阻的确定方法，并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例方法的全部或部分。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ReadOnly Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的介质。这样，本申请实施例不限制于任何特定的硬件、软件或固件，或者硬件、软件、固件三者之间的任意结合。

本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述方法中的部分或全部步骤。所述计算机可读存储介质可以是瞬时性的，也可以是非瞬时性的。

这里需要指出的是：上文对各个实施例的描述倾向于强调各个实施例之间的不同之处，其相同或相似之处可以互相参考。以上设备、存储介质实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本申请设备、存储介质实施例中未披露的技术细节，请参照本申请方法实施例的描述而理解。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各步骤/过程的序号的大小并不意味着执行顺序的先后，各步骤/过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其他的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其他形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。另外，在本申请各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(Read Only Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的介质。

或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。