三维存储器及其制备方法、存储器系统

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法、存储器系统。

背景技术

在一些三维存储器(例如，3D NAND)中，负责数据I/O及记忆单元操作的外围电路形成于同一衬底上，而存储单元阵列形成于另一衬底上。当两个半导体结构各自制备完成后，通过将两个半导体结构连接，以使存储单元阵列和外围电路电连接。

然而，随着三维存储器中堆叠层数的增加，在实现相同存储容量的情况下，用于形成存储单元阵列的半导体结构的尺寸随之减小。相应地，与具有存储单元阵列的半导体结构连接的、具有外围电路的半导体结构也需要随之减小。为实现操作更多的存储单元，需要更多的外围电路。外围电路需求面积的不断增加使之成为三维存储器整体尺寸的减小的瓶颈。

发明内容

本申请的实施方式提供了一种三维存储器，该三维存储器包括：包括：第一半导体结构，包括第一衬底和位于第一衬底的第一侧的存储单元阵列；第二半导体结构，包括第二衬底和位于第二衬底的第二侧的第一外围电路，第一外围电路包括与第二衬底接触的多个第一晶体管；以及第二外围电路，位于第一衬底的与第一侧相背的第三侧，第二外围电路包括与所述第一衬底接触的多个第二晶体管；其中，第一半导体结构和第二半导体结构连接，存储单元阵列和第一外围电路位于第一衬底和第二衬底之间。

在一些实施方式中，第一晶体管和第二晶体管均为MOSFET，第一晶体管与第二晶体管的工作电压不同。

在一些实施方式中，第二晶体管为MOSFET，包括：有源区，位于第一衬底中；栅氧化层，与部分有源区接触；以及栅极层，位于栅氧化层远离有源区的表面；其中，有源区包括位于栅氧化层和栅极层两侧的源极和漏极。在一些实施方式中，该三维存储器还可包括从第三侧贯穿第一衬底的贯穿硅触点，第二外围电路通过贯穿硅触点与存储单元阵列和/或第一外围电路电连接。

在一些实施方式中，第一衬底的厚度大于MOSFET的有源区的深度。

在一些实施方式中，第二外围电路还可包括位于多个第二晶体管的远离第一衬底一侧的互连层，互连层与多个第二晶体管和贯穿硅触点连接。

在一些实施方式中，第一半导体结构还可包括：导电触点，导电触点的第一端与第一外围电路连接，导电触点结构的第二端与贯穿硅触点连接。

本申请的实施方式还提供了一种存储器系统。该存储器系统包括：至少一个如上文中任意实施方式所描述的三维存储器；以及控制器，与至少一个三维存储器电连接，并被配置为控制至少一个三维存储器。

本申请的实施方式还提供了一种三维存储器的制备方法，该制备方法包括：形成第一半导体结构，第一半导体结构包括第一衬底和位于第一衬底的第一侧的存储单元阵列；形成第二半导体结构，第二半导体结构包括第二衬底和位于第二衬底的第二侧的第一外围电路，第一外围电路包括与第二衬底接触的多个第一晶体管；连接第一半导体结构和第二半导体结构，使得存储单元阵列和第一外围电路位于第一衬底和第二衬底之间；以及在第一衬底的与第一侧相背的第三侧形成第二外围电路，第二外围电路包括与第一衬底接触的多个第二晶体管。

在一些实施方式中，第一晶体管和第二晶体管均为MOSFET，第一晶体管与第二晶体管的工作电压不同。

在一些实施方式中，所述第二晶体管为MOSFET，形成第二外围电路可包括：在第一衬底的表面形成MOSFET的栅氧化层；将第一衬底中与栅氧化层对应的部分转变为有源区；以及在栅氧化层的远离有源区的表面形成栅极层；其中，有源区包括位于栅氧化层和栅极层两侧的源极和漏极

在一些实施方式中，在第一衬底的与第一侧相背的第三侧形成第二外围电路之前，该制备方法还可包括：减薄第一衬底，使减薄后的第一衬底的厚度大于所述MOSFET的有源区的深度。

在一些实施方式中，形成第二外围电路之后，该制备方法还可包括：从第三侧形成贯穿第一衬底的贯穿硅触点，第二外围电路通过贯穿硅触点与存储单元阵列和/或第一外围电路电连接。

在一些实施方式中，形成第一半导体结构还可包括：形成导电触点，其中，导电触点的第一端与第一外围电路连接，导电触点结构的第二端与贯穿硅触点连接。

根据本申请一些实施方式提供的三维存储器及其制备方法，将存储单元阵列的外围电路中的一部分晶体管布置于第一衬底的未形成存储单元阵列的一侧，即利用第一衬底将存储单元阵列的第一外围电路和第二外围电路垂直集成，有利于应对由于存储单元阵列的单位存储密度的提高而导致的外围电路平面面积需求增加的问题。同时，有利于优化外围电路和存储单元阵列的布置形式，有利于提高外围电路和存储单元阵列的电传输性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的三维存储器的结构框图；

图2是根据本申请实施方式的、图1示出的三维存储器的剖面示意图；

图3是根据本申请实施方式的、图1示出的三维存储器的制备方法的流程图；

图4A至图4E是根据本申请实施方式的、图3示出的三维存储器的制备方法的工艺剖面示意图；以及

图5A和图5B是根据本申请实施方式的存储器系统的示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

如在本文中所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。

图1是根据本申请实施方式的三维存储器100的结构框图。如图1所示，三维存储器100包括：第一半导体结构10、第二半导体结构20以及第二外围电路31。第一半导体结构10包括第一衬底11和位于第一衬底11的第一侧的存储单元阵列12。第二半导体结构20包括第二衬底21和位于第二衬底21的第二侧的第一外围电路22。第一半导体结构10和第二半导体结构20连接，存储单元阵列12和第一外围电路22位于第一衬底11和第二衬底21之间。第二外围电路31位于第一衬底110与第一侧相背的第三侧。

在一些实施方式中，第一外围电路22和第二外围电路31可例如包括多个数字、模拟和/或数模混合的电路模块，以支持存储单元阵列12实现各种功能。示例性地，电路模块可包括页缓冲器、地址解码器以及读取放大器等。示例性地，第一外围电路22或第二外围电路31中的各个电路模块可包括诸如金属氧化物场效应晶体管(MOSFET)、二极管、鳍状场效电晶体(FinFET)其任意组合的的多个晶体管。具体地，第一外围电路22包括与第二衬底21接触的多个第一晶体管，第二外围电路31包括与第一衬底11接触的多个第二晶体管。

根据本申请的实施方式，将存储单元阵列的外围电路中的一部分晶体管布置于第一衬底的未形成存储单元阵列的一侧，即利用第一衬底将存储单元阵列的第一外围电路和第二外围电路垂直集成，有利于应对由于存储单元阵列的单位存储密度的提高而导致的外围电路平面面积需求增加的问题。同时，有利于优化外围电路和存储单元阵列的布置形式，有利于提高外围电路和存储单元阵列的电传输性能。

图2是根据本申请实施方式的三维存储器100的剖面示意图。下面将结合图2进一步地说明三维存储器100的结构。

如图2所示，叠层结构110可位于第一衬底11的第一侧。第一半导体结构10中的第一衬底11的材料可例如包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)、玻璃、III-V族化合物半导体或者其任意组合。示例性地，叠层结构110可包括在垂直或大致垂直于第一衬底11方向上交替叠置的多个电介质层111和多个导电层112。示例性地，叠层结构110的形成方法可包括诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任何组合的薄膜沉积工艺。叠层结构110中电介质层111和导电层112的堆叠层数可例如为8层、32层、64层、128层等。叠层结构110的堆叠层数越多，集成度越高，由其形成的存储单元的个数越多。可根据实际存储需求来设计叠层结构110的堆叠层数及堆叠高度，本申请对此不做具体地限定。可选地，电介质层111的材料可包括例如氧化硅，导电层112的材料可包括例如金属钨。

在一些实施方式中，第一半导体结构10可包括从第一衬底11向叠层结构110依次设置的第一氧化物层113、第一半导体层114、第二氧化物层115以及第二半导体层116。例如，第一半导体层114和第二半导体层116的材料均为多晶硅。

在一些实施方式中，光刻对准结构119可形成于第一氧化物层113、第一半导体层114、第二氧化物层115以及第二半导体层116中，可例如用于为在上述结构的远离第一衬底11一侧形成的诸如沟道结构121、栅缝隙结构122以及虚设沟道结构123提供光刻对准的参考。

在一些实施方式中，沟道结构121贯穿的叠层结构110，并沿朝向第一衬底11的方向例如垂直于第一衬底11的方向延伸至第一半导体层114中。示例性地，沟道结构121可例如具有圆柱体、圆台体或者棱柱体等的大致轮廓形状，并且可包括由外向内依次设置的功能层(未示出)和沟道层(未示出)。可选地，功能层可包括由外向内依次设置的电荷阻挡层、电荷捕获层和隧穿层(未示出)。电荷阻挡层、电荷捕获层和隧穿层的材料可依次例如包括氧化硅、氮化硅和氧化硅，进而形成具有ONO结构的功能层。沟道层的材料可例如包括硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。

在一些实施方式中，在第一半导体结构10包括第一氧化物层113、第一半导体层114、第二氧化物层115以及第二半导体层116的情况下，第二半导体层116可沿与沟道结构121垂直或者大致垂直的方向(例如，图2中的横向方向)延伸穿过沟道结构121功能层，并与沟道结构121中的沟道层的一部分接触，使得第二半导体层116与沟道层电连接。需要说明的是，沟道结构121还可延伸至第一衬底11中。可选地，第一衬底11和叠层结构110之间可不设置第一氧化物层113、第一半导体层114以及第二氧化物层115。

在一些实施方式中，沟道结构121中的一部分和一个导电层112可共同形成存储单元，其中，沟道结构121的一部分为功能层和沟道层与该导电层112对应的部分。示例性地，导电层112可对应于存储单元的栅极。在一些实施方式中，沿沟道结构121延伸方向排列的多个存储单元在大致垂直于第一衬底11的方向上串联，并共享沟道层。存储单元在导电层112的电压控制下，使沟道层中的载流子进入功能层中的电荷捕获层，或者使功能层的电荷捕获层中的载流子退回沟道层，从而使存储单元处于编程状态或者擦除状态(未编程状态)。

在一些实施方式中，多个沟道结构121可在与第一衬底11平行或者大致平行的平面上二维阵列，从而使得存储单元相对于第一衬底11以三维阵列形成分布。如上所述，多个沟道结构121和叠层结构110可被称为“存储单元阵列12”。存储单元阵列12可位于第一衬底11的第一侧。

在一些实施方式中，栅缝隙结构122可贯穿叠层结构110，并沿朝向第一衬底11的方向例如沿垂直于第一衬底11的方向延伸至第二半导体层116。示例性地，栅缝隙结构116可沿平行于第一衬底11的方向(例如，垂直于图5的方向)延伸。示例性地，栅缝隙结构122可包括导电芯部(未示出)和位于导电芯部侧壁的绝缘层(未示出)。可选地，导电芯部可与第二半导体层116相接触以实现电连接。在多个沟道结构121的沟道层与第二半导体层116电连接的情况下，栅缝隙结构122的导电芯部可与多个沟道结构120中的沟道层电连接。栅缝隙结构122可例如作为存储单元阵列12的正面源极引出结构。

在另一些实施方式中，沟道结构121可包括位于靠近第一衬底11端部的并与第一半导体层114相接触的外延层(未示出)。沟道层的靠近外延层的部分穿过功能层并与外延层相接触，使得第一半导体层114通过外延层与沟道层电连接。需要说明的是，沟道结构121还可延伸至第一衬底11中。可选地，第一衬底11和叠层结构110之间可不设置第一氧化物层113、第一半导体层114、第二氧化物层115以及第二半导体层116。可选地，栅缝隙结构122中的导电芯部可延伸至例如第一半导体层114或者第一衬底11，以实现与多个沟道结构121电连接。

在一些实施方式中，台阶结构117可例如形成于叠层结构110的边缘。示例性地，在垂直于第一衬底11方向上，远离第一衬底11的一对电介质层111和导电层112部分覆盖相邻且更靠近第一衬底11的一对电介质层111和导电层112，从而使靠近第一衬底11的一对电介质层111和导电层112中的导电层112具有暴露于相邻且远离第一衬底11的一对电介质层111和导电层112的区域。导电层112的暴露区域可作为字线触点131的电连接区域。可选地，台阶结构117的远离第一衬底11的一侧可填充有至少一种绝缘材料118，例如氧化硅、氮化硅或者氮氧化硅等。

在一些实施方式中，字线触点131可沿与导电层112相交的方向例如与导电层112垂直或大致垂直的方向延伸至导电层112的电连接区域，从而使得字线触点131的一端与导电层112电连接。字线触点131的材料可例如包括诸如钨、钴、铜、铝或其任意组合。

在一些实施方式中，虚设沟道结构123可在台阶结构117对应的区域贯穿至少部分叠层结构110，并沿朝向第一衬底11的方向例如垂直于第一衬底11的方向延伸至例如第一衬底11中。示例性地，虚设沟道结构123可与沟道结构121具有相似的轮廓形状以及内部结构。作为一种选择，虚设沟道结构123可直接填充有至少一种绝缘材料，例如氧化硅。虚设沟道结构123的作用包括但不限于提供机械支撑或者负载平衡。

在一些实施方式中，绝缘材料118还可填充于第一衬底11的第一侧，例如第一半导体层114的远离第一衬底11的一侧。可选地，绝缘材料118也可直接覆盖于第一衬底11的表面。示例性地，一个或多个导电触点(例如，132)可沿朝向第一衬底11的方向例如垂直于第一衬底11的方向延伸至例如第一半导体层114中。示例性地，导电触点132可用于传递第一半导体结构10或第二半导体结构20与第二外围电路31之间的电信号。可选地，导电触点132的材料可例如包括诸如钨、钴、铜、铝、掺杂的多晶硅或者其任意组合。

在一些实施方式中，互连层(例如，第一互连层140)可形成于叠层结构110的远离第一衬底11的一侧，可例如用于传递通往和来自第二半导体结构20的电信号。示例性地，第一互连层140可包括多个与第一衬底11大致平行的方向延伸的互连线141和多个沿朝向第一衬底11的方向例如垂直或大致垂直于第一衬底11的方向延伸的互连通道142。可选地，第一互连层140可包括多个层间电介质层143，互连线141和互连通道142可形成于层间电介质层143中。换言之，第一互连层140可包括处于层间电介质层143中的互连线141和互连通道142。可选地，互连线141和互连通道142的材料可例如包括钨、钴、铜、铝或者其任意组合。层间电介质层143的材料可例如包括氧化硅、氮化硅、氮氧化硅、低介电常数材料或者其任意组合的电介质材料。值得注意的是，第一互连层140中的互连线141或互连通道142可与至少部分字线触点131的另一端以及导电触点132的另一端电连接，从而使得第一互连层140通过至少部分字线触点131与导电层112电连接、通过导电触点132与第二半导体结构20电连接。

第二半导体结构20中的第二衬底21的材料可例如与第一衬底11相同。第一外围电路22可位于第二衬底21的第二侧，并且可例如包括用于支持存储单元阵列实现各种功能的多个电路模块中的一部分。第一外围电路22可包括与所述第二衬底21接触的多个第一晶体管(例如，211)，例如多个高压MOSFET，或者多个低压和/或超低压MOSFET。其中，MOSFET的结构将在下文中进行详细地描述。

在一些实施方式中，第二半导体结构20可包括位于第二外围电路22远离第二衬底21一侧的互连层(例如，第二互连层220)。第二互连层220可与第一互连层140具有相似的结构，本申请在此不再赘述。

第一半导体结构10和第二半导体结构20可采用(例如，键合)连接的方式，使得存储单元阵列21和第一外围电路22位于第一衬底11和第二衬底21之间。需要说明的是，本申请所称的键合连接可为任何合适的键合技术，例如混合键合、阳极键合、熔融键合、转移键合、粘合剂键合以及共晶键合。示例性地，第一半导体结构10可具有远离第一衬底11的第一键合面101。第一互连层140中互连线141和/或互连通道142可暴露于第一键合面101，并且可作为第一半导体结构10的第一键合触点。相似地，第二半导体结构20可具有第二键合面201。第二互连层220中互连线和/或互连通道可暴露于第二键合面201，并且可作为第二半导体结构200的第二键合触点。可例如通过使第一键合触点和第二键合触点对准，使第一半导体结构10被定位在第二半导体结构20上，从而使第一键合触点和第二键合触点在对准的位置处被电连接，进而使第一半导体结构10中的沟道结构121、字线触点131以及导电触点132等结构与第二半导结构20中的第一外围电路22电连接。

第二外围电路31可位于第一衬底11的与第一侧相背的另一侧，可例如包括用于支持存储单元阵列12实现各种功能的多个电路模块中的另一部分。第二外围电路31可例如包括与所述第一衬底11接触的多个第二晶体管(例如，311)。可选地，在第一晶体管(例如，211)为高压MOSFET的情况下，第二晶体管(例如，311)可为低压和/或超低压MOSFET；在第一晶体管(例如，211)为低压和/或超低压MOSFET的情况下，第二晶体管(例如，311)高压MOSFET。需要说明的是，由于高压MOSFET和低压(包括超低压)MOSFET物理结构(例如，有源区深度、栅氧化层厚度)的差异，将高压MOSFET和低压(包括超低压)MOSFET分别布置于第一外围电路22和第二外围电路31中，有利于在制备第一外围电路22和第二外围电路31过程中获得良好的工艺兼容性。此外，根据工作电压的不同，MOSFET被称为高压MOSFET、低压MOSFET以及超低压MOSFET。例如，高压MOSFET、低压MOSFET以及超低压MOSFET的工作电压依次减小。换言之，第一晶体管(例如，211)和第二晶体管(例如，311)的工作电压不相同。

下文中以第二晶体管311为MOSFET作为示例，对其结构和形成方法进行进一步地说明。

在一些实施方式中，第二晶体管311可为P型MOSFET或N型MOSFET，并其N型掺杂和/或P型掺杂的有源区312可位于第一衬底11中。有源区312的掺杂剂分布和浓度以及深度影响第二晶体管311的器件特性。例如，高压MOSFET或低压(包括超低压)MOSFET对应的有源区312的掺杂剂分布和浓度以及深度不同。具体地，高压MOSFET的有源区深度大于低压(包括超低压)MOSFET的有源区深度。

示例性地，可采用诸如磷(P)、砷(As)、锑(Sb)或者其任意组合的N型掺杂剂在第一衬底11中形成N型有源区312(也被称为N阱)，或者可采用例如硼(B)等P型掺杂剂在第一衬底11中形成P型有源区(也被称为P阱)。可选地，可通过离子注入和激光退火等工艺来实现掺杂剂的掺入。换言之，MOSFET 311的有源区312可位于第一衬底11中，并具有远离第二半导体结构20且暴露的表面。

在一些实施方式中，MOSFET 311还可包括栅氧化层313和位于栅氧化层313的远离有源区312的表面的栅极层314。栅氧化层313可部分有源区312接触。示例性地，栅氧化层313的材料可例如包括氧化硅、氮化硅、氮氧化硅或者诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁以及氧化镧等高介电常数材料。栅极层314的材料可例如包括诸如多晶硅、铝、铜、钨或者其任意组合。

在一些实施方式中，MOSFET 311还可包括位于由栅极层314和栅氧化层313形成的堆叠体两侧且位于有源区312中的源极/漏极315-1和315-2。示例性地，源极/漏极315-1/315-2掺入有高浓度掺杂剂。对于N型MOSFET，源极/漏极315-1/315-2的掺杂剂可包括诸如磷、砷、锑或者其任意组合的N型掺杂剂。对于P型MOSFET，源极/漏极315-1/315-2的掺杂剂可包括例如硼等P型掺杂剂。示例性地，可通过例如离子注入和激活退火等工艺来实现掺杂剂的掺入。MOSFET 311的源极/漏极315-1/315-2可与第一衬底11的材料相同。可选地MOSFET 311的源极/漏极315-1/315-2的材料可与第一衬底11的材料不同。

在一些实施方式中，第二晶体管311的有源区312之间可例如被浅沟槽隔离(STI)316围绕，以实现相邻的第二晶体管311之间的电隔离。浅沟槽隔离316可例如通过光刻和蚀刻工艺对第一衬底11进行图案化，以及填充绝缘材料并且抛光绝缘材料来形成。该绝缘材料可例如包括氧化硅、氮化硅、氮氧化硅、低温氧化物(LTO)、高温氧化物(HTO)或者其任意组合。可选地，可采用诸如CVD、PVD、ALD、溅镀、热氧化/氮化或者其任意组合的工艺来填充该绝缘材料。

在一些实施方式中，金属硅化物317-1和317-2可位于源极/漏极315-1/315-2的表面。示例性地，金属硅化物317-1和317-2可例如先采用PVD工艺在源极/漏极315-1/315-2的表面形成诸如钛(Ti)、钴(Co)、镍合金(NiPt)或者其任意组合的金属材料，然后通过例如两次快速热退火处理，在源极/漏极315-1/315-2的表面形成诸如TiSi

在一些实施方式中，第一衬底11的厚度(例如，最大厚度)可大于第二晶体管311的有源区312的深度，以满足第二晶体管311(例如MOSFET)的有源区312的深度需求。可选地，可通过例如CMP工艺对第一衬底11进行减薄处理，使得减薄后的第一衬底11的厚度大于第二晶体管311的有源区312所需的深度。

应当理解的是，第二晶体管311并不限于MOSFET，其它类型的晶体管(诸如BJT、二极管、FinFET等)的结构可在制备MOSFET的工艺过程中通过不同的掩模设计和布局来同时地形成。

在一些实施方式中，第二外围电路31可包括在多个第二晶体管(例如，311)的远离第一衬底11一侧的互连层，例如第三互连层320。示例性地，第三互连层320可包括多个互连线(例如，321)和多个互连通道(例如，331)。第三互连层320与第一互连层140的结构和形成工艺相似，本申请在此不再赘述。示例性地，互连通道331的一端可与位于第二晶体管311(例如，MOSFET)的源极/漏极315-1/315-2和栅极层314上的硅化物317-1至317-3相接触，互连通道331的另一端可与互连线321相接触。示例性地，可通过第三互连层320使得若干个第二晶体管(例如，311)形成用于实现相应功能的电路模块。

在一些实施方式中，三维存储器100还可包括一个或多个贯穿硅触点(例如，332)。贯穿硅触点332穿过例如第一衬底11、第一氧化物层113以及第一半导体层114，并与导电触点132连接。贯穿硅触点332的未与导电触点132连接的一端可与第三互连层320例如互连线321连接，使得第二外围电路31通过例如贯穿硅触点332、导电触点132、第一互连层140与第一外围电路22电连接。如上所述，第一外围电路22和第二外围电路31电连接，并可共同组成完整的外围电路，用于支持存储单元阵列12实现各种电路功能。

根据本申请一些实施方式提供的三维存储器，将外围电路中的一部分晶体管布置于第一衬底的未形成存储单元阵列的一侧，即利用第一衬底将存储单元阵列的第一外围电路和第二外围电路垂直集成，有利于应对由于存储单元阵列的单位存储密度的提高而导致的外围电路平面面积需求增加的问题。同时，有利于优化外围电路和存储单元阵列的布置形式，以及提高外围电路和存储单元阵列的电传输性能。

本申请还提供了一种三维存储器的制备方法1000。图3是根据本申请实施方式的三维存储器的制备方法1000的流程图。如图3所示，三维存储器的制备方法1000可包括如下步骤：

S100，形成第一半导体结构，第一半导体结构包括第一衬底和位于第一衬底的第一侧的存储单元阵列，第一外围电路包括与第二衬底接触的多个第一晶体管；

S200，形成第二半导体结构，第二半导体结构包括第二衬底和位于第二衬底的第二侧的第一外围电路，第二外围电路包括与第一衬底接触的多个第二晶体管；

S300，连接第一半导体结构和第二半导体结构，使得存储单元阵列和第一外围电路位于第一衬底和所述第二衬底之间；

S400，在第一衬底的与所述第一侧相背的第三侧形成第二外围电路。

应理解的是，制备方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。示例性地，步骤S100和步骤S200可同步执行，即第一半导体结构10和第二半导体结构20并行地加工，以提高生产效率。

图4A至图4E是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。下面结合图4A至图4E进一步描述上述的步骤S100至S400。由于上文中详细地描述了第一半导体结构10和第二半导体结构20的内部结构及其工艺方法，出于简洁的目的，本申请在此省略了步骤S100至S300的描述。与图1相比，图4A至图4E中相同的附图标记指代相同的结构。

如图4B所示，三维存储器的制备方法1000进行到步骤S400。在步骤S400的一些实施方式中，在第一半导体结构10和第二半导体结构20连接后，可采用例如机械化学研磨(CMP)工艺对第一衬底11减薄处理，使得减薄后的第一衬底11的厚度大于后续形成的第二晶体管311的有源区312(参考图4E)所需的深度。在一些实施方式中，如图4C所示，可在第一衬底11的表面形成栅氧化层313。可选地，栅氧化层313的材料可例如包括氧化硅。在栅氧化层313的材料为氧化硅的情况下，形成栅氧化层313的方法可包括但不限于等离子体增强化学气相沉积(PECVD)工艺。可以理解的是，PECVD工艺利用辉光放电，在高频电场下使稀薄气体电离产生等离子体，这些等离子体在电场中被加速而获得能量，从而可在较低温度下获得薄膜质量较高的栅氧化层313，有利于降低形成栅氧化层313的工艺过程中温度对第一半导体结构10和第二半导体结构20的连接界面的影响。

在一些实施方式中，如图4D所示，可采用例如光刻和刻蚀(例如干法或者湿法刻蚀工艺)对栅氧化层313图案化，例如去除栅氧化层313的一部分，使得栅氧化层313的保留部分可作为每个第二晶体管311(参考图4E)栅氧化层313。

在一些实施方式中，可采用例如离子注入和激光退火工艺将第一衬底11中与栅氧化层313对应的部分转变为有源区312以及源极/漏极315-1/315-2。可以理解的是，由于激光退火工艺可在极短的时间达到退火的目的，有利于降低退火工艺对第一半导体结构10和第二半导体结构20对连接界面的影响。

在一些实施方式中，如图4E所示，可采用如上文所述的工艺方法形成包括多个第二晶体管311，本申请在此不再赘述。在形成多个第二晶体管311后，可采用例如为氧化硅的电介质材料层333覆盖于多个第二晶体管311的远离第一衬底11的一侧，以形成电隔离。

在一些实施方式中，可采用例如光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)形成穿过电介质材料层333并沿垂直或者大致垂直于第一衬底11方向延伸的互连通道331。互连通道331可例如与金属硅化物317-1至317-3相接触。相似地，可采用例如光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)形成穿过电介质材料层333并沿垂直或者大致垂直于第一衬底11方向延伸的贯穿硅触点332。贯穿硅触点332可例如与导电触点132相接触。

在一些实施方式中，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺在电介质材料层333的远离第一衬底11的一侧形成层间介质层322。然后采用例如光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)以及薄膜沉积工艺形成与贯穿硅触点332以及互连通道331相接触的互连线321。需要说明的是，图4E示出的层间介质层322和互连线321仅为示例性地，还可采用相似的工艺形成处于不同高度的多个互连线321。

根据本申请一些实施方式提供的三维存储器的制备方法，将外围电路中的一部分晶体管布置于第一衬底的未形成存储单元阵列的一侧，即利用第一衬底将存储单元阵列的第一外围电路和第二外围电路垂直集成，有利于应对由于存储单元阵列的单位存储密度的提高而导致的外围电路平面面积需求增加的问题。同时，有利于优化外围电路和存储单元阵列的布置形式，以及提高外围电路和存储单元阵列的电传输性能。

图5A和图5B是根据本申请实施方式的存储器系统2000a和2000b的示意图。如图5A和图5B所示，存储器系统2000a或2000b包括至少一个三维存储器2100和控制器2200。

三维存储器2100可包括上文中任意实施方式所描述的结构，本申请对此不再赘述。控制器2200可通过例如通道(未示出)控制三维存储器2100，并且三维存储器2100可基于控制器2200的控制而执行操作。示例性地，三维存储器2100可例如通过通道从控制器2200接收命令和地址并且访问响应于该地址的存储阵列结构的区域。换言之，三维存储器2100可对由地址选择的区域执行与命令相对应的内部操作。

在一些示例中，控制器2200和一个或多个三维存储器2100可被集成到各种类型的存储设备中，换言之，存储器系统2000a、2000b可被实施并且封装到不同类型的最终电子产品中。在如图5A中所示的一个示例中，控制器2200和单个三维存储器2100可被集成到存储卡形式的存储器系统2200a中。存储卡可包括PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑闪存(CF)卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、通用闪存存储卡(UFS)等。存储卡形式的存储器系统2200a还可包括将其与主机(未示出)耦合的存储卡连接器2300a。

在如图5B中所示的另一示例中，控制器2200和多个三维存储器2100可被集成到固态硬盘(SSD)形成的存储器系统2000b中。固态硬盘(SSD)还可包括将其与主机耦合的SSD连接器2300b。在一些实施方式中，固态硬盘(SSD)的存储容量和/或操作速度可高于存储卡的存储容量和/或操作速度。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。