用于制造半导体器件的方法

技术领域

本发明涉及用于制造半导体器件的方法。

背景技术

金属氧化物半导体(MOS)器件是集成电路中的基本构建元件。现有的MOS器件通常具有栅极电极，该栅极电极具有使用诸如离子注入或热扩散之类的掺杂操作掺杂有p型或n型杂质的多晶硅。栅极电极的功函数被调整为硅的带边缘(band-edge)。对于n型金属氧化物半导体(NMOS)器件，功函数可以被调整为接近硅的导带(conduction band)。对于P型金属氧化物半导体(PMOS)器件，功函数可以被调整为接近硅的价带(valence band)。可以通过选择适当的杂质来调节多晶硅栅极电极的功函数。

具有多晶硅栅极电极的MOS器件表现出载流子耗尽效应，其也称为多晶硅耗尽效应。当所施加的电场将载流子从靠近栅极电介质的栅极区域扫空并且形成耗尽层时，就会发生多晶硅耗尽效应。在n掺杂的多晶硅层中，耗尽层包括电离的非移动供体位点，其中，在p掺杂的多晶硅层中，耗尽层包括电离的非移动受体位点。耗尽效应产生有效栅极电介质厚度的增加，使得更难在半导体的表面处创建反型层(inversion layer)。

多晶硅耗尽问题可以通过以下方式来解决：形成金属栅极电极，使得在NMOS器件和PMOS器件中使用的金属性栅极也可以具有带边缘功函数。

发明内容

根据本公开的一个实施例，提供了一种制造半导体器件的方法，包括：形成栅极电介质层；在所述栅极电介质层的底部部分上方形成金属栅极条带；对所述金属栅极条带执行第一蚀刻工艺以移除所述金属栅极条带的一部分，其中，所述第一蚀刻工艺是各向异性地执行的；在所述第一蚀刻工艺之后，对所述金属栅极条带执行第二蚀刻工艺以移除所述金属栅极条带的残留部分，其中，所述第二蚀刻工艺包括各向同性蚀刻工艺；以及将电介质材料填充到由所述金属栅极条带的经蚀刻的所述一部分和经蚀刻的所述残留部分留下的凹槽中。

根据本公开的另一实施例，提供了一种制造半导体器件的方法，包括：在电介质虚设鳍上方并且与所述电介质虚设鳍接触地形成栅极堆叠，其中，所述栅极堆叠包括：第一部分，位于所述电介质虚设鳍的第一侧上；第二部分，位于所述电介质虚设鳍的第二侧上；第三部分，与所述栅极堆叠重叠，其中，所述第三部分使所述第一部分和所述第二部分互连；蚀刻所述第三部分以露出所述电介质虚设鳍的顶表面和侧壁，其中，在所述蚀刻之后，所述第三部分的残留部分被留下，并且所述残留部分使所述第一部分和所述第二部分互连；以及蚀刻所述残留部分。

根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：形成金属栅极条带；在所述金属栅极条带上方形成非晶层；在所述非晶层上方形成经图案化的硬掩模；使用所述经图案化的硬掩模作为蚀刻掩模来蚀刻所述非晶层，其中，所述金属栅极条带被露出；蚀刻所述金属栅极条带以在所述金属栅极条带中形成凹槽，其中，所述凹槽具有低于下方的电介质虚设鳍的顶表面的底表面，并且所述下方的电介质虚设鳍的所述顶表面和相对侧壁被暴露于所述凹槽；执行热蚀刻工艺以移除所述金属栅极条带的残留部分；以及将电介质材料填充到所述凹槽中。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1-图4、图5A、图5B、图6-图9、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图14D、图15A、图15B、图16A、图16B、图16C、图17A、图17B、图17C、图18A和图18B示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图、横截面视图和平面视图。

图19和图20示出了根据一些实施例的形成全栅极(Gate All-Around，GAA)晶体管的中间阶段的横截面视图。

图21示出了根据一些实施例的用于形成FinFET的工艺流程。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

根据一些实施例，提供了使用切割金属栅极工艺形成的晶体管及其形成方法。根据一些实施例，示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的参考编号用于指示相似的元件。在一些示出的实施例中，鳍式场效应晶体管(FinFET)的形成被用作示例来解释本公开的概念。其他类型的晶体管(例如平面晶体管、全栅(GAA)晶体管等)也可以采用本公开的实施例。本文讨论的实施例将提供示例，以使得能够进行或使用本公开的主题，并且本领域技术人员将容易理解能够进行的并且同时保持在不同实施例的预期范围内的修改。附图中相似的参考编号和字符表示相似的组件。虽然方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。

图1-图4、图5A、图5B、图6-图9、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图14D、图15A、图15B、图16A、图16B、图16C、图17A、图17B、图17C、图18A和图18B示出了根据本公开的一些实施例的形成FinFET的中间阶段的横截面视图和透视图。这些附图中所示的工艺也示意性地反映在如图21所示的工艺流程200中。

图1示出了初始结构的透视图。初始结构包括晶圆10，晶圆10还包括衬底20。衬底20可以是半导体衬底，该半导体衬底可以是硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22可以被形成为从衬底20的顶表面延伸到衬底20中。相应工艺在图21所示的工艺流程200中被示为工艺202。衬底20的位于相邻STI区域22之间的部分被称为半导体条带24。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，因此半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过以下方式形成的替换条带：蚀刻衬底20的位于STI区域22之间的部分以形成凹槽，并且执行外延工艺以在凹槽中重新生长另一半导体材料。因此，半导体条带24是由与衬底20的半导体材料不同的半导体材料形成的。根据一些实施例，半导体条带24是由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge、或III-V族化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs等)形成的。

STI区域22可以包括衬里氧化物(未示出)，该衬里氧化物可以是通过对衬底20的表面层进行热氧化而形成的热氧化物。衬里氧化物也可以是使用以下方法形成的沉积的氧化硅层：例如，原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等。STI区域22还可以包括位于衬里氧化物上方的电介质材料，其中，电介质材料可以是使用可流动化学气相沉积(FCVD)、旋涂等形成的。

图2示出了电介质虚设条带25的形成，该电介质虚设条带25可以通过以下方式来形成：蚀刻半导体条带24之一以形成凹槽，并且然后用电介质材料填充凹槽。相应工艺在图21所示的工艺流程200中被示为工艺204。电介质材料可以包括或者可以是高k电介质材料，例如，氮化硅。同样，选择电介质虚设条带25的材料，使得其相对于金属栅极的材料(例如，钨和氮化钛)和STI区域22的材料(例如，氧化硅)具有高蚀刻选择性。电介质虚设条带25的底表面可以高于STI区域22的底表面，可以与STI区域22的底表面齐平，或可以低于STI区域22的底表面。

参照图3，STI区域22被凹陷。半导体条带24和电介质虚设条带25的顶部部分突出高于STI区域22的剩余部分的顶表面22A，以分别形成突出的鳍24’和25’。相应工艺在图21所示的工艺流程200中被示为工艺206。蚀刻可以使用干法蚀刻工艺来执行，其中，将HF

在上述实施例中，鳍可以通过任意适当的方法被图案化。例如，鳍可以使用一种或多种光刻工艺被图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余间隔件或心轴(mandrel)来对鳍进行图案化。

进一步参考图3，在(突出的)鳍24’和25’的顶表面和侧壁上形成虚设栅极堆叠30。相应工艺在图21所示的工艺流程200中被示为工艺208。虚设栅极堆叠30可以包括虚设栅极电介质32和位于虚设栅极电介质32上方的虚设栅极电极34。可以例如使用多晶硅来形成虚设栅极电极34，并且也可以使用其他材料。每个虚设栅极堆叠30还可以包括位于虚设栅极电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以是由氮化硅、氧化硅、碳氮化硅、或其多层形成的。虚设栅极堆叠30可以跨越单个或多个突出的鳍24’和25’和/或STI区域22。虚设栅极堆叠30还具有与突出的鳍24’的长度方向垂直的长度方向。

接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38是由电介质材料(例如，氮化硅、氧化硅、碳氮化硅、氧氮化硅、氧氮化碳硅等)形成的，并且可以具有单层结构或包括多个电介质层的多层结构。

根据本公开的一些实施例，执行蚀刻步骤(以下称为源极/漏极凹陷)以蚀刻突出的鳍24’的未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，得到如图4所示的结构。相应工艺在图21所示的工艺流程200中被示为工艺210。凹陷可以是各向异性的，因此鳍24’的直接位于虚设栅极堆叠30和栅极间隔件38下方的部分被保护，并且未被蚀刻。根据一些实施例，经凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。由突出的鳍24’的经蚀刻的部分留下的空间被称为凹槽40。在蚀刻工艺中，电介质虚设鳍25’不被蚀刻。例如，可以使用SiCONi(NF

接下来，通过从凹槽40选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，得到图5A的结构。相应工艺在图21所示的工艺流程200中被示为工艺212。根据一些实施例，外延区域42包括硅锗、硅、碳硅等。取决于所得的FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域42是由III-V族化合物半导体形成的，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、或多其层。在外延区域42完全填充凹槽40之后，外延区域42开始水平扩展，并且可以形成小平面(facet)。

图5B示出了根据本公开的替代实施例的包层源极/漏极区域42的形成。根据这些实施例，如图4所示的突出的鳍24’未被凹陷，并且外延区域41生长在突出的鳍24’上。外延区域41的材料可以类似于图5A所示的外延半导体材料42的材料，这取决于所得的FinFET是p型还是n型FinFET。因此，源极/漏极42包括突出的鳍24’和外延区域41。可以(或可以不)执行注入以注入n型杂质或p型杂质。

图6示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应工艺在图21所示的工艺流程200中被示为工艺214。CESL 46可以是由氮化硅、碳氮化硅等形成的。例如，可以使用诸如ALD或CVD之类的共形沉积方法来形成CESL 46。ILD48可以包括使用例如FCVD、旋涂、CVD、或另一种沉积方法形成的电介质材料。ILD 48也可以是由含氧的电介质材料形成的，其可以是基于氧化硅的材料，例如，氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以使ILD 48、虚设栅极堆叠30、和栅极间隔件38的顶表面彼此平齐。

接下来，如图7所示，虚设栅极堆叠30(其包括硬掩模层36、虚设栅极电极34、和虚设栅极电介质32)被替换栅极堆叠54替换。根据本公开的一些实施例，替换包括在一个或多个蚀刻步骤中蚀刻如图6所示的硬掩模层36、虚设栅极电极34、和虚设栅极电介质32，从而在栅极间隔件38之间形成开口。相应工艺在图21所示的工艺流程200中被示为工艺216。接下来，如图7所示，形成(替换)栅极堆叠54，其包括栅极电介质层50和栅极电极52。相应工艺在图21所示的工艺流程200中被示为工艺218。栅极堆叠54的形成包括形成/沉积多个层，并且然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺。根据本公开的一些实施例，每个栅极电介质层50包括界面层(IL)作为其下部。IL被形成在突出的鳍24’的经暴露的表面上。IL可以包括氧化物层(例如，氧化硅层)，其是通过对突出的鳍24’的热氧化、化学氧化工艺、或沉积工艺形成的。每个栅极电介质层50还可包括形成在IL上方的高k电介质层。因此，栅极电介质层50可替代地称为高k电介质层，尽管它们可以包括IL。高k电介质层可以包括高k电介质材料，例如，HfO

栅极电极52被形成在栅极电介质层50的顶部，并且填充由经移除的虚设栅极堆叠留下的沟槽的剩余部分。栅极电极52中的子层未在图7中示出，而子层由于其组成的不同而可以彼此区分。可以使用诸如ALD或CVD之类的共形沉积方法来执行至少下部子层的沉积，使得栅极电极52(以及每个子层)的垂直部分的厚度和水平部分的厚度彼此基本相等。

栅极电极52中的子层可以包括但不限于氮化钛硅(TSN)层、氮化钽(TaN)层、氮化钛(TiN)层、钛铝(TiAl)层、附加TiN和/或TaN层、以及填充金属区域。以下将栅极电极52称为金属栅极52。这些子层中的一些子层定义了相应FinFET的功函数。此外，p型FinFET的金属层和n型FinFET的金属层可以彼此不同，使得金属层的功函数适合于相应p型或n型FinFET。填充金属可以包括钨、钴等。

接下来，如图8所示，形成硬掩模56。相应工艺在图21所示的工艺流程200中被示为工艺220。硬掩模56的材料与ILD 48的材料不同，因此硬掩模56可以在后续蚀刻工艺中保护ILD 48(例如，如图14C所示)。根据本公开的一些实施例，硬掩模56的形成包括通过蚀刻使ILD 48(以及可能的CESL 46)凹陷以形成凹槽，将电介质材料填充到凹槽中，并且执行平坦化以移除电介质材料的多余部分。如图8所示，在ILD 48的凹陷中，金属栅极可能会稍微被凹陷，或可能不会被凹陷。在ILD 48的凹陷中，CESL 46可能会被凹陷(如图8所示)，或可能不会被凹陷。填充电介质材料的剩余部分是硬掩模56。根据一些实施例，硬掩模56是由氮化硅、氧氮化硅、碳氧化硅、氧碳氮化硅等形成的。

接下来，如图9所示，形成硬掩模58。相应工艺在图21所示的工艺流程200中被示为工艺222。硬掩模58可以是由非晶硅、氧化锆(ZrO

三层蚀刻掩模62被形成在硬掩模60上。相应工艺在图21所示的工艺流程200中被示为工艺224。蚀刻掩模62可以包括下层64、中间层66、和上层68。下层64可以是由交联的光致抗蚀剂形成的。中间层66可以是由诸如氮氧化硅等的无机材料形成的。上层68可以是由光致抗蚀剂形成的，该光致抗蚀剂被曝光并且被显影以形成开口70。开口70与电介质虚设鳍25’重叠。

接下来，蚀刻中间层66和下层64以向下延伸开口70。然后，使用三层蚀刻掩模62的剩余部分来蚀刻下面的硬掩模60，使得开口70延伸到硬掩模60中。三层蚀刻掩模62可以在该工艺中被部分消耗，并且然后三层蚀刻掩模62的剩余部分可以使用例如灰化或蚀刻来移除。所得的结构在图10A中示出，其示出了硬掩模60中的开口70。

图10B示出了一些突出的鳍24’、电介质虚设鳍25’、和金属栅极52的平面视图。突出的鳍24’可以直接位于金属栅极52的下方，并且源极/漏极区域42被形成在金属栅极52之间。突出的鳍24’和源极/漏极区域42对准彼此平行的直线，该直线在X方向上。多个金属栅极52被形成为彼此平行并且处于Y方向上的条带。X方向和Y方向也在图10A中示出。同样，图10A中所示的透视图示出了图10B中的区域72。

后续图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图14D、图15A、图15B、图16A、图16B和图16C示出了根据一些实施例的用于切割金属栅极52的工艺。在这些附图中，附图编号可以包括字母“A”、字母“B”、或字母“C”。字母“A”表示相应附图是从与包含图10A和图10B中的线A-A的垂直平面相同的垂直平面获得的横截面视图。字母“B”表示相应附图(图15B除外)是从与包含图10A和图10B中的线B-B的垂直平面(该垂直平面切入金属栅极52)相同的垂直平面获得的。字母“C”表示相应附图是从与包含图10A和图10B中的线C-C的垂直平面(该垂直平面切穿源极/漏极区域42)相同的垂直平面获得的。

图11A、图11B和图11C分别示出了从图10A和图10B中的垂直参考横截面A-A、B-B和C-C获得的横截面视图。如图11A所示，金属栅极52、ILD 48、和硬掩模56的一些部分直接位于开口70的下方。电介质虚设鳍25’和半导体鳍24’的顶表面25TS/24TS的水平被示出，以示出电介质虚设鳍25’和半导体鳍24’位于哪里，哪些高于STI区域22的顶表面22A并且低于相应的顶表面25TS和24TS。图11B示出了开口70与电介质虚设鳍25’的一部分重叠，并且横向延伸超过电介质虚设鳍25’的相对边缘。在所示的示例实施例中，金属栅极52的位于电介质虚设鳍25’的左侧的部分b2用于形成第一FinFET的第一栅极电极，并且金属栅极52的位于电介质虚设鳍25’的右侧的部分被用于形成第二FinFET的第二栅极电极。如图11B所示的连续金属栅极52将在后续工艺中被切割成第一栅极电极和第二栅极电极。

图12A、图12B、图12C、图13A、图13B和图13C示出了用于缩小开口70的工艺的横截面视图。由于光刻工艺的限制，开口70(图11C)的宽度W1可能不能形成足够小的尺寸。因此，如图12A、图12B和图12C所示，共形掩模层72被形成为延伸到开口70中。共形掩模层72可以是由与硬掩模60的材料相同或不同的材料形成的，并且可以是由氮化硅、氮氧化硅、碳氧化硅、氧碳氮化硅等形成的，或包括氮化硅、氮氧化硅、碳氧化硅、氧碳氮化硅等。

接下来，如图13A、图13B和图13C所示，执行各向异性蚀刻工艺以蚀刻共形掩模层72。移除掩模层72的水平部分。开口70中的掩模层72的剩余部分被留在硬掩模60的侧壁上。因此，开口70的宽度W2小于图12C中的开口70的宽度W1。

参考图14A、图14B和图14C，使用硬掩模60和掩模层72作为蚀刻掩模来蚀刻硬掩模58。相应工艺在图21所示的工艺流程200中被示为工艺226。作为结果，金属栅极52被暴露。硬掩模56在该工艺中不被蚀刻。然后蚀刻经暴露的金属栅极52，如图14A所示。相应工艺在图21所示的工艺流程200中被示为工艺228。可以使用选自但不限于基于氯和/或基于氟的气体的工艺气体来执行蚀刻。例如，蚀刻气体可以包括Cl

如图14C所示，在硬掩模58的蚀刻中，蚀刻可以在硬掩模56上停止，该硬掩模56与ILD 48相比具有较高蚀刻选择性(相对于硬掩模58)。因此，蚀刻被有效停止。否则，如果未形成硬掩模56，则在蚀刻穿过硬掩模58之后，由于ILD 48的蚀刻速率可能不够低，所以ILD48可能被严重损坏。例如，在蚀刻中硬掩模56的损失小于约15nm。

如图14A和图14B所示，执行金属栅极52的蚀刻，直到金属栅极52的经蚀刻的部分的顶表面低于电介质虚设鳍25’的顶表面25TS(图14A和14B)。高度差ΔH可以大于约10nm，并且可以在约10nm与约30nm之间的范围内。如图14B所示，当金属栅极52的经蚀刻的部分的顶表面低于顶表面25TS时，电介质虚设鳍25’的左侧上的金属栅极52A被认为与电介质虚设鳍25’的右侧上的金属栅极52B电断开。然而，在蚀刻工艺之后，金属栅极52可以具有残留部分52’(图14A)剩余，其是金属栅极52的顶部尖端(tip)部分，并且在下文中被称为金属栅极残留或金属栅极52的残留部分。金属栅残留52’难以通过过度蚀刻被移除，因为需要仔细控制过度蚀刻。否则，开口70可横向扩展以到达相邻突出的鳍24’，产生器件故障。

金属栅极残留52’可能引起金属栅极52A和52B的不利桥接，这可能产生器件故障。参考图14D讨论该原因，图14D示出了金属栅极52A和52B以及金属栅极残留52’的透视图。如图14D所示，金属栅极52A和52B位于电介质虚设鳍25’的相对侧上。金属栅极残留52’不利地将金属栅极52A和52B电互连。因此，为了消除金属栅极桥接，在后续各向同性蚀刻工艺中移除金属栅极残留52’。

再次回到图14A、图14B和图14C，当硬掩模58是由非晶硅(或一些其他材料)形成的或包括非晶硅(或一些其他材料)时，可以执行氧化工艺以氧化硬掩模58中的侧壁表面部分，从而形成保护层74，该保护层74在后续各向同性蚀刻工艺中保护硬掩模58。相应工艺在图21所示的工艺流程200中被示为工艺230。例如，硅可以与WF

为了防止金属栅极52过度氧化，添加氨气以减少金属栅极52的氧化。控制工艺条件，使得保护层74可以具有足够的厚度，同时金属栅极52不会过度氧化。根据一些实施例，利用水蒸气的流速在约50sccm至约1,500sccm之间的范围内，并且氨气的流速在约10sccm至约1,500sccm之间的范围内，来执行氧化。氧化持续时间可以在约30秒至约300秒之间的范围内。在氧化期间晶圆10的温度可以在约350℃和约480℃之间的范围内。根据替代实施例，氧化工艺被跳过。当硬掩模58是由非晶硅形成的时，或当硬掩模58是由诸如氧化锆之类的其他材料形成的时，这些材料在后续各向同性蚀刻工艺中可以不被损坏，可以跳过氧化工艺。

接下来，执行各向同性蚀刻以蚀刻金属栅极残留52’。相应工艺在图21所示的工艺流程200中被示为工艺232。根据一些实施例，使用基于氟的蚀刻气体和/或基于氯的蚀刻气体来执行各向同性蚀刻。除了基于氟的蚀刻气体和/或基于氯的蚀刻气体之外，蚀刻气体还可以包括NF

根据本公开的一些实施例，基于氟的蚀刻气体可以包括诸如氟化钨(例如，WF

根据一些实施例，在各向同性蚀刻工艺中，NF

以下化学反应等式是示出如何移除金属栅极残留52’的示例，其中，移除的金属栅残留物52’包含钛，钛已经被氧化以形成氧化钛(TiO

TiO

在反应中，字母“s”和“g”分别表示相应材料是固体或气体。由于各向同性蚀刻是在例如约400℃至约550℃或更高的范围内的高温下进行的，因此TiF

在各向同性蚀刻工艺中，高k电介质层50(图14D)的与金属栅极残留52’处于相同水平的尖端部分也被蚀刻。高k电介质层50的尖端部分(残留)的移除确保了高k电介质层50和金属栅极52的混合材料被移除。以下示例示出了通过蚀刻工艺移除氧化铪：

HfO

类似地，WF

各向同性蚀刻工艺可以包括或可以不包括诸如氯化硼(例如，BCl

HfO

其中，HfCl

HfF

等式4示出了HfF

图15A示出了在各向同性蚀刻以移除金属栅极残留52’之后的结构，其示出了金属栅极残留的经蚀刻的部分的整个顶表面低于电介质虚设鳍25’的顶表面25TS。图15B示出了透视图，其示出了通过移除金属栅极残留，金属栅极52A和52B被电断开。由于在各向同性蚀刻中金属栅极52和高k电介质50的蚀刻选择性，金属栅极52的顶表面可能会略高于高k电介质50的顶表面，略低于高k电介质50的顶表面，或与高k电介质50的顶表面齐平。

图16A、图16B和图16C示出了用电介质材料填充开口70以形成隔离区域78。相应工艺在图21所示的工艺流程200中被示为工艺234。隔离区域78是由氮化硅、氧化硅、氮氧化硅等形成的，或包括氮化硅、氧化硅、氮氧化硅等。如图16B所示，隔离区域78使金属栅极52A和52B彼此电绝缘。根据一些实施例，电介质虚设鳍25’的左侧上的金属栅极52A和源极/漏极区域42(图16C)形成FinFET 80A的一部分，并且电介质虚设鳍25’的右侧上的金属栅极52B和源极/漏极区域42(图16C)形成FinFET 80B的一部分。在后续工艺中，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以移除隔离区域78的顶部部分。例如，平坦化工艺可以在硬掩模56的顶表面上停止，并且图16A、图16B和图16C中的水平82表示根据一些实施例的平坦化的相应停止水平。

图17A示出了在形成隔离区域78之后的图16A、图16B和图16C所示的结构的平面视图。先前的金属栅极切割工艺产生隔离区域78以将FinFET 80B的栅极电极与相邻FinFET(例如，80A)的金属栅极隔离。为了使FinFET 80B的突出的鳍24’与相邻FinFET进一步电绝缘，执行鳍切割工艺以切割突出鳍24’的位于区域86中的部分。相应工艺包括形成并且图案化蚀刻掩模(未示出)，其中，在蚀刻掩模中形成开口以露出区域86中的特征。然后蚀刻金属栅极52的位于区域86中的部分以露出下面的突出的鳍24’。图17B示出了横截面视图，其中示出了区域86，并且金属栅极52的位于区域86中的部分被移除。突出的鳍24’的位置用虚线矩形示出。然后蚀刻突出的鳍24’，并且相应凹槽可以延伸到比STI区域22的底表面22B更低的位置。相应工艺被称为切割鳍工艺。相应工艺在图21所示的工艺流程200中被示为工艺236。接下来，将电介质材料填充到凹槽中以形成隔离区域88。隔离区域88可以是由氮化硅、氧化硅、氮氧化硅等形成的，或包括氮化硅、氧化硅、氮氧化硅等。在形成隔离区域88之后，执行平坦化工艺，并且移除隔离区域88的位于金属栅极52上方的部分。图17B示出了图17A中的参考横截面17B-17B。图17C进一步示出了图17A中的参考横截面17C-17C。如图17C所示，隔离区域88将不同的FinFET的突出的鳍24’和源极/漏极区域42彼此切割开。

图18A和图18B示出了硬掩模90的形成，该硬掩模90是通过以下方式形成的：蚀刻硬掩模58(图16B)以形成凹槽，并且然后将硬掩模90填充到凹槽中，然后进行平坦化工艺，使得硬掩模90的顶表面与隔离区域78的顶表面共面。硬掩模90可以是由氮化硅、氧化硅、氮氧化硅等形成的，或包括氮化硅、氧化硅、氮氧化硅等。然后沉积蚀刻停止层92和ILD 94，随后形成栅极接触插塞96以接触金属栅极52。图18B示出了源极/漏极硅化物区域98、下部源极/漏极接触插塞100、和上部源极/漏极接触插塞102的形成。根据一些实施例，硅化物区域98和下部源极/漏极接触插塞100的形成包括：蚀刻ILD 48和46以形成接触开口，在接触开口中沉积金属层(例如，Ti)，在Ti层上方形成阻挡层(例如，TiN)，执行退火工艺以形成硅化物区域，并且用金属性材料(例如，钨、钴等)沉积剩余接触。

用于蚀刻金属栅极残留的本公开的实施例也可以用于形成其他类型的晶体管，例如，平面晶体管和GAA晶体管。例如，图19示出了GAA晶体管的沟道部分的形成，其包括半导体纳米结构(例如，纳米线、纳米片等)104、IL 106、高k电介质108、和金属层(例如，由TiAlC形成的功函数金属层)110。本公开的实施例可以应用于通过蚀刻将金属层110切割成不连续的部分，使得每个部分都可以用来形成GAA晶体管，其中在图20中示出了金属层110被移除的切割部分。相应结构的顶视图类似于图17A中的结构，除了现在图17A中的突出的鳍24’被半导体纳米结构替换。类似地，对金属层110和可能的高k电介质108的蚀刻以及金属层110的残留的相应移除可以与前述基本相同，并且在此不再重复。同样，可以将实施例应用于对高k电介质108的切割。由于根据实施例的用于蚀刻金属的方法是各向同性的，因此金属层110和高k电介质层108可以被切割，尽管它们不是面对外面。

从样品晶圆获得的实验结果表明，通过使用实施例以移除金属栅极残留，可以有效地移除金属栅极残留，而不引起金属栅极中的开口的显著扩大。实验结果还表明，通过执行氧化工艺以在非晶硅硬掩模58的侧壁上形成保护层74，可以有效地控制损伤。

本公开的实施例具有一些有利特征。使用等离子蚀刻来切割金属栅极而不在栅极间隔件的侧壁上留下金属栅极残留是困难的。金属栅极残留可能导致打算通过切割工艺分离的金属栅极的电气短路。根据本公开的一些实施例，使用各向同性蚀刻工艺来移除金属栅极残留。此外，蚀刻的产物是气体，并且可以被移除。这有效地移除了可能通过蚀刻工艺产生的金属氧化物。由于金属氧化物影响晶体管的阈值电压，因此通过移除金属氧化物(通过气体)，金属氧化物对所得的晶体管的阈值电压没有更多的不利影响。

根据本公开的一些实施例，一种方法，包括：形成栅极电介质层；在栅极电介质层的底部部分上方形成金属栅极条带；对金属栅极条带执行第一蚀刻工艺以移除金属栅极条带的一部分，其中，第一蚀刻工艺是各向异性地执行的；在第一蚀刻工艺之后，对金属栅极条带执行第二蚀刻工艺以移除金属栅极条带的残留部分，其中，第二蚀刻工艺包括各向同性蚀刻工艺；以及将电介质材料填充到由金属栅极条带的经蚀刻的部分和经蚀刻的残留部分留下的凹槽中。在实施例中，第一蚀刻工艺被执行，直到位于金属栅极条带下方的电介质虚设鳍被暴露为止。在实施例中，第一蚀刻工艺被执行，直到由金属栅极条带的经蚀刻的部分生成的相应凹槽具有低于电介质虚设鳍的顶表面的底表面，并且残留部分包括低于顶表面的下部和高于顶表面的上部为止。在实施例中，第二蚀刻工艺是使用包括氟化钨的蚀刻气体执行的。在实施例中，蚀刻气体还包括氯化钨。在实施例中，第一蚀刻工艺是利用等离子体执行的，并且第二蚀刻工艺包括没有等离子体的热蚀刻工艺。在实施例中，在第二蚀刻工艺中，栅极电介质层的与金属栅极条带的残留部分处于相同水平的尖端部分被进一步蚀刻。在实施例中，第一蚀刻工艺和第二蚀刻工艺是使用同一蚀刻掩模执行的。在实施例中，方法还包括：在金属栅极条带上方形成硬掩模；对硬掩模进行图案化；对硬掩模进行氧化以在硬掩模的侧壁上形成保护层，其中，保护层被暴露于第二蚀刻工艺。

根据本公开的一些实施例，一种方法，包括：在电介质虚设鳍上方并且与电介质虚设鳍接触地形成栅极堆叠，其中，该栅极堆叠包括：第一部分，位于电介质虚设鳍的第一侧上；第二部分，位于电介质虚设鳍的第二侧上；第三部分，与栅极堆叠重叠，其中，第三部分使第一部分和第二部分互连；蚀刻第三部分以露出电介质虚设鳍的顶表面和侧壁，其中，在蚀刻之后，第三部分的残留部分被留下，并且残留部分使第一部分和第二部分互连；以及蚀刻残留部分。在实施例中，第一部分和第二部分分别形成第一FinFET和第二FinFET的金属栅极。在实施例中，蚀刻第三部分是使用包括金属氟化物的蚀刻气体执行的。在实施例中，金属氟化物包括氟化钨。在实施例中，蚀刻气体还包括金属氯化物。在实施例中，残留部分包括栅极堆叠的栅极电介质的一部分和栅极堆叠的金属栅极的一部分，并且在蚀刻残留部分时，栅极电介质的一部分和金属栅极的一部分被移除。

根据本公开的一些实施例，一种方法，包括：形成金属栅极条带；在金属栅极条带上方形成非晶层；在非晶层上方形成经图案化的硬掩模；使用经图案化的硬掩模作为蚀刻掩模来蚀刻非晶层，其中，金属栅极条带被露出；蚀刻金属栅极条带以在金属栅极条带中形成凹槽，其中，该凹槽具有低于下方的电介质虚设鳍的顶表面的底表面，并且电介质虚设鳍的顶表面和相对侧壁被暴露于凹槽；执行热蚀刻工艺以移除金属栅极条带的残留部分；以及将电介质材料填充到凹槽中。在实施例中，在蚀刻金属栅极条带之后，栅极间隔件的侧壁被暴露于凹槽，并且栅极间隔件位于凹槽的相对侧上，并且栅极间隔件在蚀刻金属栅极条带时不被蚀刻。在实施例中，方法还包括：在蚀刻非晶硅层之后并且在蚀刻金属栅极条带之前，对非晶硅层的表面部分进行氧化。在实施例中，氧化是使用水蒸气和氨作为工艺气体执行的。在实施例中，蚀刻金属栅极条带是使用包括金属氟化物的工艺气体执行的。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同配置不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种制造半导体器件的方法，包括：形成栅极电介质层；在所述栅极电介质层的底部部分上方形成金属栅极条带；对所述金属栅极条带执行第一蚀刻工艺以移除所述金属栅极条带的一部分，其中，所述第一蚀刻工艺是各向异性地执行的；在所述第一蚀刻工艺之后，对所述金属栅极条带执行第二蚀刻工艺以移除所述金属栅极条带的残留部分，其中，所述第二蚀刻工艺包括各向同性蚀刻工艺；以及将电介质材料填充到由所述金属栅极条带的经蚀刻的所述一部分和经蚀刻的所述残留部分留下的凹槽中。

示例2.根据示例1所述的方法，其中，所述第一蚀刻工艺被执行，直到位于所述金属栅极条带下方的电介质虚设鳍被暴露为止。

示例3.根据示例2所述的方法，其中，所述第一蚀刻工艺被执行，直到由所述金属栅极条带的经蚀刻的所述一部分生成的相应凹槽具有低于所述电介质虚设鳍的顶表面的底表面，并且所述残留部分包括低于所述顶表面的下部和高于所述顶表面的上部为止。

示例4.根据示例1所述的方法，其中，所述第二蚀刻工艺是使用包括氟化钨的蚀刻气体执行的。

示例5.根据示例4所述的方法，其中，所述蚀刻气体还包括氯化钨。

示例6.根据示例1所述的方法，其中，所述第一蚀刻工艺是利用等离子体执行的，并且所述第二蚀刻工艺包括没有等离子体的热蚀刻工艺。

示例7.根据示例1所述的方法，其中，在所述第二蚀刻工艺中，所述栅极电介质层的、与所述金属栅极条带的所述残留部分处于相同水平的尖端部分被进一步蚀刻。

示例8.根据示例1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺是使用同一蚀刻掩模执行的。

示例9.根据示例1所述的方法，还包括：在所述金属栅极条带上方形成硬掩模；对所述硬掩模进行图案化；以及对所述硬掩模进行氧化以在所述硬掩模的侧壁上形成保护层，其中，所述保护层被暴露于所述第二蚀刻工艺。

示例10.一种制造半导体器件的方法，包括：在电介质虚设鳍上方并且与所述电介质虚设鳍接触地形成栅极堆叠，其中，所述栅极堆叠包括：第一部分，位于所述电介质虚设鳍的第一侧上；第二部分，位于所述电介质虚设鳍的第二侧上；第三部分，与所述栅极堆叠重叠，其中，所述第三部分使所述第一部分和所述第二部分互连；蚀刻所述第三部分以露出所述电介质虚设鳍的顶表面和侧壁，其中，在所述蚀刻之后，所述第三部分的残留部分被留下，并且所述残留部分使所述第一部分和所述第二部分互连；以及蚀刻所述残留部分。

示例11.根据示例10所述的方法，其中，所述第一部分和所述第二部分分别形成第一鳍式场效应晶体管(FinFET)和第二FinFET的金属栅极。

示例12.根据示例10所述的方法，其中，蚀刻所述第三部分是使用包括金属氟化物的蚀刻气体执行的。

示例13.根据示例12所述的方法，其中，所述金属氟化物包括氟化钨。

示例14.根据示例12所述的方法，其中，所述蚀刻气体还包括金属氯化物。

示例15.根据示例10所述的方法，其中，所述残留部分包括所述栅极堆叠的栅极电介质的一部分和所述栅极堆叠的金属栅极的一部分，并且在蚀刻所述残留部分时，所述栅极电介质的所述一部分和所述金属栅极的所述一部分被移除。

示例16.一种制造半导体器件的方法，包括：形成金属栅极条带；在所述金属栅极条带上方形成非晶层；在所述非晶层上方形成经图案化的硬掩模；使用所述经图案化的硬掩模作为蚀刻掩模来蚀刻所述非晶层，其中，所述金属栅极条带被露出；蚀刻所述金属栅极条带以在所述金属栅极条带中形成凹槽，其中，所述凹槽具有低于下方的电介质虚设鳍的顶表面的底表面，并且所述下方的电介质虚设鳍的所述顶表面和相对侧壁被暴露于所述凹槽；执行热蚀刻工艺以移除所述金属栅极条带的残留部分；以及将电介质材料填充到所述凹槽中。

示例17.根据示例16所述的方法，其中，在蚀刻所述金属栅极条带之后，栅极间隔件的侧壁被暴露于所述凹槽，并且所述栅极间隔件位于所述凹槽的相对侧上，并且所述栅极间隔件在蚀刻所述金属栅极条带时不被蚀刻。

示例18.根据示例16所述的方法，还包括：在蚀刻所述非晶层之后并且在蚀刻所述金属栅极条带之前，对所述非晶层的表面部分进行氧化。

示例19.根据示例18所述的方法，其中，所述氧化是使用水蒸气和氨作为工艺气体执行的。

示例20.根据示例16所述的方法，其中，蚀刻所述金属栅极条带是使用包括金属氟化物的工艺气体执行的。