编码装置以及编码方法

技术领域

本揭露涉及一种编码装置以及编码方法。

背景技术

磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)是一种非易失性存储器，其中数据存储在磁存储元件中。在简单的配置中，每一单元具有由薄绝缘层隔开的两个铁磁板，所述两个铁磁板中的每一者可保持磁场。其中一个板是设置为选定极性的永久磁体，且另一个板的磁场可改变以匹配外部磁场的磁场来存储位。根据磁场，所述单元处于可表示逻辑“1”的低(R

由于工艺变化，阵列中的各别MRAM单元可具有不同的RH值(当在RH下编程时)及不同的RL值(当在RL下编程时)。工艺变化可导致高(RH)状态及低(RL)状态的电阻值交叠，这可导致读取错误。这种交叠是在RH

发明内容

根据本揭露的实施例，编码装置包括第一级以及第二级。第一级被配置成接收第一输入，对第一输入进行解码，以及产生包括经解码的第一输入的第一输出。第二级被配置成接收第二输入，接收来自第一级的第一输出，基于第二输入及第一输出，将第一输入及第二输入从第一编码系统转换到第二编码系统，以及产生包括经转换的第一输入及经转换的第二输入的第二输出。

根据本揭露的实施例，编码装置包括第一级以及第二级。第一级包括7:1解码器。第一级被配置成接收包括输入码的第0位、第1位及第2位的第一输入，对第一输入进行解码，以及在7:1解码器的七个输出节点上产生包括经解码的第一输入的第一输出。第二级包括第二级输入端口、第一多个二输入端口与门以及15位输出。第二级输入端口被配置成接收输入码的第3位。第一多个二输入端口与门中的每一者具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码的第3位的反相的第二输入端口。第二多个二输入端口与门中的每一者具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码的第3位的第二输入端口。15位输出的位1到位7分别对应于第一多个二输入端口与门的输出。15位输出的位9到位15分别对应于第二多个二输入端口与门的输出。15位输出的位8对应于第二级输入端口。

根据本揭露的实施例，编码方法包括：接收输入码的第0位、第1位、第2位及第3位；对输入码的第0位、第1位及第2位进行解码以创建第一输出；基于输入码的第3位及第一输出来产生第二输出的第一部分；基于输入码的第3位及第一输出来产生第二输出的第二部分；以及产生包括输入码的第3位的第二输出的第三部分。

附图说明

结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。注意到，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是可示出根据一些实施例的编码系统的方块图。

图2A及图2B示出根据一些实施例的真值表(truth table)。

图3是根据一些实施例的提供编码的方法的流程图。

图4A及图4B示出根据一些实施例使用或非2(NOR2)门交换逻辑门输入，以减小更常出现的情况的待机电流(standby current)。

图5A及图5B示出根据一些实施例使用与2(AND2)门交换逻辑门输入，以减小更常出现的情况的待机电流。

图6A及图6B示出根据一些实施例交换逻辑门输入以减小在感测放大器(senseamplifier，SA)修整功能中使用的更常出现的修整码的待机电流。

具体实施方式

以下揭露内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本揭露。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。除附图中所绘示的取向以外，所述空间相对性用语旨在涵盖器件在使用或操作中的不同取向。装置可被另外取向(旋转90度或处于其他取向)，且本文所使用的空间相对性用语可同样相应地作出解释。

MRAM是一种非易失性随机存取存储器技术，其使用磁存储元件来存储数据。MRAM将数据存储在存储单元中，所述存储单元具有由薄绝缘膜隔开的磁性材料的两个叠加层，以界定MRAM单元的磁性隧道结(magnetic tunnel junction，“MTJ元件”)。这两个层包括在固定磁场对准方向上永久磁化的磁性层(这一层被称为钉扎层(pinned layer))及可变磁化磁性层(这一层被称为自由层)。可变磁化磁性层可相对于永久磁化层在两个取向中的一个取向上被磁化。这两个取向的特征是通过MTJ的叠加层而明显不同的串联电阻。可变层的磁场取向可被对准成与永久磁体层的磁场取向相同(平行)，或者可变层的磁场可被对准成直接与永久磁体层的磁场取向相反(反平行)。平行对准状态具有相对较低的电阻，而反平行对准状态具有较高的电阻。

MRAM单元的这两种状态是从其相对较高或较低的电阻(R

在MRAM中，一元码(即，热码(thermometer code))编码器可用于与SA对应的修整功能。一元码编码器可用于电路设计，以实现其毛刺(glitch)减少优点。传统的一元码编码器不仅可占据SA面积的很大一部分，而且其还会诱发大的待机电流。与例如二进制编码(binary encoding)及格雷编码(gray encoding)等其他编码类型相比，传统系统中一元码编码器所消耗的面积会较大。

本揭露的实施例可减小编码器的实施面积，且还可减小待机电流。例如，与传统系统相比，本揭露的实施例可将编码器的实施面积减少约22％，且与传统系统相比，可将编码器的待机电流减小约15.3％。根据本揭露的实施例的编码器可设置在MRAM中，且可与MRAM的SA修整功能结合使用。

例如，本揭露的实施例可利用一元码的对称特性来简化本揭露的实施例的实施逻辑。此外，由于简化的逻辑，本揭露的实施例可减小待机电流。此外，通过考虑输入分布，本揭露的实施例可交换逻辑门输入，以减小在MRAM的SA修整功能中使用的更常出现的修整码的待机电流。

传统的SA修整逻辑可占总SA面积的43％。此外，SA修整逻辑可为高度对称的。如下文更详细阐述，本揭露的实施例可使用例如7:1解码器(例如，而非15:1解码器)以及逻辑门来实现逻辑等效。由于本揭露的实施例可使用较小的解码器，因此可减少总SA面积。如此一来，本揭露的实施例与传统系统相比可将SA修整逻辑面积减少约22％，而没有任何修整分辨率惩罚(trimming resolution penalty)。此外，本揭露的实施例与传统系统相比可将SA修整逻辑待机电流减小约15.3％，同时保持例如“格雷到热(gray-to-thermal)”特性。这种待机电流减小可实现是因为本揭露的实施例可使用较小的解码器，且还可交换逻辑门输入以支持默认修整码，这将在下面更详细地阐述。

图1是可示出根据本揭露一些实施例的编码系统100的方块图。如图1所示，编码系统100可包括第一级102及第二级104。第一级102可被配置成接收第一输入106，对第一输入106进行解码，且产生包括经解码的第一输入的第一输出108。第二级104可被配置成接收第二输入110，接收来自第一级102的第一输出108，且基于第二输入110及第一输出108将第一输入106及第二输入110从第一编码系统转换到第二编码系统。第二级104可产生包括经转换的第一输入106及经转换的第二输入110的第二输出112。第二级104可包括第一多个二输入端口与(AND)门114及第二多个二输入端口与门116。根据本揭露的实施例，编码系统100可例如设置在MRAM 118中。例如，第二输出112可对应于在MRAM 118的感测放大器(SA)修整功能120中使用的修整码。第二输出112可包括第一部分122、第二部分124及第三部分126。

图2A示出根据本揭露一些实施例的真值表200。例如，输入码202可作为输入被提供给编码系统100，且输出码204可作为输出被编码系统100因应于输入码202而提供。在图2A的实例中，输入码202使用反射二进制(reflected binary，RB)或格雷码(Gray code)，所述反射二进制(RB)或格雷码是二进制数字系统的排序，使得两个连续值仅相差一位。尽管输入码202可包括如图2A所示的格雷码，但本揭露的实施例不限于格雷码，且可利用其他编码系统(例如二进制)作为输入码202。此外，尽管输出码204可包括如图2A所示的一元码，但本揭露的实施例不限于一元码，且可利用其他编码系统(例如具有对称特性的其他编码系统)作为输出码204。对称特性可包括真值表的品质，其中当第一部分通过围绕垂直轴及水平轴旋转而转置到第二部分上时，真值表的第一块可与真值表的第二块相同，反之亦然。

如图2A所示，一元码可存在对称特性。例如，真值表200中包括行0到行7及列F到列9的块包括所有0。类似地，真值表200中包括行8到行15及列7到列1的块包括所有0。此外，真值表200中包括行8到行15及列F到列9的块与真值表200中包括行0到行7及列7到列1的块相同。此外，输入码202的列3与输出码204的列8相同。本揭露的实施例可利用图2A所示的一元码的这种对称特性来简化编码系统100的实施逻辑。本揭露的实施例可使用其他对称编码系统，且不限于一元码。

真值表200中可存在对称特性。例如，通过围绕包括列8的垂直轴旋转第一块206，然后围绕行7与行8之间的水平轴再次旋转第一块206，可将第一块206转置到第二块208上。类似地，通过围绕包括列8的垂直轴旋转第二块208，然后围绕行7与行8之间的水平轴再次旋转第二块208，可将第二块208转置到第一块206上。在这种转置之后，这两个块是相同的。因此，真值表200可具有对称特性。

图2B示出根据本揭露的一些实施例，在用编码系统100替换15:1一元编码器的情况下如何获得真值表200。15:1一元编码器可消耗大的面积并需要高的待机电流。至少由于真值表200的对称性，根据本揭露的一些实施例的编码系统100可提供与15:1一元编码器相比简化的逻辑。例如，如真值表210所示，输出8到输出15可被移除。接下来，输出7到输出1可被复制到输出15到输出9，如真值表212所示。然后，如真值表214所示，输出8可连接到输入3，因为如可在这一实例中看到，输出8总是与输入3相同。编码系统100可使用输入3被绑定为低，以获得真值表216。下一输出9可与F交换，输出A可与E交换，且输出B可与D交换，以获得真值表204。因此，编码系统100可通过只使用7:1编码器来提供15:1编码器的逻辑等效。从图2B可看出，编码器大小的这种减小可通过利用一元码的对称特性来简化本揭露实施例的实施逻辑而实现。

返回参考图1，本揭露的实施例可包括例如4位输入到15位输出格雷码到一元码编码器(4bit input-to-15bit output gray code-to-unary code encoder)。在这一实例中，第一级102可包括但不限于7:1解码器。如图1所示，第一级102可接收包括输入码202的第0位、第1位及第2位的第一输入106。然后第一级102可对第一输入106进行解码。例如，对于真值表200中所示的输入码202的第0位、第1位及第2位的值，第一级102可将这些值解码为输出码204的列7到列1(对于行0到行7)或列9到列F(对于行8到行15)中对应的7个输出。第一级102然后可在第一级102(例如，包括7:1解码器)上的七个输出节点上产生包括经解码的第一输入106的第一输出108。尽管图1示出只在一个输出接口上产生第一输出108，但这是为了简化，且第一级102可具有任意数量的输出节点，例如，对于第一输出108中的每个位有一个节点。在这个实例中，输出节点的数量可包括7个。

第二级104可包括第二级输入端口，所述第二级输入端口可接收输入码202的第3位作为第二输入110。因此，第二级104可将输入码202的列3的值作为输出码204的列8的值传递出去。如图2A所示，这两列可在真值表200中匹配。

如图1所示，第二级104可包括第一多个二输入端口与门114。第一多个二输入端口与门114中的每一者可具有分别连接到7:1解码器(即，第一级102)的七个输出节点中的一者的第一输入端口及连接到输入码202的第3位的反相(inverse)的第二输入端口。类似地，第二级104可包括第二多个二输入端口与门116。第二多个二输入端口与门116中的每一者可具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码202的第3位的第二输入端口。因此，在图1所示的实例中，第一多个二输入端口与门114可包括七个二输入端口与门(例如，由图1中的“×7”示出)。类似地，第二多个二输入端口与门116可包括七个二输入端口与门(例如，由图1中的“×7”示出)。

第二级104的第二输出112可包括与图1所示实例对应的15位输出。例如，15位输出的位1到位7(即输出码204的列1到列7)可分别对应于第一多个二输入端口与门114的输出，15位输出的位9到位15(即输出码204的列9到列F)可分别对应于第二多个二输入端口与门116的输出，且15位输出的位8(即输出码204的列8)可对应于上述第二级输入端口。与门示于图1中，但根据本揭露的实施例，可使用与例如缓冲器及反相器等其他电路元件结合使用的其他类型的逻辑门。

图3是阐述提供编码的根据本揭露实施例的方法300中涉及的一般级的流程图。下面将更详细地阐述实施方法300的各级的方式。

所示方法300开始并前进到操作310，在操作310中，编码系统100可接收输入码的第0位、第1位、第2位及第3位。例如，第一级102可接收包括输入码202的第0位、第1位及第2位的第一输入106。

所示方法300从其中编码系统100接收输入码的第0位、第1位、第2位及第3位的操作310前进到操作320，在操作320中，第一级102可对输入码的第0位、第1位及第2位进行解码以创建第一输出108。例如，对于真值表200中所示的输入码202的第0位、第1位及第2位的值，第一级102可将这些值解码为输出码204的列7到列1(对于行0到行7)或列9到列F(对于行8到行15)中对应的7个输出。

一旦第一级102在操作320中对输入码的第0位、第1位及第2位进行解码以创建第一输出108，则方法300可继续到操作330，在操作330中，第二级104可基于输入码的第3位及第一输出108产生第二输出112的第一部分122。然后方法300可继续到操作340，在操作340中，第二级104可基于输入码的第3位及第一输出108产生第二输出112的第二部分122。接下来，方法300可继续到操作350，在操作350中，第二级104可产生包括输入码的第3位的第二输出112的第三部分126。操作330、操作340及操作350可实质上同时实施，如下面更详细阐述。

例如，第一级102可在第一级102(例如，包括7:1解码器)上的七个输出节点上产生包括经解码的第一输入106的第一输出108。第二级104可接收第二输入110。第二级104可包括第二级输入端口，所述第二级输入端口可接收输入码202的第3位作为第二输入110。因此，第二级104可将输入码202的列3的值作为输出码204的列8的值传递出去作为第二输出112的第三部分126。如图2A所示，这两列可匹配。

第二级104可接收来自第一级102的第一输出108。例如，第一多个二输入端口与门114中的每一者可具有分别连接到7:1解码器(即，第一级102)的七个输出节点中的一者的第一输入端口及连接到输入码202的第3位的反相的第二输入端口。类似地，第二级104还可包括第二多个二输入端口与门116。第二多个二输入端口与门116中的每一者可具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码202的第3位的第二输入端口。

第二级104可基于第二输入110及第一输出108将第一输入106及第二输入110从第一编码系统转换到第二编码系统。例如，第二级104的第二输出112可包括与图1所示实例对应的15位输出。例如，15位输出的位1到位7(即第一部分122)(即输出码204的列1到列7)可分别对应于第一多个二输入端口与门114的输出，15位输出的位9到位15(即第二部分124)(即输出码204的列9到列F)可分别对应于第二多个二输入端口与门116的输出，且15位输出的位8(即第三部分126)(即输出码204的列8)可对应于上述第二级输入端口。因此，第二级104可产生包括经转换的第一输入106及经转换的第二输入110的第二输出112。一旦第二级104产生包括经转换的第一输入106及经转换的第二输入110的第二输出112，方法300就可结束。

图4A及图4B示出交换逻辑门输入，以减小更常出现的情况的待机电流。在图4A及图4B中示出或非2(NOR2)门，但根据本揭露的实施例，可使用其他类型的逻辑门。如图4A及图4B所示，或非2门的待机电流可取决于输入。如果最顶部的P型金属氧化物半导体(P-typemetal-oxide-semiconductor，PMOS)晶体管被关断(图4A)，则通过两个PMOS晶体管到接地之间的寄生电容的漏电流可显著小于当最顶部的PMOS晶体管被接通时(图4B)的漏电流。

图5A及图5B示出交换逻辑门输入，以减小更常出现的情况的待机电流。在图5A及图5B中示出与2(AND2)门，但根据本揭露的实施例，可使用其他类型的逻辑门。如图5A及图5B所示，与2门的待机电流可取决于输入。如果上部的N型金属氧化物半导体(N-typemetal-oxide-semiconductor，NMOS)晶体管被关断(图5A)，则通过寄生电容的漏电流可显著小于当上部的NMOS晶体管被接通时(图5B)的漏电流，在NMOS晶体管被接通时可能存在两条漏电流路径。

此外，通过考虑输入分布(例如，高斯修整码分布)，本揭露的实施例可交换逻辑门输入，以减小在MRAM的SA修整功能中使用的更常出现的修整码的待机电流。本揭露的实施例还可交换逻辑门输入以支持默认修整码(即，优化以支持接近默认值(例如，8)的修整码)。换句话说，本揭露的实施例可将最常用的修整码映射到编码系统100的具有最低待机电流的状态。因此，本揭露的实施例与传统系统相比可将SA修整逻辑面积减少约22％，而没有任何修整分辨率惩罚。此外，本揭露的实施例与传统系统相比可将SA修整逻辑待机电流减小约15.3％，同时保持例如“格雷到热”特性。

图6A及图6B示出例如交换逻辑门输入以减小在SA修整功能中使用的更常出现的修整码的待机电流。根据本揭露的实施例，修整码“7”及“8”可包括最频繁出现的情况。以修整码“8”为例，根据真值表216，修整码“8”对应于IN<3:0>＝1100。由于修整码“8”出现得最频繁，因此本揭露的实施例可相应地将输入重新布置到逻辑门以将能量最小化。根据本揭露的实施例，每当IN<3:0>连接到逻辑门时，与零对应的输入(例如，IN<1:0>)可例如以图6A及图6B所示的方式连接。如图6A所示，对于类似或(OR)的逻辑门(例如，或、或非)，与零对应的输入可连接到更靠近PMOS晶体管与NMOS晶体管之间的中心节点的PMOS晶体管。如图6B所示，对于类似与的逻辑门(例如，与、与非)，与零对应的输入可连接到更靠近PMOS晶体管与NMOS晶体管之间的中心节点的NMOS晶体管。因此，逻辑门输入可被交换以减小更常出现的修整码的待机电流。

本揭露的实施例可包括例如4位输入到15位输出格雷码到一元码编码器。本揭露的实施例可利用一元码的对称特性来简化本揭露的实施例的实施逻辑。此外，由于简化的逻辑，本揭露的实施例可减小待机电流。此外，通过考虑输入分布，本揭露的实施例可交换逻辑门输入，以减小在MRAM的SA修整功能中使用的更常出现的修整码的待机电流。

本揭露的实施例可包括编码系统。编码系统可包括第一级及第二级。第一级可被配置成接收第一输入，对第一输入进行解码，且产生包括经解码的第一输入的第一输出。第二级可被配置成接收第二输入，接收来自第一级的第一输出，且基于第二输入及第一输出将第一输入及第二输入从第一编码系统转换到第二编码系统。第二级可产生包括经转换的第一输入及经转换的第二输入的第二输出。

在一些实施例中，第二级包括多个逻辑门。

在一些实施例中，第一级包括解码器，解码器产生比第二输出小的第一输出。

在一些实施例中，解码器包括7:1解码器。

在一些实施例中，第二级包括第一多个二输入端口与门。第一多个二输入端口与门中的每一者具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入位的反相的第二输入端口。

在一些实施例中，第二级包括第二多个二输入端口与门。第二多个二输入端口与门中的每一者具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入位的第二输入端口。

在一些实施例中，第一多个二输入端口与门及第二多个二输入端口与门的输入被布置成减小用于在感测放大器(SA)修整功能中使用的更常出现的修整码的待机电流。

在一些实施例中，第一编码系统包括二进制码及格雷码中的一者。

在一些实施例中，第二编码系统包括一元码。

在一些实施例中，编码装置设置在磁阻随机存取存储器(MRAM)中。

在一些实施例中，第二输出对应于在磁阻随机存取存储器的感测放大器(SA)修整功能中使用的修整码。

本揭露的另一实施例可包括编码系统。编码系统可包括第一级及第二级。第一级可包括7:1解码器，7:1解码器被配置成：i)接收包括输入码的第0位、第1位及第2位的第一输入，ii)对第一输入进行解码，以及iii)在7:1解码器上的七个输出节点上产生包括经解码的第一输入的第一输出。第二级可包括被配置成接收输入码的第3位的第二级输入端口。第二级还可包括第一多个二输入端口与门。第一多个二输入端口与门中的每一者可具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码的第3位的反相的第二输入端口。第二级还可包括第二多个二输入端口与门。第二多个二输入端口与门中的每一者可具有分别连接到7:1解码器的七个输出节点中的一者的第一输入端口及连接到输入码的第3位的第二输入端口。第二级还可包括15位输出，其中15位输出的位1到位7分别对应于第一多个二输入端口与门的输出，15位输出的位9到位15分别对应于第二多个二输入端口与门的输出，且15位输出的位8对应于第二级输入端口。

在一些实施例中，输入码包括格雷码。

在一些实施例中，输入码包括二进制码。

在一些实施例中，15位输出包括一元码。

在一些实施例中，编码装置设置在磁阻随机存取存储器(MRAM)中。

在一些实施例中，15位输出对应于在磁阻随机存取存储器的感测放大器(SA)修整功能中使用的修整码。

本揭露的再一实施例可包括一种提供编码器的方法。本揭露的实施例可包括：在第一级处接收第一输入，在第一级处对第一输入进行解码，以及在第一级处产生包括经解码的第一输入的第一输出。本揭露的实施例还可包括：在第二级处接收第二输入，在第二级处接收来自第一级的第一输出，以及在第二级处基于第二输入及第一输出将第一输入及第二输入从第一编码系统转换到第二编码系统。本揭露的实施例还可包括由第二级产生包括经转换的第一输入及经转换的第二输入的第二输出。

本揭露的一实施例可包括一种编码方法。编码方法包括：接收输入码的第0位、第1位、第2位及第3位；对输入码的第0位、第1位及第2位进行解码以创建第一输出；基于输入码的第3位及第一输出来产生第二输出的第一部分；基于输入码的第3位及第一输出来产生第二输出的第二部分；以及产生包括输入码的第3位的第二输出的第三部分。

在一些实施例中，产生第二输出的第一部分包括对第3位的反相与第一输出进行逻辑与操作。

在一些实施例中，产生第二输出的第二部分包括对第3位与第一输出进行逻辑与操作。

以上内容概述了若干实施例的特征以使所属领域中的技术人员可更好地理解本揭露内容的各个方面。所属领域中的技术人员应理解，其可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本揭露的精神及范围，而且他们可在不背离本揭露的精神及范围的条件下对其作出各种改变、代替及变更。

[符号的说明]

100：编码系统

102：第一级

104：第二级

106：第一输入

108：第一输出

110：第二输入

112：第二输出

114、116：二输入端口与门

118：MRAM

120：感测放大器(SA)修整功能

122：第一部分

124：第二部分

126：第三部分

200、210、212、214、216：真值表

202：输入码

204：输出码/真值表

206：第一块

208：第二块

300：方法

310、320、330、340、350：操作。