一种用于多端口ESD保护的器件结构

技术领域

本发明设计半导体技术领域，特别是涉及一种用于多端口ESD保护的器件结构。

背景技术

如图1所示，图1显示为现有技术中ESD保护电路结构示意图。ESD保护电路通常在VDD与GND，VDD与IO，IO与GND之间分别都需要放置ESD保护器件，这样才能建立任何两个Pin之间的ESD通路。

但是由于传统的ESD保护电路不能够实现较多端口的ESD保护，同时电路设计和IO的面积较大，不能整体提高ESD性能。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于多端口ESD保护的器件结构，用于解决现有技术中ESD保护电路不能够实现较多端口的ESD保护，同时电路设计和IO的面积较大，不能整体提高ESD性能的问题。

为实现上述目的及其他相关目的，本发明提供一种用于多端口ESD保护的器件结构，至少包括：第一、第二PMOS；位于所述第一、第二PMOS之间的P阱；

所述第一PMOS包含第一N阱；所述第一N阱上设有第一、第二N+区以及第一、第二P+区；所述第一N+区、第一P+区、第二N+区以及所述第一N阱共同连接至电源电压VDD1；所述第二P+区连接至第一IO端；

所述P阱上设有第三N+区、第三P+区以及第四N+区；并且所述第三N+区、第三P+区以及第四N+区共同接地；

所述第二PMOS包含第二N阱；所述第二N阱上设有第五N+区、第四P+区、第五P+区以及第六N+区；所述第五N+区、第四P+区、所述第六N+区以及所述第二N阱共同连接至第二电源电压VDD2；所述第五P+区连接至第二IO端。

优选地，所述第一N阱上的所述第一P+区和所述第二P+区位于所述第一N+区和所述第二N+区之间。

优选地，所述第一N阱上的所述第一P+区靠近所述第一N+区；所述第一N阱上的所述第二P+区靠近所述第二N+区。

优选地，所述P阱上的所述第三P+区位于所述第三N+区和所述第四N+区之间。

优选地，所述P阱上的所述第三N+区靠近所述第一N阱上的所述第二N+区。

优选地，所述第二N阱上的所述第四P+区和第五P+区位于所述第五N+区和所述第六N+区之间。

优选地，所述第二N阱上的所述第四P+区靠近所述第五N+区；所述第五P+区靠近所述第六N+区。

优选地，所述第二N阱上的所述第五N+区靠近所述P阱上的所述第四N+区。

优选地，所述第一、第二N+区为所述第一PMOS的源极；所述第二P+区为所述第一PMOS的漏极。

如上所述，本发明的用于多端口ESD保护的器件结构，具有以下有益效果：本发明基于在两个传统ESD PMOS中间放置P阱，P阱中放置两个N+区和一个P+区。两个ESD PMOS的漏极端分别接两个IO端，源极端和N阱端分别接对应的电源电压端。该结构只要一个结构，即可实现五个端口之间的ESD保护，方便电路设计和节省IO的面积，提高芯片的整体ESD性能。

附图说明

图1显示为现有技术中ESD保护电路结构示意图；

图2显示为本发明的用于多端口ESD保护的器件结构示意图；

图3显示为本发明中的用于多端口ESD保护的器件结构形成多个通路的结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提供一种用于多端口ESD保护的器件结构，该结构至少包括：

第一、第二PMOS；位于所述第一、第二PMOS之间的P阱；所述第一PMOS包含第一N阱；所述第一N阱上设有第一、第二N+区以及第一、第二P+区；所述第一N+区、第一P+区、第二N+区以及所述第一N阱共同连接至电源电压VDD1；所述第二P+区连接至第一IO端；所述P阱上设有第三N+区、第三P+区以及第四N+区；并且所述第三N+区、第三P+区以及第四N+区共同接地；所述第二PMOS包含第二N阱；所述第二N阱上设有第五N+区、第四P+区、第五P+区以及第六N+区；所述第五N+区、第四P+区、所述第六N+区以及所述第二N阱共同连接至第二电源电压VDD2；所述第五P+区连接至第二IO端。

如图2所示，图2显示为本发明的用于多端口ESD保护的器件结构示意图，该器件结构中，所述第一PMOS(01)包含所述第一N阱(NW1)，所述第一N阱(NW1)上设有所述第一N+区(N+1)、第二N+区(N+2)以及第一P+区(P+1)、第二P+区(P+2)。

所述第一N+区(N+1)、第一P+区(P+1)、第二N+区(N+2)以及所述第一N阱(NW1)共同连接至电源电压VDD1，所述第二P+区(P+2)连接至第一IO端(IO1)。

所述第二PMOS(02)包含第二N阱(NW2)；所述第二N阱(NW2)上设有第五N+区(N+5)、第四P+区(P+4)、第五P+区(P+5)以及第六N+区(N+6)；所述第五N+区(N+5)、第四P+区(P+4)、所述第六N+区(N+6)以及所述第二N阱(NW2)共同连接至第二电源电压VDD2；所述第五P+区(P+5)连接至第二IO端(IO2)。

所述P阱(PW)03上设有第三N+区(N+3)、第三P+区(P+3)以及第四N+区(N+4)；并且所述第三N+区(N+3)、第三P+区(P+3)以及第四N+区(N+4)共同接地(GND)。

本发明进一步地，本实施例的所述第一N阱(NW1)上的所述第一P+区(P+1)和所述第二P+区(P+2)位于所述第一N+区(N+1)和所述第二N+区(N+2)之间。

本发明进一步地，本实施例的所述第一N阱(NW1)上的所述第一P+区(P+1)靠近所述第一N+区(N+1)；所述第一N阱(NW1)上的所述第二P+区(P+2)靠近所述第二N+区(N+2)。

本发明进一步地，本实施例的所述P阱(PW)上的所述第三P+区(P+3)位于所述第三N+区(N+3)和所述第四N+区(N+4)之间。

本发明进一步地，本实施例的所述P阱(PW)上的所述第三N+区(N+3)靠近所述第一N阱(NW1)上的所述第二N+区(N+2)。

本发明进一步地，本实施例的所述第二N阱(NW2)上的所述第四P+区(P+4)和第五P+区(P+5)位于所述第五N+区(N+5)和所述第六N+区(N+6)之间。

本发明进一步地，本实施例的所述第二N阱(NW2)上的所述第四P+区(P+4)靠近所述第五N+区(N+5)；所述第五P+区(P+5)靠近所述第六N+区(N+6)。

本发明进一步地，本实施例的所述第二N阱(NW2)上的所述第五N+区(N+5)靠近所述P阱上的所述第四N+区(N+4)。

本发明进一步地，本实施例的所述第一、第二N+区为所述第一PMOS的源极；所述第二P+区为所述第一PMOS的漏极。

如图3所示，图3显示为本发明中的用于多端口ESD保护的器件结构形成多个通路的结构示意图。

通路一：VDD1至IO1：通过P+1/NW1/P+2形成的PNP通路。

通路二：IO1至GND：通过P+2/NW1/PW/N+3形成的SCR通路。

通路三：VDD1至GND：通过P+1/NW1/PW/N+3形成的SCR通路。

通路四：GND至VDD：PW/NW1形成的diode通路。

通路五：GND至IO1：PW/NW1/P+2形成的PNP通路。

通路六：VDD2、IO2、GND之间的ESD通路类似。通过GND、VDD1和VDD2两个不同电源域之间也存在顺畅的ESD通路。

综上所述，本发明基于在两个传统ESD PMOS中间放置P阱，P阱中放置两个N+区和一个P+区。两个ESD PMOS的漏极端分别接两个IO端，源极端和N阱端分别接对应的电源电压端。该结构只要一个结构，即可实现五个端口之间的ESD保护，方便电路设计和节省IO的面积，提高芯片的整体ESD性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。