本机振荡器缓冲器

技术领域

本发明涉及具有高共模抑制能力的本机振荡器(LO)缓冲器，具体地但非排他地涉及适用于高性能无线电收发器内的LO链中的LO缓冲器。

背景技术

通常，差分LO生成和分配链被用在高性能无线电收发器中以便为LO信号提供更好的平衡。通常，这导致无线电接收器(RX)和/或发射器(TX)混频器LO端口中的较小相位误差。此外，使用差分电路系统用于LO生成通常减少了来自电源的扰动和干扰到期望LO信号的耦合。典型的LO分配链的一个组件是“LO缓冲器”，其用于增强(即放大)来自频率合成器(SX)的输入信号，并将得到的增强信号提供给分频器(或一组分频器)的输入。通常需要此LO缓冲器，因为一般而言，从SX到RX/TX LO输入接收到的LO信号可能由于RFIC上的SX与RX/TX块之间的长LO分配线而在幅度上被削弱。使得成为问题的长度根据实施方式而变化，但是可以是例如大约1-2mm。

LO缓冲器用于放大接收到的LO信号，并且一般被要求确保分频器的正确操作以及还将LO缓冲器之后的块的相位噪声贡献降低到总LO生成噪声预算。长LO线还可以收集非期望的扰动，并且经由电感或电容耦合向接收LO缓冲器输入引入杂散。

除了以低相位噪声放大想要的差分LO输入信号之外，期望LO缓冲器衰减缓冲器输入处的任何非期望的共模内容并减少在前置LO线和SX块中生成的任何可能的相位误差，以便改善差分LO信号的平衡。

发明内容

从第一方面看，本发明提供一种本机振荡器缓冲器电路，其包括：

互补共源级，所述互补共源级包括第一p沟道晶体管和第一n沟道晶体管，所述第一p沟道晶体管和所述第一n沟道晶体管被布置成使得所述第一p沟道晶体管和所述第一n沟道晶体管中的每一者的相应栅极端子在第一输入节点处连接在一起，并且所述第一p沟道晶体管和所述第一n沟道晶体管中的每一者的相应漏极端子在缓冲器输出节点处连接在一起；以及

互补源极跟随器级，所述互补源极跟随器级包括第二p沟道晶体管和第二n沟道晶体管，所述第二p沟道晶体管和所述第二n沟道晶体管被布置成使得所述第二p沟道晶体管和所述第二n沟道晶体管中的每一者的相应栅极端子在第二输入节点处连接在一起，并且所述第二p沟道晶体管和所述第二n沟道晶体管中的每一者的相应源极端子在所述缓冲器输出节点处连接在一起。

因此，将理解，本发明的实施例提供一种改善的LO缓冲器电路，其适用于本机振荡器(LO)链中，所述本机振荡器(LO)链使用互补共源(CS)级和互补源极跟随器(SF)级，所述互补共源(CS)级和互补源极跟随器(SF)级被布置成使得输入电压可跨输入节点被提供(例如，其中正输入被连接到第一输入节点并且负输入被连接到第二输入节点，或反之亦然)，并且输出节点对于两个级是共用的。这里使用的术语“互补”应被理解为表示p型器件和n型器件的布置。互补CS级和互补SF级可以是互补金属氧化物半导体(CMOS)级。

有利地，根据本发明的实施例的缓冲器电路可以提供对LO缓冲器在高性能收发器中用作LO链的一部分时的共模抑制(CMR)的显著改善。LO缓冲器中的共模信号的衰减可导致后续分频器中的较小相位误差，这进而改善接收器(RX)和/或发射器(TX)路径中的RF混频器的镜像抑制或谐波抑制能力。此外，抑制LO链中的共模信号可以减少在RF混频器的输出处的非期望的杂散和边带的生成。相位误差减少可以使镜像抑制得以改善，镜像抑制是例如“长期演进”(LTE)发射器中的重要参数，并且是由3GPP为LTE发射器明确规定的参数。

本发明的LO缓冲器拓扑特别适合于在具有低电源电压的现代CMOS制造工艺中的集成，因为它使用可以支持轨到轨CMOS电平信号的相对简单的CMOS增益级。这是在本领域本身已知的常规LO缓冲器中未发现的益处，常规LO缓冲器例如用通常需要较高电源电压的电流型逻辑(CML)来实现，尤其是在电阻负载被用于缓冲器的情况下。因此，本发明的LO缓冲器可以有利地具有比提供相同噪声性能的基于CML的LO缓冲器更低的功耗。

此外，本发明的LO缓冲器具有改善的相位误差校正特性。输入相位误差在这里被定义为差分LO信号的正(VINP)和负(VINN)分支之间的相位误差与理想的180°相移的偏差。例如，+10°相位误差对应于两个差分输入信号分支之间的190°相移。类似地，-10°相位误差对应于两个差分输入信号分支之间的170°相移。

如稍后关于特定非限制性实施例详细描述的，可以看出，使用仿真技术，根据本发明的实施例的LO缓冲器可以能够仅作为示例将±45°的输入相位误差显著地校正至约±5°的输出相位误差。示例缓冲器的仿真共模抑制比约为20dB。

申请人意识到，对于给定的相位噪声性能，与本领域本身已知的简单的共源-非共源LO缓冲器相比，在本发明的LO缓冲器拓扑中包括SF级可导致更高的功耗和面积。然而，这种增加的功耗在实践中是可忽略的，并且它是与简单的现有技术共源缓冲器相比针对优异的共模抑制能力的一种折衷。此外，SF级的提供消除了对CML缓冲器(以及相关联的固定DC电流偏置)或其他类似的共模抑制技术的需要，从而允许使用较低的电源电压。尽管增加了SF级，这也可以产生较低的总功耗。

在一些实施例中，用于实现LO缓冲器电路的晶体管可以包括金属氧化物半导体(MOS)器件。如所属领域的技术人员将了解，p沟道和n沟道MOS装置将各自具有相关联的跨导g

在一组特定实施例中，互补CS级中的晶体管的跨导的总和基本上等于SF级中的晶体管的跨导的总和。换句话说，第一p沟道晶体管和第一n沟道晶体管的跨导的总和可以基本上等于第二p沟道晶体管和第二n沟道晶体管的跨导的总和。在全差分布置中，第二互补CS级(即“第三”p沟道晶体管和n沟道晶体管)中的跨导的总和优选地基本上等于第二互补SF级(即“第四”p沟道晶体管和n沟道晶体管)中的跨导的总和。在一些这样的实施例中，互补CS级和SF级中的每一个中的跨导的总和基本上相等。

然而，在一组替代实施例中，第一p沟道晶体管和第一n沟道晶体管的相应跨导的总和可以大于第二p沟道晶体管和第二n沟道晶体管的相应跨导的总和。换句话说，互补CS级中的跨导的总和可以大于SF级中的跨导的总和。使互补CS级的跨导的总和大于SF级的跨导的总和可以增加差模增益，以换取较低的CMRR。在全差分布置中，第二互补CS级(即“第三”p沟道晶体管和n沟道晶体管)中的跨导的总和可以大于第二互补SF级(即“第四”p沟道晶体管和n沟道晶体管)中的跨导的总和。在一些这样的实施例中，每个CS级中的跨导的总和可以基本上相等，和/或每个SF级中的跨导的总和可以基本上相等。

此外，本发明的缓冲器实现的实际共模抑制比实际上可能取决于晶体管匹配和工艺变化。然而，本领域技术人员将理解，在现代CMOS集成电路工艺中，通过仔细的布局设计和/或使用与所述技术允许的最小值相比略微增加的MOS器件尺寸，可以实现相对良好的晶体管匹配。

应当理解，一般而言，互补CS级的增益是带负号的，且因此其充当反相放大器(或“反相缓冲器”)。相反，互补SF级的增益是带正符号的，因此它充当非反相放大器(或“非反相缓冲器”)。因此，第一输入节点(即，到互补CS级的输入)和第二输入节点(即，到互补SF级的输入)是彼此的“反相”，使得差分输入可跨这些输入节点施加。应当理解，差分输入包括“正”信号和“负”信号，其中一个被施加到一个输入节点，并且另一个被施加到另一个输入节点。应当理解，在差分实现中，由于差分电路系统的固有性质，反相信号(即“负”信号)通常是容易获得的。

缓冲器电路可以被布置成提供全差分操作。在一组特定实施例中，缓冲器电路还包括：

第二互补共源级，所述第二互补共源级包括第三p沟道晶体管和第三n沟道晶体管，所述第三p沟道晶体管和所述第三n沟道晶体管被布置成使得所述第三p沟道晶体管和所述第三n沟道晶体管中的每一者的相应栅极端子在第三输入节点处连接在一起，并且所述第三p沟道晶体管和所述第三n沟道晶体管中的每一者的相应漏极端子在第二缓冲器输出节点处连接在一起；以及

第二互补源极跟随器级，所述第二互补源极跟随器级包括第四p沟道晶体管和第四n沟道晶体管，所述第四p沟道晶体管和所述第四n沟道晶体管被布置成使得所述第四p沟道晶体管和所述第四n沟道晶体管中的每一者的相应栅极端子在第四输入节点处连接在一起，并且所述第四p沟道晶体管和所述第四n沟道晶体管中的每一者的相应源极端子在所述第二缓冲器输出节点处连接在一起；

其中所述缓冲器电路被布置成接收包括正输入信号和负输入信号的差分输入，其中所述正输入信号被提供给所述第一输入节点和所述第四输入节点，并且其中所述负输入信号被提供给所述第二输入节点和所述第三输入节点。

将了解，在此类实施例中，将所述正输入和负输入中的每一者提供给互补CS级和互补SF级。具体地，正输入被提供给第一互补CS级和第二互补SF级，而负输入被提供给第二互补CS级和第一互补SF级。互补的CS级和SF级因此是“成对的”，使得第一互补CS级和第一互补SF级一起工作以提供负输出信号，并且使得第二互补CS级和第二互补SF级一起工作以提供正输出信号。

应当理解，术语“正”和“负”是为了便于参考而使用的，并且可以彼此交换。然而，应注意，作为设计的结果，来自每一对的输出信号的符号将与到所述对中的互补SF级的输入信号的符号相同(且等效地，与到所述对的互补CS级的输入信号的符号相反)。

通常，晶体管的“共用”端子(即，共源级中的源极端子和源极跟随器中的漏极端子-有时被称为“共用漏极”电路级)被连接到合适的参考电压或电源轨。在一些实施例中，第一p沟道晶体管的源极端子连接到正电源轨。在一些可能重叠的实施例中，第一n沟道晶体管的源极端子连接到负电源轨或接地。在一组可能重叠的实施例中，第二n沟道晶体管的漏极端子连接到正电源轨。在一些可能重叠的实施例中，第二p沟道晶体管的漏极端子连接到负电源轨或接地。

典型地，缓冲器电路系统的级可以被提供有适当的偏置电路系统以提供期望的操作特性。在一些实施例中，共源级包括连接到第一输入端子的偏置电阻器。在差分电路中，偏置电阻器可以类似地连接到第二互补共源级的相应输入端子。

互补共源级中的偏置电阻器(或适当时每个互补共源级中的每个偏置电阻器)使电阻器的一个端子连接到所述共源级的输入节点。偏置电阻器的另一端子可以连接到共源级偏置电压，其中所述偏置电压和对应的偏置电阻器的电阻可以被适当地选择。

然而，在一些实施例中，共源级中的偏置电阻器的第二端子(即，未连接到输入节点的端子)可以连接到缓冲器输出节点。这种“基于反馈”的布置可以有利地为共源级提供“自偏置”功能。

互补源极跟随器级通常也可以设置有适当的偏置装置。在一些实施例中，第二p沟道晶体管的栅极端子经由相应偏置电阻器连接到相应偏置电压。类似地，第二n沟道晶体管的栅极端子经由相应偏置电阻器连接到相应偏置电压。

可以适当地选择电阻器的偏置电压和电阻。在一组特定实施例中，互补源极跟随器级中的n沟道晶体管(即，“第二”n沟道晶体管)的栅极端子经由对应电阻器连接到正电源轨。类似地，在一组可能重叠的实施例中，互补源极跟随器级中的p沟道晶体管(即，“第二”p沟道晶体管)的栅极端子经由对应电阻器连接到负电源轨或接地。在特定组的实施例中，这可以同样应用于全差分布置中的第二互补源极跟随器级中的晶体管(即，“第四”n沟道晶体管和p沟道晶体管)。以此方式使用正电源轨和负电源轨或地可以有利地简化用于互补源极跟随器级的偏置装置的设计。

在一些实施例中，互补共源级包括输入电容器，所述输入电容器具有连接到第一p沟道晶体管和第一n沟道晶体管的相应栅极端子的第一端子。电容器的另一端子可连接到输入端子，所述输入端子被布置成接收用于互补共源级的输入信号。在提供第二互补共源级的全差分实施例中，“第三”p沟道和n沟道晶体管可类似地提供有这样的输入电容器。这样的输入电容器可以提供“AC耦合”，使得期望的RF LO信号进入LO缓冲器的互补CS级，即DC信号被阻挡。

虽然源极跟随器级中的晶体管的栅极端子可以直接连接到第二输入节点，但是通常源极跟随器级中的晶体管(MSFN和MSFP)可能需要不同的DC电压或偏置电压(分别为V

应当理解，这里使用的术语“连接”意味着为射频(RF)信号提供传输路径，因此虽然提供电容器可以阻止DC或低频信号通过这种电容器，但是术语“连接”旨在覆盖这种路径。这是因为，在射频(RF)下，串联电容器理想地充当短路。作为示例，在上述一组实施例中，其中在互补源极跟随器级中的晶体管的栅极端子处提供输入电容器C

负载可以连接到缓冲器输出节点，并且因此在一些实施例中，缓冲器电路还包括连接到缓冲器输出节点的负载。所述负载可以包括负载电导(Y

本发明扩展到利用包括根据如上所述的本发明第一方面的任一实施例的LO缓冲器电路的LO链的无线电通信电路。

因此，从第二方面看，本发明提供一种无线电通信电路，其包括：

频率合成器，所述频率合成器被布置成生成包括正本机振荡器输入信号和负本机振荡器输入信号的本机振荡器信号；

本机振荡器缓冲器电路，所述本机振荡器缓冲器电路包括：

互补共源级，所述互补共源级包括第一p沟道晶体管和第一n沟道晶体管，所述第一p沟道晶体管和所述第一n沟道晶体管被布置成使得所述第一p沟道晶体管和所述第一n沟道晶体管中的每一者的相应栅极端子在被布置成接收所述正本机振荡器输入信号的第一输入节点处连接在一起，并且所述第一p沟道晶体管和所述第一n沟道晶体管中的每一者的相应漏极端子在缓冲器输出节点处连接在一起；以及

互补源极跟随器级，所述互补源极跟随器级包括第二p沟道晶体管和第二n沟道晶体管，所述第二p沟道晶体管和所述第二n沟道晶体管被布置成使得所述第二p沟道晶体管和所述第二n沟道晶体管中的每一者的相应栅极端子在被布置成接收所述负本机振荡器输入信号的第二输入节点处连接在一起，并且所述第二p沟道晶体管和所述第二n沟道晶体管中的每一者的相应源极端子在所述缓冲器输出节点处连接在一起。

在本发明的所述第二方面的一些实施例中，本机振荡器缓冲器电路可以是全差分的，包括如上文概述的第二互补共源级和第二互补源极跟随器级。在这样的实施例中，负本机振荡器输入信号可以被提供给第二互补共源级的输入节点，并且正本机振荡器输入信号可以被提供给第二互补源极跟随器级的输入节点。

所述无线电通信电路可进一步包括连接至所述LO缓冲器电路的输出的分频器。分频器可以是N分频的分频器。在一组特定实施例中，所述分频器是二分频的分频器，其被布置成从所述LO缓冲器接收正本机振荡器信号输出和负本机振荡器信号输出且产生四个所得信号：正同相LO信号；负同相LO信号；正正交LO信号；以及负正交LO信号。换句话说，可以有四个信号，适用于同相和正交(I/Q)混频器，如下所述。在一些实施例中，分频器可直接连接到LO缓冲器电路的输出。然而，在一些实施例中，一个或多个另外的缓冲器级(其可以是常规缓冲器)，诸如共源缓冲器，可被连接在分频器与LO缓冲器电路的输出之间。提供这种附加缓冲器级可进一步增强接收到的LO信号。

由分频器产生的信号可以被提供给混频器，所述混频器可以被包括在无线电通信电路中。这些可以直接提供，然而在一些实施例中，无线电通信电路包括一个或多个本机缓冲器(称为“I/Q混频器本机缓冲器”)，其被布置成在将来自分频器的信号提供给混频器之前对这些信号进行缓冲。在一些这样的实施例中，为来自混频器的每个信号提供缓冲器，即，无线电通信电路可以包括四个I/Q混频器本机缓冲器。

无线电通信电路可以包括无线电接收器电路和/或无线电发射器电路，并且在一些实施例中包括布置成既发射又接收无线电信号的无线电收发器电路。无线电收发器可以例如包括LTE收发器，并且可以是例如便携式电子设备(诸如LTE“用户设备”(UE)设备)的一部分。具体地但非排他地，这样的LTE收发器可以是被布置成使用合适的LTE标准(例如，窄带-IoT(NB-IoT)或增强型机器类型通信(eMTC)来通信的“物联网”(IoT)设备)的一部分。

应当理解，上述与本发明的任何方面相关的可选特征也适用于本发明的其它方面。

附图说明

现在将参考附图描述本发明的某些实施例，其中：

图1是现有技术LO链的框图；

图2是现有技术CS LO缓冲器的电路图；

图3是现有技术SF LO缓冲器的电路图；

图4A和图4B是示出差分LO缓冲器的差模和共模增益的示意图；

图5A和图5B是根据本发明实施例的LO缓冲器电路的电路图；

图6是示出CMRR作为CS级和SF级之间跨导失配的函数的图；

图7是根据本发明实施例的差分LO缓冲器电路的具体实现方式的电路图；以及

图8是示出作为输入相位误差的函数的输出相位误差的仿真结果的图。

具体实施方式

图1是示出包括差分LO链2的典型现有技术无线电收发器1的框图，所述差分LO链包括LO缓冲器4。该差分LO链2例如可以用于高性能无线电收发器中。通常，差分电路系统被用于LO生成以便减少来自电源(未示出)的扰动到期望LO信号的耦合。

LO缓冲器4被提供在差分LO分配链2内以增强(即放大)由频率合成器(SX)6提供的传入信号LO_IN_P,LO_IN_N。LO缓冲器4将这些经加强的LO信号提供给分频器8的输入(或在适当时提供给分频器组)。分频器8将经缓冲的LO信号划分成四个信号，所述四个信号各自通过相应的I/Q混频器本机缓冲器10。所得到的缓冲信号可以是：同相正信号LO_OUT_IP；同相负信号LO_OUT_IN；正交正信号LO_OUT_QP；以及正交负信号LO_OUT_QN。这些信号(即，I/Q混频器本机缓冲器10的输出)接着适于输出到发射器和/或接收器(TX/RX)混频器12。

在LO分配线3(即，从SX 6到LO链2)足够长(例如，1-2mm)的布置中，来自SX6的信号LO_IN_P、LO_IN_N可能在幅度上显著减弱。LO缓冲器4用于确保分频器8的正确操作，并且还用于最小化LO缓冲器4之后的块对总LO生成噪声预算的相位噪声贡献。长LO线3还可以收集非期望的扰动，并且经由电感或电容耦合将杂散引入到接收LO缓冲器4的输入。

除了以低相位噪声放大想要的差分LO输入信号之外，期望LO缓冲器4衰减缓冲器4的输入处的任何非期望的共模内容，并且减少在前置LO线路3和SX 6中生成的可能的相位误差，以便改善差分LO信号的平衡。下面参考图2和3描述本领域本身已知的、通常用于LO缓冲器4的常规拓扑，但是这些拓扑通常不提供足够的共模抑制特性。

图2是基于互补MOS(CMOS)共源极(CS)放大器级106(也称为CMOS反相器)的现有技术LO缓冲器104的电路图。为了便于参考，示出了LO缓冲器104的单端版本，然而实际上，为了更好的性能，可以使用全或伪差分实现。

互补CS级106由p沟道MOS晶体管MCSP和n沟道MOS晶体管MCSN构成，它们被布置成形成CS放大器。具体地，MCSP的源极端子连接到正电源轨Vdd，并且MCSN的源极端子连接到地gnd。MCSP和MCSN的栅极端子在接收栅极电压VG的输入节点107处连接在一起，所述栅极电压VG从正输入电压VINP得到，如下所述。MCSP和MCSN的漏极端子在输出节点109处连接在一起，所述输出节点提供负输出电压VOUTN。实际上，使用这种拓扑的差分电路将具有另一个相同的互补CS级，其中栅极接收从负输入电压VINN(未示出)得到的电压，并提供正输出电压VOUTP(未示出)。

所呈现的CS缓冲器104由于输入电容器C

在图2的互补的基于CS的缓冲器104中，NMOS/PMOS晶体管MCSN/MCSP的栅极通过电阻器R

互补CS缓冲器对于小输入信号的增益可以按照下面的等式1近似地计算：

等式1：CS缓冲器对小输入信号的增益

其中g

互补CS缓冲器104的增益是带负号的，因此它将输入LO RF信号反转到其输出。

图3图示了基于CMOS源极跟随器(SF)放大器级206的LO缓冲器204的简化示意图。同样，为了便于说明，示出了LO缓冲器204的单端版本，然而实际上，为了更好的性能，一般优选全或伪差分实现。

互补SF级206由p沟道MOS晶体管MSFP和n沟道MOS晶体管MSFN构成，它们被布置成形成互补SF放大器。具体地，MSFN的漏极端连接到正电源轨Vdd，MSFP的漏极端连接到地gnd。

MSFP和MSFN的栅极端都连接到输入节点207，所述节点通过相应的输入电容器C

另外，在缓冲器204的互补SF级206中，晶体管MSFN和MSFP的栅极端子通过专用的相应电阻器Rbiasn和Rbiasp而被DC偏置。这些电阻器Rbiasn和Rbiasp分别连接在相应晶体管MSFN、MSFP的栅极端子和专用偏置电压V

SF缓冲器对小输入信号的增益可以按照下面的等式2近似地计算：

等式2：SF缓冲器对小输入信号的增益

其中g

互补SF缓冲器204的增益是带正负号的，因此输出节点209上的缓冲器输出信号VOUTN与节点VINN上的输入信号近似同相。实际上，使用这种基于互补SF的拓扑的差分电路将具有另一个相同的互补SF级，其中栅极接收从正输入电压VINP(未示出)得到的电压，并提供正输出电压VOUTP(未示出)。

图4A和图4B是示出差分LO缓冲器302的差模和共模增益的示意图，例如，所述差分LO缓冲器是通常适于用作图1的LO链2布置中的LO缓冲器4的类型。简单差分LO缓冲器可以例如通过以本领域本身已知的方式将图2的两个CMOS CS缓冲器或图3的两个CMOS SF缓冲器布置在伪差分配置中来构造。

差分模式(DM)增益G

相反，可以参考图4B理解的LO缓冲器302的输入处的共模(CM)信号的增益G

由于上述问题，高性能收发器中的LO缓冲器的共模抑制比(CMRR)应尽可能的高，其中CMRR＝|G

试图改善传统方法中使用的LO缓冲器CMRR的一种简单方式是使用具有固定尾偏置电流源和电阻或电感负载的差分对布置。这种方法通常被称为电流型逻辑(CML)缓冲器拓扑。然而，电流偏置差分对的共模抑制能力在高频处严重受限，并且对缓冲器使用特别的电阻性负载使得这种方法不适合于低电压设计。

因此，对DM和CM信号具有不同增益并且适用于低电压CMOS设计的差分或伪差分缓冲器是所关注的。

图5A和图5B是根据本发明实施例的具有高共模抑制能力的CMOS LO缓冲器404的电路图。图5A和图5B中的每一个仅示出了全差分实现的一半，然而，如下所述，除了从每一个输入和输出的信号之外，这两个布置中的每一个都是相同的。图5A和图5B中的布置被布置成伪差分布置，以便实现全差分操作。

如图5A中可见，LO缓冲器404的“第一半”具有互补共源增益级406和互补源极跟随器增益级408两者，其并行地驱动输出负载Y

全差分LO缓冲器404的“第二半”可在图5B中看到，并且在结构上与图5A的第一半相同，除了负LO输入电压VINN提供在第二互补CS增益级410的输入节点413处，而正LO输入电压VINP提供在第二互补SF增益级412的输入节点417处，其中所述“翻转”电路的输出节点415处的信号是正LO输出信号VOUTP。

针对小输入信号的缓冲器404的负输出信号VOUTN可以按照下面的等式3近似地计算：

等式3：针对小输入信号的缓冲器404的负输出信号VOUTN

互补SF级晶体管MSFP和MSFN的跨导g

等式4：简化针对小输入信号的缓冲器404的负输出信号VOUTN

关于差分电路系统的另一半(即，图5B中所示的第二半)并作出关于跨导和输出电导的相同假设，LO缓冲器404的正输出信号VOUTP对于小输入信号可根据以下等式5来近似：

等式5：简化针对小输入信号的缓冲器404的正输出信号VOUTP

从等式4和5中，可以求解缓冲器404的输入端处的差分信号(VINP-VINN)和共模信号(VINP+VINN)的增益。差分信号增益G

等式6：缓冲器404的差分信号增益G

相反，共模信号增益G

等式7：缓冲器404的共模信号增益G

从等式7可以看出，通过将每个互补级的跨导的总和设置为相同，使得g

等式8：当CS级和SF级中的跨导的总和相等时，缓冲器404的差分信号增益G

等式9：当CS级和SF级中的跨导的总和相等时，缓冲器404的共模信号增益G

因此，利用根据本发明实施例的LO缓冲器404，通过将互补源极跟随器级408、412的跨导的总和设计成等于互补共源级406、410的跨导的总和，可以同时实现期望差分信号的增益并抑制非期望共模信号。

图6是示出作为互补SF和CS增益级跨导中的失配的函数的根据等式6和7计算的以分贝为单位的可实现的CMRR的图。即使具有25％的失配，大于17dB的CMRR也是可能的。然而，应注意，实际可实现的CMRR还可受实际缓冲器电路系统的电容效应限制，所述电容效应在所呈现的简化等式中未考虑。

图7示出了具有高共模抑制的LO缓冲器504的经适配的实现方式，其中图7示出完整的全差分布置。具有相同附图标记和标号的组件在结构和功能上与前面描述的部件相对应。

在此布置中，互补共源极增益级506、512中的每一者是用置于CS增益级506、512上的反馈中的偏置电阻器R

此外，为了简化每个互补源极跟随器级508、510的偏置，SF级508、510的NMOS和PMOS器件的栅极端子分别连接到正电源Vdd和接地gnd。为了实现最佳的共模抑制性能，选择MOS器件的尺寸，使得互补CS级和互补SF级中的跨导的总和相等(即，g

当然，应当理解，其它偏置装置也是可能的。

可以看出，本发明的实施例可以提供对例如在高性能收发器中用作LO链的一部分的LO缓冲器的共模抑制的显著改善。LO缓冲器中的共模信号的衰减导致后续分频器中的较小相位误差，这进而改善了接收器(RX)和发射器(TX)路径中的RF混频器的镜像抑制或谐波抑制能力。此外，抑制LO链中的共模信号减少了在RF混频器的输出处的非期望的杂散和边带的生成。

本发明的LO缓冲器拓扑非常适合于在利用低电源电压的现代CMOS制造工艺中的集成，因为它使用可以支持轨到轨CMOS电平信号的简单CMOS增益级。与诸如用CML实现的现有技术LO缓冲器相比，这是一个益处，现有技术LO缓冲器需要更高的电源电压，尤其是在使用缓冲器的电阻负载的情况下。

本发明的LO缓冲器的相位误差校正功能也具有特定益处，如用图8中所示的晶体管级电路仿真结果所展示。具体地，在图8中所示的仿真中，差分LO输入信号的相位误差扫过从-45°到+45°的范围。输入相位误差在这里被定义为LO信号的正(VINP)和负(VINN)分支之间的相位误差与它们之间的理想180°相移的偏差。例如，+10°相位误差对应于两个差分输入信号分支VINP、VINN之间的190°相移。

从图8可以看出，在示例仿真情况下，所提出的LO缓冲器可以将大约±45°的输入相位误差校正为显著减小的大约±5°的输出相位误差。示例缓冲器的仿真共模抑制比约为20dB。

因此，应当理解，本发明的实施例提供一种缓冲器电路以及在LO链内包括所述缓冲器电路的无线电通信电路，其在与常规LO缓冲器相比时提供共模抑制和相位误差校正特性方面的显著改善。

尽管已经详细描述了本发明的具体实施例，但是本领域技术人员将理解，详细描述的实施例并不限制要求保护的本发明的范围。