具有可编程部件的半导体元件的制备方法

交叉引用

本申请案主张2022年5月26日申请的美国正式申请案第17/825,058及17/825,252号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种半导体元件的制备方法。特别涉及一种包括形成在一基板的一单元区域中的一电阻电路，并在该基板的一周围区域中为该半导体存储元件的一周围电路提供一可编程电阻器的半导体存储元件的制备方法以及一种该半导体元件的制备方法。

背景技术

一般来说，集成电路是通过在单一硅晶圆上形成许多相同的电路图案而批量生产。集成电路，通常也称为半导体元件，包括各种材料，这些材料可以是导电的、不导电的(绝缘体)、或半导电的。

随机存取存储器元件，像是动态随机存取存储器(dynamic random-accessmemories；DRAM)，包括用于存储数据的存储器单元和用于在存储器单元之间切换信号的周边电路。一般而言，存储器单元形成于基板的单元区域中，且周边电路形成于横向包围单元区域的周边区域中。单元区域包括用于形成存储器单元的多个主动岛。然而，在单元区域的周边的主动岛可能具有不完整的轮廓，从而没有元件形成于单元区域的周边中。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不形成本公开的现有技术，且上文的“现有技术”的任何说明均不应做为本公开的任一部分。

发明内容

本公开的一方面提供一种半导体元件。该半导体元件包括一基板、一存取晶体管、一存储电容器、一存储节点接触、一导线、和一导电部件。该基板包括一第一岛、一第二岛、和设置于该第一岛和该第二岛之间的一隔离结构，其中该第一岛具有一第一面积，且该第二岛具有大于该第一面积的一第二面积。该存取晶体管设置于该第一岛中或该第一岛上。该存储节点接触将该存储电容器连接至该存取晶体管。该导线设置于该基板之上。该导电部件将该导线连接至该第二岛，且该导电部件和该存储节点接触设置于一相同的水平面上。

在一些实施例中，该第二岛比该第一岛更靠近该基板的一周边。

在一些实施例中，该第二面积是该第一面积的至少两倍。

在一些实施例中，该存储电容器包括一较低电极、一电容器绝缘体、和一较高电极。该较低电极接触该存储节点接触，且该较低电极和该导线设置于一相同的水平面上。该电容器绝缘体设置于该较低电极之上，且该较高电极设置于该电容器绝缘体之上。

在一些实施例中，该第一岛具有一第一纵轴，且该第二岛具有平行于该第一纵轴的一第二纵轴。

在一些实施例中，该导线沿着该第一纵轴延伸。

在一些实施例中，该导线在一第一方向延伸，该第一方向以小于90度的一角度与该第一纵轴相交。

在一些实施例中，该半导体元件还包括一位元线和一位元线接触；该位元线设置于该基板之上，且该位元线接触将该存取晶体管连接至该位元线。该导线和该位元线在一相同方向上延伸。

在一些实施例中，该存取晶体管包括设置于该基板中的一字元线，且该导线和该字元线在一相同方向上延伸。

在一些实施例中，该半导体元件还包括一绝缘层，其设置于该存取晶体管和该存储电容器之间以及该导线和该第二岛之间。

在一些实施例中，该存储节点接触穿过该绝缘层。

在一些实施例中，该基板包括一主动区和与该主动区相邻的一虚设区，该第一岛位于该主动区中，且该第二岛位于该虚设区中。

在一些实施例中，该半导体元件还包括位于该基板的一周边区域中的多个周边电路，其中该虚设区位于该主动区和该周边区域之间，且该第二岛在功能上作为一可编程电阻器且通过该导电部件和该导线电性耦合至该些周边电路中的至少一者。

本公开的一方面提供一种半导体元件。该半导体元件包括一半导体晶圆、一存储器单元、一周边电路、和一电阻电路。该半导体晶圆包括一单元区域和与该单元区域相邻的一周边区域，且该单元区域包括一主动区和与该主动区相邻的一虚设区。该虚设区位于该主动区和该周围区域之间。该存储器单元位于该主动区中且包括一存取晶体管、一存储电容器、和一存储节点接触。该存取晶体管设置于该半导体晶圆中或该半导体晶圆上，该存储电容器设置于该存取晶体管之上，且该存储节点接触将该存储电容器连接至该存取晶体管。该周边电路位于该周边区域中，且该电阻电路位于该虚设区中。该电阻电路包括接触该半导体晶圆的一导电部件，其中该存储节点接触和该导电部件位于该半导体晶圆之上的一相同水平面上。

在一些实施例中，该半导体元件还包括设置于该半导体晶圆中的一隔离结构以定义该主动区中的一第一岛和该虚设区中的一第二岛，其中该第一岛具有一第一面积，且该第二岛具有大于该第一面积的一第二面积。

在一些实施例中，该电阻电路包括该第二岛且该导电部件通过设置于该半导体晶圆之上的一导线电性连接至该周边电路。

在一些实施例中，该导线在一第一方向上延伸，且该第一岛和该第二岛在不同于该第一方向的一第二方向上延伸。

在一些实施例中，该半导体元件还包括一位元线，其平行于该导线延伸且被配置以将该存取晶体管电性连接至该周边电路。

本公开的一方面提供一种半导体元件的制备方法。该方法包括下列步骤：形成包括一第一岛和一第二岛的一基板，其中该第一岛具有一第一面积，且该第二岛具有大于该第一面积的一第二面积；沉积一绝缘层以覆盖该基板；形成一存储节点接触和穿过该绝缘层的一导电部件，其中该存储节点接触与该第一岛接触且该导电部件与该第二岛接触；以及形成一导线于该绝缘层上并连接至该导电部件。

在一些实施例中，形成该导电部件和该存储节点接触包括下列步骤：进行一蚀刻工艺以移除由该绝缘层上的一图案化掩模所暴露的部分的该绝缘层，从而形成多个开口以暴露出部分的该第一和第二岛；以及沉积一导电材料于该些开口中。

在一些实施例中，该方法还包括下列步骤：形成一较低电极于该绝缘层上并接触该存储节点接触；沉积一电容器绝缘体以覆盖该较低电极；以及沉积一较高电极于该电容器绝缘体上。该导线和该较低电极为同时形成。

在一些实施例中，形成该基板包括下列步骤：提供一半导体晶圆，其包括一单元区域和与该单元区域相邻的一周边区域；形成多个第一沟槽于该单元区域中的该半导体晶圆中，其中该些沟槽在一第一方向上延伸；形成多个第二沟槽于该单元区域的一主动区中的该半导体晶圆中，其中该些第二沟槽在与该第一方向相交的一第二方向上延伸；以及沉积一隔离材料于该些第一沟槽及该些第二沟槽中。

在一些实施例中，该方法还包括下列步骤：在沉积该隔离材料之前，形成一第三沟槽于该单元区域的一虚设区中的该半导体晶圆中，其中该第三沟槽在该第二方向上延伸；以及沉积该隔离材料于该第三沟槽中。

在一些实施例中，该第三沟槽连接至该些第二沟槽中的至少一者。

在一些实施例中，该些第二沟槽和该第三沟槽为同时形成，且沉积该隔离材料于该第三沟槽中和沉积该隔离材料于该些第一沟槽及该些第二沟槽中为同时进行。

在一些实施例中，该方法还包括进行一平坦化工艺以移除该半导体晶圆的一较高表面上方的该隔离材料的步骤。

在一些实施例中，该虚设区位于该主动区的一周边上或与其相邻。

在一些实施例中，该方法还包括下列步骤：在沉积该绝缘层之前，形成包括一第一杂质区域和一第二杂质区域的一存取晶体管于该第一岛中，其中该存储节点接触与该第二杂质区域接触；形成一位元线接触，其与该第一杂质区域接触；以及形成一位元线，连接至该位元线接触。

在一些实施例中，该位元线接触和该位元线是在形成该存储节点接触之前形成的。

在一些实施例中，该导线是在形成该位元线接触之前形成的。

通过上述半导体元件的配置，未使用的单元区域的周边被保留用于在后续形成周边电路的一个或多个可编程电阻器，且包括可编程电阻器的电阻电路与第一岛(设置有存储器单元)、存储节点接触、和存储电容器的较低电极同时形成，从而最小化制备整个元件所需的工艺步骤数量。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。形成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可做为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

本公开各方面可配合以下附图及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。

图1例示本公开的一些实施例的半导体元件的平面图。

图2例示本公开的一些实施例的半导体元件的剖面图。

图3例示本公开的一些实施例的半导体元件的剖面图。

图4例示本公开的一些实施例的半导体元件的制备方法流程图。

图5例示本公开的一些实施例的形成半导体元件的中间阶段平面图。

图6显示沿着图5的线A-A’绘制的剖面图。

图7例示本公开的一些实施例的形成半导体元件的中间阶段平面图。

图8显示沿着图7的线B-B’绘制的剖面图。

图9显示沿着图7的线C-C’绘制的剖面图。

图10例示本公开的一些实施例的形成半导体元件的中间阶段平面图。

图11例示本公开的一些实施例的形成半导体元件的中间阶段剖面图。

图12例示本公开的一些实施例的形成半导体元件的中间阶段平面图。

图13显示沿着图12的线D-D’绘制的剖面图。

图14例示本公开的一些实施例的形成半导体元件的中间阶段平面图。

图15显示沿着图14的线E-E’绘制的剖面图。

图16到图21例示本公开的一些实施例的形成半导体元件的中间阶段剖面图。

图22例示本公开的一些实施例的形成半导体元件的中间阶段平面图。

图23显示沿着图22的线F-F’绘制的剖面图。

图24和图25例示本公开的一些实施例的形成半导体元件的中间阶段平面图。

图26例示本公开的一些实施例的形成半导体元件的中间阶段剖面图。

附图标记说明：

10：半导体元件

100：半导体晶圆

102：单元区域

104：周边区域

106：主动区

108：虚设区

110：第一沟槽

120：第二沟槽

130：第三沟槽

140：隔离材料

200：基板

210：第一岛

220：第二岛

230：隔离结构

310：存取晶体管

320：第一绝缘层

322：位元线接触

324：位元线

330：第二绝缘层

340：开口

350：第一导电材料

352：存储节点接触

354：导电部件

360：存储电容器

361：第二导电材料

362：较低电极

364：电容器绝缘体

366：较高电极

370：导线

372：介电层

380：图案化牺牲层

382：第四沟槽

390：图案化掩模

392：窗口

410：存储器单元阵列

412：存储器单元

420：周边电路

430：电阻电路

500：制备方法

3102：字元线

3104：栅极绝缘体

3106：第一杂质区域

3108：第二杂质区域

3110：钝化层

A1：第一纵轴

A2：第二纵轴

A-A’：线

B-B’：线

C-C’：线

D1：第一方向

D2：第二方向

D-D’：线

E-E’：线

F-F’：线

S502：步骤

S504：步骤

S506：步骤

S508：步骤

S510：步骤

S512：步骤

S514：步骤

S516：步骤

S518：步骤

S520：步骤

S522：步骤

S524：步骤

S526：步骤

S528：步骤

S530：步骤

S532：步骤

S534：步骤

具体实施方式

以下揭示提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可能包括第一个部件与第二个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。此外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以定义所讨论的不同实施例及/或结构之间的关系。

此外，本文用到与空间相关的用词，例如：“在…下方”、“下方”、“较低的”、“之上”、“较高的”、及其类似的用词为了便于描述附图中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词用以涵盖附图所描绘的方位之外的使用中或操作中的元件的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。

图1例示本公开的一些实施例的半导体元件100的平面图。参照图1，半导体装置10为一半导体存储元件且包括一存储器单元阵列410、电性耦接至存储器单元阵列410以控制存储器单元阵列410的运行的多个周边电路420、和电性耦接至该些存储器单元阵列410中的至少一者的一电阻电路430。如图1所示，存储器单元阵列410和电阻电路430设置在半导体元件10的单元区域102中，且周边电路420设置在与单元区域102相邻的周边区域104中。更具体地，存储器单元阵列410设置在单元区102的中心部分的主动区106中，且电阻电路430位于主动区106和周边区域104之间的虚设区108中。

图2和图3是例本公开的一些实施例的半导体元件10的剖面图。参照图2和图3，半导体元件10还包括基板200，其设置有存储器单元阵列410、周边电路420、和电阻电路430。基板200包括半导体晶圆100和隔离结构230，其中隔离结构230设置在半导体晶圆100中以定义主动区106中的第一岛210和虚设区108中的第二岛220。第一岛210具有第一面积，第二岛220具有大于第一面积的第二面积。参照图1至图3，由于虚设区108横向地包围主动区106，所以虚设区108中的第二岛220比第一岛210更靠近基板200的周边。

电阻电路430包括在功能上作为周边电路420的可编程电阻器的第二岛220和设置在第二岛220上的一个或多个导电部件354。电阻电路430可以通过一或多根导线370连接至周边电路420。

存储器单元阵列410包括配置成行和列的多个存储器单元412。每一个存储器单元412包括存取晶体管310和存储电容器360，且存储电容器360通过存储节点接触352电性耦合至存取晶体管310。电阻电路430的导电部件354和存储节点接触352位于相同的水平面上。

存取晶体管310通过位元线324电性耦合至周边电路420中的至少一者。半导体元件10可以具有位元线324位于存储电容器360之下的位元线上电容器(capacitor overbitline；COB)结构(如图2所示)或位元线324位于存储电容器360上方的位元线下电容器(capacitor under bitline；CUB)结构(如图3所示)。

在图2中，导电部件354和存储节点接触352通过第一绝缘层320和堆叠在第一绝缘层320上的第二绝缘层330与彼此电性隔离。位于第一绝缘层320上且埋入第二绝缘层330的位元线324通过被第一绝缘层320包围的位元线接触322电性连接至存取晶体管310。在图3中，导电部件354和存储节点接触352通过第一绝缘层320与彼此电性隔离。此外，位元线324设置在覆盖存储电容器360的介电层372上，且位元线接触322穿过介电层372和第一绝缘层320以将位元线324连接到存取晶体管310。

存储电容器360包括较低电极362、电容器绝缘体364、和较高电极366；较低电极362与存储节点接触352接触，电容器绝缘体364设置在较低电极362之上，较高电极366设置在电容器绝缘体364上。值得注意的是，导线370和较低电极362位于相同的水平面上。

存取晶体管310为一凹陷存取元件(recessed access device；RAD)晶体管，其包括设置在基板200中并被钝化层3110覆盖的多个字元线3102、设置在基板200和字元线3102之间的多个栅极绝缘体3104，和设置在字元线3102两侧之间的第一杂质区域3106和多个第二杂质区域3108。第一杂质区域3106和第二杂质区域3108用作存取晶体管310的漏极和源极区域。存取晶体管310的第一杂质区域3106通过位元线接触322电性耦合至位元线324，而存取晶体管310的第二杂质区域3108与存储节点接触352接触。

图4例示本公开的一些实施例的半导体元件的制备方法500的流程图，而图5至图26例示本公开的一些实施例的形成半导体元件的中间阶段。图5至图26中所示的阶段参照图4中的流程图。在以下的讨论中，图5至图26中所示的工艺阶段将参照图4中所示的工艺步骤进行讨论。

制备方法500始于步骤S502，形成包括第一岛210和第二岛220的基板200。基板200可以通过步骤S504、S506、S508、S510、和S512形成。

参照图5和6，根据步骤S504提供包括单元区域102和周边区域104的半导体晶圆100。在一些实施例中，半导体晶圆100可以包括单晶硅，而在其他实施例中，半导体晶圆100可以包括其他材料，例如锗、硅-锗、或其类似材料。周边区域104与单元区域102相邻。在一些实施例中，周边区域104横向地包围单元区域102。

接下来，根据图4中的步骤S506，形成多个第一沟槽110于半导体晶圆100中。第一沟槽110在第一方向D1上延伸，并形成于单元区域102中。可以通过使用第一沟槽图案作为掩模来蚀刻半导体晶圆100以形成第一沟槽110。例如，可以使用反应离子蚀刻(reactive-ion etching；RIE)工艺来蚀刻半导体晶圆100。可以使用双重图案化技术(doublepatterning technology；DPT)或四重图案化技术(quadruple patterning technology；QPT)工艺来形成用于蚀刻半导体晶圆100的第一沟槽图案。

参照图7和图8，根据图4中的步骤S508，形成多个第二沟槽120于半导体晶圆100中。半导体晶圆100的单元区域102可以包括主动区106和与主动区106相邻的虚设区108。如图7所示，虚设区108位于半导体晶圆100的主动区106和周边区域104之间。第二沟槽120形成于半导体晶圆100的主动区106中并在与第一方向D1相交的第二方向D2上延伸。因此，在形成第二沟槽120之后，主动区106中的半导体晶圆100包括多个第一岛210。如图7所示，每一个第一岛210具有平行于第一方向D1的第一纵轴A1。此外，每一个第一岛210具有第一面积。在一些实施例中，可以通过使用第二沟槽图案作为掩模来蚀刻主动区106中的半导体晶圆100以形成第二沟槽120。

参照图7和图9，根据图4中的步骤S510，形成一个或多个第三沟槽130于虚设区108中的半导体晶圆100中。第三沟槽130在第二方向D2上延伸，且虚设区108中第三沟槽130的数量少于主动区106中第二沟槽120的数量。因此，在形成第三沟槽之后，虚设区108包括多个第二岛220，每一个第二岛220具有大于第一面积的第二面积。在一些实施例中，第二面积是第一面积的至少两倍。如图7所示，虚设区108中的第三沟槽130连接到主动区106中的一些第二沟槽120，且每一个第二岛220具有平行于第一方向D1的第二纵轴A2。换句话说，第二纵轴A2平行于第一纵轴A1。在一些实施例中，可以通过使用第三沟槽图案作为掩模来蚀刻虚设区108中的半导体晶圆100以形成第三沟槽130。

值得注意的是，第二沟槽120和第三沟槽130可以同时形成于半导体晶圆100中以减少制造工艺中的步骤数量，从而降低制造成本并提高品质和可靠性。更具体地，用于形成主动区106中第二沟槽120的第二沟槽图案和用于形成虚设区108中第三沟槽130的第三沟槽图案可以形成于半导体晶圆100上的感光材料或硬掩模的蚀刻掩模中，然后进行蚀刻工艺以移除通过蚀刻掩模所暴露的部分半导体晶圆100。在一些实施例中，可以形成第一沟槽图案、第二沟槽图案、和第三沟槽图案于蚀刻掩模中，从而可以同时形成第一至第三沟槽110至130。

参照图10，根据图4中的步骤S512，沉积隔离材料140于第一沟槽110、第二沟槽120、和第三沟槽130中。隔离材料140可以包括介电材料，像是氧化硅。隔离材料140的沉积技术包括化学气相沉积(chemical vapor deposition；CVD)工艺，像是低压CVD(low-pressure CVD)工艺、或等离子体增强型CVD(plasma-enhanced CVD)工艺，使得隔离材料140不仅填充第一至第三沟槽110至130，而且也覆盖半导体晶圆100。

在沉积隔离材料140之后，可选地使用任何合适的方法在隔离材料140上进行平坦化工艺，像是回蚀工艺或化学机械研磨(chemical mechanical polishing；CMP)工艺，以提供更好的形貌(topography)。在平坦化工艺之后，形成基板200，其包括主动区106中的第一岛210、虚设区108中的第二岛220、和设置在第一岛210和第二岛220之间的隔离结构230，如图11所示。

参照图12和13，根据图4中的步骤S514，形成多个存取晶体管310于主动区106的基板200中。存取晶体管310包括多个字元线3102、多个栅极绝缘体3104、第一杂质区域3106、和多个第二杂质区域3108。字元线3102和栅极绝缘体3104设置于基板200中，其中栅极绝缘层3104设置于半导体晶圆100与字元线3102之间。如图12所示，字元线3102在第二方向D2上纵向延伸并跨过第一岛210，并用作它们通过的存取晶体管310中的栅极。第一杂质区域3106和第二杂质区域3108设置在字元线3102的两侧之间。存取晶体管310可以还包括钝化层3110，设置在基板200中并且用于覆盖字元线3102和栅极绝缘体3104。

参照图14和15，根据图4中的步骤S516，形成多个位元线接触322于覆盖基板200和存取晶体管310的第一绝缘层320中，并形成与位元线接触322接触的多个位元线324。沉积第一绝缘层320于基板200和存取晶体管310上的制作技术包括CVD工艺。在一些实施例中，第一绝缘层320可以包括氧化物、四乙氧基硅烷(tetraethylorthosilicate；TEOS)、未掺杂硅酸盐玻璃(undoped silicate glass；USG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、硼磷硅酸盐玻璃(borophosphosilicateglass；BPSG)、氟硅酸盐玻璃(fluorinated silica glass；FSG)、旋涂玻璃(spin-onglass；SOG)、硅氮烷(tonen silazene；TOSZ)、或前述的组合。在沉积之后，可以使用例如CMP工艺平坦化第一绝缘层320，以产生可接受的平坦形貌。

穿过第一绝缘层320的位元线接触322的制作技术包括镶嵌工艺。位元线接触322可以包括经掺杂的多晶硅。位元线324与位元线接触322接触。位元线324的制作技术可以包括使用例如非等向性蚀刻工艺来沉积导电材料以埋藏第一绝缘层320和位元线接触322并用位元线图案来图案化导电材料。

参照图16，根据图4中的步骤S518，依序形成第二绝缘层330和图案化掩模390于第一绝缘层320和位元线324上。包括介电材料的第二绝缘层330的制作技术可以包括使用CVD工艺或旋涂工艺以均匀地沉积介电材料。可以使用例如CMP工艺平坦化第二绝缘层330，以产生可接受的平坦形貌。在一些实施例中，第二绝缘层330用于保护位元线324，并且可以包括介电材料，像是TEOS。

图案化掩模390包括多个窗口392以暴露出部分的第二绝缘层330。如图16所示，窗口392设置在第二杂质区域3108和第二岛220上方。图案化掩模390可以是光刻胶掩模或硬掩模。图案化掩模390包括感光材料，且其可通过对完全覆盖第二绝缘层330的感光材料进行至少一次曝光工艺和至少一次显影工艺来形成，其中可以通过旋涂工艺将感光材料施加在第二绝缘层330上，然后使用软烤工艺(soft-baking process)干燥。或者，图案化掩模390为硬掩模，且可以包括多晶硅、碳、无机材料(例如氮化物)、或其他合适的材料。

参照图17，根据图4中的步骤S520，进行一个或多个蚀刻工艺以移除通过图案化掩模390所暴露的部分的第一绝缘层320和第二绝缘层330。其结果，形成多个开口340。如图17所示，开口340穿透第一绝缘层320和第二绝缘层330，且通过开口340暴露出主动区106中的部分第二杂质区域3108和部分的第二岛220。第一绝缘层320和第二绝缘层330使用不同的蚀刻工艺蚀刻。或者，可以使用基于第一绝缘层320和第二绝缘层330的材料而选择的多种蚀刻剂的蚀刻步骤来蚀刻第一绝缘层320和第二绝缘层330，以依序蚀刻第二绝缘层330和第一绝缘层320。

在形成开口340之后，使用合适的工艺来移除图案化掩模390。使用灰化工艺或湿式剥离工艺移除包括感光材料的图案化掩模390，其中湿式剥离工艺可以化学性地改变图案化掩模390，使其不再黏附到第二绝缘层330。使用湿蚀刻工艺移除为硬掩模的图案化掩模390。

参照图18，根据图4中的步骤S522，沉积第一导电材料350于开口340中。均匀地沉积第一导电材料350于第二绝缘层330、第二杂质区域3108、和第二岛220上，直到完全填满开口340。例如，第一导电材料350可以是经掺杂的多晶硅。第一导电材料350的沉积技术包括电镀工艺或CVD工艺。

接下来，制备方法500进行到步骤S524，其中进行平坦化工艺以移除开口340上方的第一导电材料350。其结果，形成多个存储节点接触352于主动区106中和多个导电部件354于虚设区108中，如图19所示。在移除多余的第一导电材料350之后，暴露出第二绝缘层330。

参照图20，根据图4中的步骤S526，形成图案化牺牲层380于第二绝缘层330上。图案化牺牲层380包括多个第四沟槽382以暴露出存储节点接触352和导电部件354。图案化牺牲层380可以包括不同于第二绝缘层330的材料的介电材料。在一些实施例中，图案化牺牲层380包括氧化硅或氮化硅。

参照图21，根据图4中的步骤S528，利用沉积工艺以第二导电材料361填充第四沟槽382。第二导电材料361的沉积技术可以包括例如低压CVD工艺。均匀地沉积第二导电材料361于存储节点接触352、导电部件354、和图案化牺牲层380上，直到完全地填充第四沟槽382。第二导电材料361可以包括经掺杂的多晶硅、或像是氮化钛(TiN)或钌(Ru)的金属。

在沉积第二导电材料361之后，根据图4中的步骤S530，进行一个或多个移除工艺以移除溢出第四沟槽382和图案化牺牲层380的第二导电材料361。其结果，如图22和图23所示，形成多个较低电极362于主动区106中和多个导线370于虚设区108中。在移除多余的第二导电材料361和图案化牺牲层380之后，暴露出第二绝缘层330。

如图22所示，导线370在第二方向D2上延伸，该第二方向D2以小于90度的角度与第一纵轴A1(如图7所示)相交。导线370与字元线3102可以在相同的方向上延伸；然而，在替代实施例中，导线370和位元线324可以在相同的方向上延伸，如图24所示。或者，导线370可以沿着第一纵轴A1延伸，如图25所示。

参照图26，根据步骤S532，沉积电容器绝缘体364于较低电极362上。电容器绝缘体364的形貌可以追随较低电极362和第二绝缘层330的形貌。电容器绝缘体364可以包括二氧化硅(SiO

接下来，制备方法500进行到步骤S534，形成较高电极366于电容器绝缘体364上。其结果，形成如图2中所示的半导体元件10。较高电极366大致上可以是共形层，且其制作技术可以包括CVD工艺。较高电极366可以包括低电阻率材料，像是氮化钛或氮化钛、氮化钽(TaN)、氮化钨(WN)、钌、铱(Ir)、和铂(Pt)的组合。

综上所述，通过在形成第一岛210的同时形成周边电路420(位于基板200的主动区106和周边区域104之间的虚设区108中)所需的可编程电阻器，可以最小化制备整个元件所需的工艺步骤数量。

本公开的一方面提供一种半导体元件。该半导体元件包括一基板、一存取晶体管、一存储电容器、一存储节点接触、一导线、和一导电部件。该基板包括一第一岛、一第二岛、和设置于该第一岛和该第二岛之间的一隔离结构，其中该第一岛具有一第一面积，且该第二岛具有大于该第一面积的一第二面积。该存取晶体管设置于该第一岛中或该第一岛上。该存储节点接触将该存储电容器连接至该存取晶体管。该导线设置于该基板之上。该导电部件将该导线连接至该第二岛，且该导电部件和该存储节点接触设置于一相同的水平面上。

本公开的一方面提供一种半导体元件。该半导体元件包括一半导体晶圆、一存储器单元、一周边电路、和一电阻电路。该半导体晶圆包括一单元区域和与该单元区域相邻的一周边区域，且该单元区域包括一主动区和与该主动区相邻的一虚设区。该虚设区位于该主动区和该周围区域之间。该存储器单元位于该主动区中且包括一存取晶体管、一存储电容器、和一存储节点接触。该存取晶体管设置于该半导体晶圆中或该半导体晶圆上，该存储电容器设置于该存取晶体管之上，且该存储节点接触将该存储电容器连接至该存取晶体管。该周边电路位于该周边区域中，且该电阻电路位于该虚设区中。该电阻电路包括接触该半导体晶圆的一导电部件，其中该存储节点接触和该导电部件位于该半导体晶圆之上的一相同水平面上。

本公开的一方面提供一种半导体元件的制备方法。该方法包括下列步骤：形成包括一第一岛和一第二岛的一基板，其中该第一岛具有一第一面积，且该第二岛具有大于该第一面积的一第二面积；沉积一绝缘层以覆盖该基板；形成一存储节点接触和穿过该绝缘层的一导电部件，其中该存储节点接触与该第一岛接触且该导电部件与该第二岛接触；以及形成一导线于该绝缘层上并连接至该导电部件。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺前述的组合替代上述的许多工艺。

再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。