半导体装置的制作方法

技术领域

本发明涉及一种半导体装置的制作方法，尤其是涉及一种包括III-V族化合物半导体层的半导体装置的制作方法。

背景技术

III-V族化合物半导体由于其半导体特性而可应用于形成许多种类的集成电路装置，例如高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor，HEMT)。在高电子迁移率晶体管中，两种不同能带隙(band-gap)的半导体材料系结合而于接面(junction)形成异质接面(heterojunction)而为载流子提供沟道。近年来，氮化镓(GaN)系列的材料由于拥有较宽能隙与饱和速率高的特点而适合应用于高功率与高频率产品。氮化镓系列的高电子迁移率晶体管由材料本身的压电效应产生二维电子气(2DEG)，其电子速度及密度均较高，故可用以增加切换速度。此外，III-V族化合物半导体晶体管的结构有许多不同的设计以对应不同的产品需求，而对应的制作工艺方法也因此复杂化而导致对于生产良率或/及生产成本的负面影响。

发明内容

本发明提供了一种半导体装置的制作方法，利用退火制作工艺一并形成材料组成不同的栅极硅化物层与源极/漏极硅化物层，从而达到制作工艺简化的效果。

本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一III-V族化合物半导体层上形成一栅极结构。通过一退火制作工艺形成一栅极硅化物层与一源极/漏极硅化物层。栅极硅化物层形成在栅极结构上，源极/漏极硅化物层形成在III-V族化合物半导体层上，且栅极硅化物层的材料组成不同于源极/漏极硅化物层的材料组成。

附图说明

图1至图8为本发明一实施例的半导体装置的制作方法示意图，其中

图2为图1之后的状况示意图；

图3为图2之后的状况示意图；

图4为图3之后的状况示意图；

图5为图4之后的状况示意图；

图6为图5之后的状况示意图；

图7为图6之后的状况示意图；

图8为图7之后的状况示意图。

主要元件符号说明

10 基底

10B 底表面

10T 上表面

12 III-V族化合物半导体层

14 III-V族化合物阻障层

20 栅极材料层

20G 栅极结构

32 第一金属层

32P 金属图案

34 第一硅层

34P 硅图案

36 栅极硅化物层

40 钝化层

52 第二硅层

54 第二金属层

56 源极/漏极硅化物层

56A 第一源极/漏极硅化物层

56B 第二源极/漏极硅化物层

60 介电层

80 图案化掩模层

91 图案化制作工艺

91S 蚀刻步骤

92 退火制作工艺

101 半导体装置

CT1 接触结构

CT2 接触结构

CT3 接触结构

D1 垂直方向

D2 水平方向

OP 开孔

具体实施方式

以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。

在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。

用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。

说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。

用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括刻蚀。

在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。

请参阅图1至图8。图1至图8所绘示为本发明一实施例的半导体装置的制作方法示意图，其中图2绘示了图1之后的状况示意图，图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，而图8绘示了图7之后的状况示意图。如图8所示，本实施例的半导体装置101的制作方法可包括下列步骤。在一III-V族化合物半导体层12上形成一栅极结构20G。然后，通过一退火制作工艺形成一栅极硅化物层36与一源极/漏极硅化物层56。栅极硅化物层36形成在栅极结构20G上，源极/漏极硅化物层56形成在III-V族化合物半导体层12上，且栅极硅化物层36的材料组成不同于源极/漏极硅化物层56的材料组成。通过同一个退火制作工艺一并形成材料组成不同的栅极硅化物层36与源极/漏极硅化物层56，可减少使用退火制作工艺的次数或/及降低退火制作工艺对于半导体装置的负面影响，故可达到制作工艺简化或/及提升半导体装置电性表现的效果。

进一步说明，本发明的半导体装置的制作方法可包括但并不限于下列步骤。如图1所示，可在一基底10上依序形成III-V族化合物半导体层12、一III-V族化合物阻障层14、一栅极材料层20、一第一金属层32以及一第一硅层34。换句话说，栅极材料层20可被视为在一垂直方向D1上形成在III-V族化合物半导体层12上，第一金属层32可被视为在垂直方向D1上形成在栅极材料层20上，而第一硅层34可被视为在垂直方向D1上形成在第一金属层32上。基底10可包括硅基底、碳化硅(SiC)基底、氮化镓(gallium nitride，GaN)基底、蓝宝石(sapphire)基底或其他适合材料所形成的基底。在一些实施例中，在形成III-V族化合物半导体层12之前，可先在基底10上形成一缓冲层(未绘示)，而缓冲层可包括例如氮化镓、氮化铝镓(alumium gallium nitride，AlGaN)、氮化铝铟(alumium indium nitride，AlInN)或其他适合的缓冲材料，但并不以此为限。换句话说，缓冲层可在垂直方向D1位于基底10与III-V族化合物半导体层12之间。

在一些实施例中，III-V族化合物半导体层12可包括氮化镓、氮化铟镓(indiumgallium nitride，InGaN)或其他适合的III-V族化合物半导体材料，III-V族化合物阻障层14可包括氮化铝镓、氮化铝铟、氮化铝镓铟、氮化铝(alumium nitride，AlN)其他适合的III-V族化合物材料。在一些实施例中，闸极材料层20可包括P型掺杂III-V族化合物材料，例如P型掺杂氮化铝镓、P型掺杂氮化镓或其他适合的P型掺杂III-V族化合物材料，但并不以此为限。此外，P型掺杂III-V族化合物材料中的P型掺杂物可包括二茂镁(cyclopentadienyl magnesium，Cp

在一些实施例中，上述的垂直方向D1可被视为基底10的厚度方向，基底10在垂直方向D1上可具有相对的一上表面10T与一底表面10B，而上述的III-V族化合物半导体层12、III-V族化合物阻障层14、栅极材料层20、第一金属层32以及第一硅层34可形成在上表面10T的一侧。与垂直方向D1大体上正交的水平方向(例如水平方向D2以及其他与垂直方向D1正交的方向)可大体上与基底10的上表面10T或/及底表面10B平行，但并不以此为限。在本文中所述在垂直方向D1上相对较高的位置或/及部件与基底10的底表面10B之间在垂直方向D1上的距离可大于在垂直方向D1上相对较低的位置或/及部件与基底10的底表面10B之间在垂直方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在垂直方向D1上更接近基底10的底表面10B，在某个部件之上的另一部件可被视为在垂直方向D1上相对较远离基底10的底表面10B，而在某个部件之下的另一部件可被视为在垂直方向D1上相对较接近基底10的底表面10B。

如图1至图3所示，在第一硅层34形成之后，可对第一硅层34、第一金属层32以及栅极材料层20进行一图案化制作工艺91，用以分别形成一硅图案34P、一金属图案32P以及栅极结构20G。在一些实施例中，可在第一硅层34形成之后，在第一硅层34上形成一图案化掩模层80，并利用图案化掩模层80进行图案化制作工艺91，但并不以此为限。此外，图案化制作工艺91可包括一个或多个蚀刻步骤，分别对第一硅层34、第一金属层32以及栅极材料层20进行蚀刻，从而形成硅图案34P、金属图案32P以及栅极结构20G。举例来说，在第一硅层34被图案化制作工艺91图案化而成为硅图案34P之后，可利用硅图案34P或/及剩下的图案化掩模层80为蚀刻掩模进行蚀刻步骤91S，对第一金属层32或第一金属层32与栅极材料层20进行图案化。在一些实施例中，图案化掩模层80可在蚀刻步骤91S之前被移除或在蚀刻步骤91S中被蚀刻而不再位于硅图案34P上，故蚀刻步骤91S可被视为使用硅图案34P为蚀刻掩模的蚀刻步骤，但并不以此为限。换句话说，图案化制作工艺91包括利用硅图案34P为蚀刻掩模的蚀刻步骤91S，而第一金属层32可被蚀刻步骤91S蚀刻而成为金属图案32P。

值得说明的是，本发明中用以形成栅极结构20G、金属图案32P以及硅图案34P的方法可包括但并不限于上述步骤。换句话说，可利用其他适合的方法形成如图3中所绘示的栅极结构20G、金属图案32P以及硅图案34P。此外，当第一硅层34、第一金属层32以及栅极材料层20被图案化制作工艺91图案化而分别成为硅图案34P、金属图案32P以及栅极结构20G时，硅图案34P、金属图案32P以及栅极结构20G在垂直方向D1上的投影图案的形状或/及面积可大体上彼此相同，但并不以此为限。此外，硅图案34P、金属图案32P以及栅极结构20G的材料组成可分别与第一硅层34、第一金属层32以及栅极材料层20的材料组成相同，金属图案32P可被视为形成在栅极结构20G上，而硅图案34P可被视为形成在金属图案32P上。在形成栅极结构20G、金属图案32P以及硅图案34P之后，可形成一钝化层40覆盖栅极结构20G、金属图案32P、硅图案34P、III-V族化合物阻障层14以及III-V族化合物半导体层12，而钝化层40可包括氧化硅、氮化硅、四乙氧基硅烷(tetraethoxy silane，TEOS)或其他适合的绝缘材料。

如图4至图6所示，在钝化层40形成之后可进行退火制作工艺92，钝化层40可在退火制作工艺92中覆盖栅极结构20G、金属图案32P、硅图案34P、III-V族化合物阻障层14以及III-V族化合物半导体层12，而金属图案32P与硅图案34P可通过退火制作工艺92而被转变成栅极硅化物层36。在一些实施例中，退火制作工艺92可包括快速热处理(rapid thermalprocessing，RTP)或其他适合的热处理方式。在一些实施例中，栅极硅化物层36可包括硅化镍、硅化钴、硅化铂或其他适合的导电硅化物材料。此外，本发明中用以形成栅极硅化物层36的方法可包括但并不限于上述形成金属图案32P与硅图案34P的方式。换句话说，在一些实施例中，也可视设计需要利用其他的材料层通过退火制作工艺92而形成栅极硅化物层36。此外，在一些实施例中，在退火制作工艺92之前，可形成一开孔OP贯穿III-V族化合物半导体层12上的钝化层40，而在开孔OP形成之后，可形成一第二硅层52，并在第二硅层52上形成一第二金属层54。第二硅层52的至少一部分可形成在开孔OP中，而第二硅层52与第二金属层54可通过退火制作工艺92而被转变成源极/漏极硅化物层56。

在一些实施例中，第二金属层54的材料可依据所要形成的源极/漏极硅化物层56的材料组成而进行调整。举例来说，源极/漏极硅化物层56可包括硅化钛、硅化钽、硅化钛铝或其他适合的导电硅化物材料，第二金属层54可因此包括钛、钽、钛铝合金或其他适合的金属材料，而第二硅层52可为纯硅层，例如单晶硅层、多晶硅层、非晶硅层或其他结构的硅层，但并不以此为限。换句话说，由于栅极硅化物层36的材料组成不同于源极/漏极硅化物层56的材料组成，故金属图案32P的材料组成(也就是第一金属层32的材料组成)也不同于第二金属层54的材料组成。在一些实施例中，第二硅层52可共形地(conformally)形成在钝化层40上且共形地形成在开孔OP中，而第二金属层54可共形地形成在第二硅层52上，但并不以此为限。此外，第二硅层52可还形成在位于栅极结构20G之上的钝化层40上，故在退火制作工艺之后，源极/漏极硅化物层56可还形成在位于栅极结构20G之上的钝化层40上，但并不以此为限。

在一些实施例中，用以使金属图案32P与硅图案34P被转变成栅极硅化物层36的制作工艺温度可大体上等于或低于用以使第二硅层52与第二金属层54被转变成源极/漏极硅化物层56的制作工艺温度，由此使退火制作工艺92可用以一并形成栅极硅化物层36与源极/漏极硅化物层56。举例来说，退火制作工艺92的制作工艺温度可介于摄氏550度至摄氏650度之间，但并不以此为限。此外，本发明中用以形成源极/漏极硅化物层56的方法可包括但并不限于上述形成第二硅层52与第二金属层54的方式。换句话说，在一些实施例中，也可视设计需要利用其他的材料层通过退火制作工艺92而形成源极/漏极硅化物层56。

如图5至图7所示，在退火制作工艺92之后，可将形成在位于栅极结构20G之上的钝化层40上的源极/漏极硅化物层56以及其他部分的源极/漏极硅化物层56移除而形成第一源极/漏极硅化物层56A与第二源极/漏极硅化物层56B。在一些实施例中，可在栅极结构20G在水平方向D2上的两相对侧形成开孔OP，而第一源极/漏极硅化物层56A与第二源极/漏极硅化物层56B可分别至少部分设置在对应的开孔OP中，故第一源极/漏极硅化物层56A与第二源极/漏极硅化物层56B可分别设置在栅极结构20G在水平方向D2上的两相对侧，但并不以此为限。在一些实施例中，开孔OP可还贯穿III-V族化合物阻障层14，故源极/漏极硅化物层56(例如第一源极/漏极硅化物层56A与第二源极/漏极硅化物层56B)可直接接触III-V族化合物半导体层12，但并不以此为限。在一些实施例中，开孔OP可仅贯穿钝化层40而未贯穿III-V族化合物阻障层14，故III-V族化合物阻障层14的一部分可在垂直方向D1上位于源极/漏极硅化物层56与III-V族化合物半导体层12之间。

如图8所示，在第一源极/漏极硅化物层56A与第二源极/漏极硅化物层56B形成之后，可形成一介电层60覆盖钝化层40、第一源极/漏极硅化物层56A与第二源极/漏极硅化物层56B，并可形成接触结构CT1、接触结构CT2以及接触结构CT3分别对应栅极硅化物层36、第一源极/漏极硅化物层56A以及第二源极/漏极硅化物层56B。接触结构CT1可在垂直方向D1上贯穿位于栅极硅化物层36上的介电层60与钝化层40，用以与栅极硅化物层36接触而形成电连接。接触结构CT2可在垂直方向D1上贯穿位于第一源极/漏极硅化物层56A上的介电层60，用以与第一源极/漏极硅化物层56A接触而形成电连接。接触结构CT3可在垂直方向D1上贯穿位于第二源极/漏极硅化物层56B上的介电层60，用以与第二源极/漏极硅化物层56B接触而形成电连接。在一些实施例中，介电层60可包括单层或多层的介电材料例如氧化物介电材料或其他适合的介电材料，而各接触结构可分别包括一阻障层(未绘示)以及一金属层(未绘示)设置在阻障层上，但并不以此为限。上述的阻障层可包括钛、氮化钛、钽、氮化钽或其他适合的阻障材料，而上述的金属层可包括钨、铜、铝、钛铝合金或其他适合的金属材料。

通过上述的制作方法，可形成如图8所示的半导体装置101。半导体装置101可包括上述的基底10、III-V族化合物半导体层12、III-V族化合物阻障层14、栅极结构20G、栅极硅化物层36、钝化层40、第一源极/漏极硅化物层56A、第二源极/漏极硅化物层56B、介电层60、接触结构CT1、接触结构CT2以及接触结构CT3。在一些实施例中，接触结构CT1可被视为栅极电极，接触结构CT2可被视为源极电极，而接触结构CT3可被视为漏极电极，但并不以此为限。相对地，栅极硅化物层36可被视为栅极电极的接触垫，第一源极/漏极硅化物层56A可被视为源极电极的接触垫，而第二源极/漏极硅化物层56B可被视为漏极电极的接触垫。栅极硅化物层36可用以形成萧特基接触(Schottky contact)，而源极/漏极硅化物层56可用以形成欧姆接触(Ohmic contact)，故栅极硅化物层36的材料组成不同于源极/漏极硅化物层56的材料组成，而源极/漏极硅化物层56的功函数可相对较低以实现欧姆接触的要求，故栅极硅化物层36的功函数可高于源极/漏极硅化物层56的功函数，但并不以此为限。

综上所述，在本发明的半导体装置的制作方法中，可利用退火制作工艺一并形成材料组成不同的栅极硅化物层与源极/漏极硅化物层，由此可减少使用退火制作工艺的次数或/及降低退火制作工艺对于半导体装置的负面影响，故可达到制作工艺简化或/及提升半导体装置电性表现的效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。