半导体存储器件和制造方法

相关申请的交叉引用

本申请要求于2022年5月27日向韩国知识产权局提交的韩国专利申请No.10-2022-0065503的优先权，其主题内容通过引用全部合并于此。

技术领域

本发明构思总体上涉及半导体存储器件及其制造方法。更具体地，本发明构思涉及有源区从衬底(硅衬底)浮置的半导体存储器件及其制造方法。

背景技术

在与小型化、多功能和降低制造成本相关的需求增加的压力下，半导体器件已经成为电子工业中非常重要的元件。半导体器件可以广泛地分类为存储数据的存储器件、处理数据的逻辑器件、以及包括存储元件和逻辑元件的混合器件。

根据对各种电子器件的更高操作速度和更低整体功耗的需求，组成的半导体器件必须在更低的操作电压下提供更高的操作速度。为了满足这些需求，现代和新兴的半导体器件必须更高度地集成。然而，随着半导体器件的集成度增加，半导体器件的可靠性可能降低。但是，对高可靠性的商业需求仍然存在。因此，正在采用不同的方法来提高高度集成的半导体器件的可靠性。

半导体器件包括集成电路，该集成电路包括金属氧化物半导体(MOS)场效应晶体管(FET)。然而，随着与半导体器件相关联的尺寸和相关设计规则的逐渐减少，加速了缩小MOS场效应晶体管的尺寸。随着MOS场效应晶体管的尺寸减小，半导体器件的操作特性可能受到负面影响。因此，已经研究了提供优异性能同时克服由于半导体器件的高集成度引起的限制的制造半导体器件的各种方法。

发明内容

本发明构思的实施例提供了表现出改善的电性能特性和更好的可靠性的半导体存储器件。

本发明构思的实施例提供了表现出改善的电性能特性和更好的可靠性的半导体存储器件的制造方法。

在本发明构思的一个实施例中，一种半导体存储器件可以包括：衬底，包括单元阵列区和外围电路区；绝缘层，设置在衬底的外围电路区上；位线，设置在绝缘层上并沿第一方向延伸；隔离图案，设置在绝缘层上并覆盖位线的侧壁；第一外围有源区和第二外围有源区，设置在位线上并由器件隔离层间隔开；第一外围栅电极和第二外围栅电极，分别设置在第一外围有源区和第二外围有源区上；以及接触图案，连接到位线，其中，第一外围有源区和第二外围有源区中的至少一个连接到位线，并且第一外围有源区和第二外围有源区中的每一个具有岛形状并且不通过器件隔离层、隔离图案和绝缘层连接到衬底。

在本发明构思的另一实施例中，一种半导体存储器件可以包括：衬底和设置在衬底上的绝缘层；绝缘层上的第一外围有源区和第二外围有源区，第一外围有源区和第二外围有源区中的每一个具有第一表面和相对的第二表面；器件隔离层，介于第一外围有源区与第二外围有源区之间以隔离第一外围有源区和第二外围有源区；位线，连接到第一外围有源区的第一表面和第二外围有源区的第一表面中的至少一个；第一栅绝缘层和第二栅绝缘层，第一栅绝缘层设置在第一外围有源区的第二表面上，第二栅绝缘层设置在第二外围有源区的第二表面上；第一外围栅电极和第二外围栅电极，第一外围栅电极设置在第一栅绝缘层上，第二外围栅电极设置在第二栅绝缘层上；以及接触图案，连接到位线，其中，第一外围有源区和第二外围有源区中的每一个通过绝缘层相对于衬底浮置。

在本发明构思的又一实施例中，一种制造半导体存储器件的方法可以包括：制备包括半导体衬底、掩埋绝缘层和有源层在内的第一衬底；图案化有源层以在掩埋绝缘层上形成第一外围有源区和第二外围有源区，其中，第一外围有源区和第二外围有源区中的每一个包括第一表面和面向掩埋绝缘层的相对的第二表面；在掩埋绝缘层上形成分离第一外围有源区和第二外围有源区的器件隔离层；在第一外围有源区和第二外围有源区中的至少一个外围有源区的第一表面上形成沿第一方向延伸的位线；在位线上形成绝缘层；在绝缘层上接合第二衬底；去除第一衬底的半导体衬底和掩埋绝缘层以暴露第一外围有源区的第二表面和第二外围有源区的第二表面；在第一外围有源区的第二表面上和第二外围有源区的第二表面上形成栅电极；在栅电极上形成外围绝缘层；以及形成穿过外围绝缘层和器件隔离层连接位线的接触图案。

附图说明

在考虑以下详细描述和附图后，可以更清楚地理解本发明构思的优点、益处和特征以及制造和使用，其中：

图1是示出了根据本发明构思的实施例的半导体存储器件的框图；

图2是根据本发明构思的实施例的半导体存储器件的平面图(或俯视图)；

图3A、图3B、图3C分别是沿图2的线A-A'、线B-B'和线C-C'截取的截面图；

图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K和图4L(下文统称为图4A至图4L)是进一步示出了根据本发明构思的各种实施例的图3B中指示的区域“P”的相应的截面图；

图5是示出了根据本发明构思的实施例的制造半导体存储器件的方法的流程图；以及

图6、图7、图8、图9、图10、图11、图12、图13和图14(以下统称为“图6至图14”)是在一个实施例中示出了根据本发明构思的实施例的制造半导体存储器件的方法的相关截面图。

具体实施方式

在整个书面描述和附图中，类似的附图标记和标签用于表示相似或类似的元件、组件、特征和/或方法步骤。

图1是示出了根据本发明构思的实施例的半导体存储器件的框图。

参照图1，半导体存储器件可以包括存储单元阵列1、行解码器2、感测放大器3、列解码器4和控制逻辑5。

存储单元阵列1可以包括二维或三维布置的多个存储单元MC。每个存储单元MC可以连接在彼此交叉的字线WL和位线BL之间。

每个存储单元MC可以包括选择元件TR和数据存储元件DS，其中选择元件TR和数据存储元件DS可以串联电连接。选择元件TR可以连接在数据存储元件DS与字线WL之间，并且数据存储元件DS可以通过选择元件TR连接到位线BL。在一些实施例中，选择元件TR可以是场效应晶体管(FET)或竖直沟道晶体管(VCT)。这里，术语“竖直沟道晶体管”表示沟道长度沿竖直方向(例如，基本垂直于半导体衬底的上表面的方向)延伸的结构。数据存储元件DS可以实现为电容器、磁性隧道结图案或可变电阻器。例如，选择元件TR可以包括晶体管，其中晶体管的栅电极连接到字线WL，晶体管的漏/源端子可以分别连接到位线BL和数据存储元件DS。

行解码器2可以用于响应于解码外部提供的地址而选择存储单元阵列1的字线WL之一。由行解码器2解码的地址可以提供给行驱动器(未示出)，其中，行驱动器可以在某些控制电路的控制下向选择的字线WL和未选择的字线WL提供相应的电压。

感测放大器3可以响应于从列解码器4解码的地址，感测(或检测)、放大和输出所选择的位线BL与参考位线之间的电压差。

列解码器4可以提供感测放大器3与外部设备(例如，存储控制器)之间的数据传输路径。列解码器4可以用于通过将外部提供的地址解码而选择位线BL之一。

控制逻辑5可以用于生成与执行数据访问操作(例如与存储单元阵列1的存储单元相关的写入操作和读取操作)相关联的各种控制信号。

在一些实施例中，可以关于存储单元阵列1提供与感测放大器3相关联的各种感测放大器电路、子字线驱动器(SWD)电路、电源和接地驱动器电路，但本发明构思的范围不限于此。

图2是示出了根据本发明构思的实施例的半导体存储器件的平面图(或俯视图)，并且图3A、图3B和图3C分别是沿图2的线A-A'、B-B'、C-C'截取的截面图。

参照图1、图2、图3A、图3B和图3C，半导体存储器件可以形成在衬底200上，其中，衬底200可以包括具有半导体特性的材料(例如，硅晶片)、绝缘材料(例如，玻璃)、由绝缘材料覆盖的半导体、和/或导体中的至少一种。在一些实施例中，衬底200可以是单晶硅衬底。备选地，衬底200可以是例如硅衬底、锗衬底和/或硅锗衬底。衬底200可以包括单元阵列区(CAR)和外围电路区(PCR)。

包括感测放大器3的核心电路可以设置在衬底200的单元阵列区中，并且诸如字线驱动器和控制逻辑5之类的外围电路可以设置在衬底200的外围电路区中。

绝缘层179可以设置在衬底200上。绝缘层179可以是通过注入氧分离(SIMIOX)方法或接合和层转移方法形成的掩埋氧化物(BOX)。备选地，绝缘层179可以是通过化学气相沉积(CVD)方法形成的绝缘层。绝缘层179可以是例如氧化硅层(SiOx)、氮化硅层(SiN)、氮氧化硅层(SiON)、碳化硅层(SiC)或碳氮化硅层(SiCN)和/或低k层。

位线BL可以以线形状设置在绝缘层179上。备选地，位线BL可以以板形状设置。位线BL可以在绝缘层179上沿第一(水平)方向D1延伸并且可以在第二(水平)方向D2上间隔开。每条位线BL在第二方向D2上的宽度可以在约1nm至约50nm之间的范围内。

位线BL可以包括例如掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物和导电金属氧化物中的至少一种。位线BL可以由例如掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx中的至少一种形成。位线BL可以包括单层或多层。在一些实施例中，位线BL可以包括至少一种二维材料和三维材料，例如石墨烯、碳基二维材料、碳纳米管和碳基三维材料。

参照图3A、图3B和图3C，每条位线BL可以包括顺序堆叠的多晶硅图案161、金属图案163和硬掩模图案165。这里，位线BL的硬掩模图案165可以与绝缘层179接触。金属图案163可以包括导电金属氮化物(例如，TiN或TaN)和金属(例如，钨、钛或钽)。硬掩模图案165可以包括绝缘材料，例如氮化硅或氮氧化硅。金属图案163可以包括金属硅化物，例如硅化钛、硅化钴或硅化镍。

参照图3B和图3C，隔离图案177可以设置在外围电路区中的绝缘层179上。隔离图案177可以在绝缘层179上覆盖位线BL的侧壁。隔离图案177可以是通过注入氧分离(SIMIOX)方法或接合和层转移方法形成的掩埋氧化物(BOX)。备选地，隔离图案177可以是通过化学气相沉积(CVD)方法形成的绝缘层。隔离图案177可以包括例如氧化硅层(SiOx)、氮化硅层(SiN)、氮氧化硅层(SiON)、碳化硅层(SiC)、碳氮化硅层(SiCN)和/或低k层。隔离图案177可以包括与绝缘层179相同的材料。

有源区CACT和PACT1、PACT2、PACT3和PACT4(以下统称为“PACT1至PACT4”)可以设置在绝缘层179上以与衬底200间隔开。也就是说，有源区CACT和PACT1至PACT4可以相对于衬底200电浮置。如本文所用，术语“浮置”表示有源区CACT和PACT1至PACT4与衬底200之间的电非连接关系。备选地或附加地，术语“浮置”表示其中有源区CACT和PACT1至PACT4物理地设置在位线上并由器件隔离层CSTI和STI固定的结构关系。

因此，有源区CACT和PACT1至PACT4可以设置在掩埋在绝缘层179中的位线BL上。备选地，有源区CACT和PACT1至PACT4可以设置在位线BL上，位线BL设置在绝缘层179上。单元有源区CACT可以设置在单元阵列区CAR的位线BL上，并且外围有源区PACT1至PACT4可以设置在外围电路区PCR的位线BL上。在一些实施例中，有源区CACT和PACT1至PACT4可以包括单晶半导体材料。

每个单元有源区CACT可以由单元器件隔离层CSTI限定。单元器件隔离层CSTI可以设置在单元有源区CACT之间并设置在位线BL上。单元器件隔离层CSTI可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。

参照图2和图3A，字线WL可以设置在单元有源区CACT之间。也就是说，字线WL可以以掩埋形式设置在单元器件隔离层CSTI中。字线WL的上表面可以与单元有源区CACT的上表面和单元器件隔离层CSTI的上表面共面。字线WL可以跨过位线BL沿第二方向D2延伸并且可以在第一方向D1上间隔开。

每条字线WL可以包括栅介电图案GI、栅电极GE和栅封盖图案GC。栅介电图案GI可以形成为共形地覆盖单元有源区CACT内部的沟槽。栅电极GE可以设置在栅介电图案GI上。栅封盖图案GC可以设置在栅电极GE上。栅电极GE可以包括至少一种导电材料，例如掺杂半导体材料(掺杂多晶硅、掺杂锗)、导电金属氮化物(氮化钛、氮化钽)、金属(钨、钛、钽)和金属半导体化合物(硅化钨、硅化钴、硅化钛)。字线WL的栅电极GE可以包括例如掺杂多晶硅(poly-Si)、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx中的至少一种。栅介电图案GI可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一种。栅封盖图案GC可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一种。

字线WL可以包括单层或多层。在一些实施例中，字线WL可以包括二维半导体材料，例如石墨烯和碳纳米管。

参照图2、图3B和图3C，外围有源区PACT1至PACT4可以设置在外围电路区PCR的位线BL上。外围有源区PACT1至PACT4可以包括单晶半导体材料。外围有源区PACT1至PACT4可以是外围电路的P阱区或N阱区。

外围有源区PACT1至PACT4中的每一个可以由器件隔离层STI限定。器件隔离层STI可以设置在外围有源区PACT1至PACT4之间并设置在位线BL上。器件隔离层STI可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。

例如，设置在位线BL上的第一外围有源区PACT1和第二外围有源区PACT2可以由器件隔离层STI间隔开。第一外围有源区PACT1和第二外围有源区PACT2中的每一个可以具有第一表面S1和相对的第二表面S2、以及第一侧表面和相对的第二侧表面。第一侧表面和第二侧表面可以与器件隔离层STI相邻。第一外围有源区PACT1和第二外围有源区PACT2的第一表面S1中的至少一个可以连接到位线BL。也就是说，位线BL的多晶硅图案161可以电连接到第一外围有源区PACT1和第二外围有源区PACT2的第一表面S1。然而，第一外围有源区PACT1和第二外围有源区PACT2中的每一个不通过器件隔离层STI、位线BL和隔离图案177连接到衬底200(硅衬底)。也就是说，第一外围有源区PACT1和第二外围有源区PACT2中的每一个可以电隔离，并且可以具有岛形状。

第一外围有源区PACT1和第二外围有源区PACT2中的每一个可以不连接到衬底200(硅衬底)。因此，N-MOSFET和P-MOSFET不会通过外围电路区PCR中的衬底200共享阱。也就是说，在根据本发明构思的实施例的半导体存储器件中，P阱和N阱不会形成为彼此相邻。由于有源区PACT1和PACT2中的每一个不共享衬底200(硅衬底)，因此不会产生PN结。因此，不会形成与PN结相关联的耗尽区。因此，根据本发明构思的实施例的半导体存储器件将在这方面表现出改善的漏电流特性。

根据前述内容，本领域技术人员将理解，在本发明构思的实施例的上下文中，即使在单元阵列区CAR中，阱也不被共享。因此，通过抑制漏电流，可以改善半导体存储器件的电性能特性。

参照图2和图3A，着接焊盘LP可以设置在字线WL上。着接焊盘LP可以通过存储节点接触部SNC接触单元有源区CACT。存储节点接触部SNC可以介于绝缘围栏310之间。存储节点接触部SNC可以包括掺杂多晶硅或未掺杂多晶硅。绝缘围栏310可以包括例如氮化硅。着接绝缘图案320可以填充在着接焊盘LP之间。也就是说，着接焊盘LP可以由着接绝缘图案320分开。着接焊盘LP可以具有各种形状，例如圆形、椭圆形、矩形、正方形、菱形和六边形。着接焊盘LP可以包括例如Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx和RuOx中的至少一种。

在一些实施例中，数据存储图案DSP可以分别设置在着接焊盘LP上。数据存储图案DSP可以通过着接焊盘LP和存储节点接触部SNC分别电连接到单元有源区CACT。数据存储图案DSP可以布置成矩阵(例如，关于第一方向D1和第二方向D2定义的水平布局)。因此，数据存储图案DSP可以是电容器，并且可以包括介于下电极与上电极360之间的电容器介电层。上电极360可以填充下电极之间的空间。上电极360可以包括掺杂有杂质的多晶硅膜、掺杂有杂质的硅锗膜、诸如氮化钛膜之类的金属氮化物膜、以及诸如钨、铝和铜等的金属膜中的至少一种。此外，蚀刻停止层340可以覆盖数据存储图案DSP之间的着接绝缘图案320。蚀刻停止层340可以包括例如诸如氮化硅、氧化硅或氮氧化硅等的绝缘材料。在这种情况下，下电极可以与着接焊盘LP接触，并且下电极可以具有各种形状，例如圆形、椭圆形、矩形、正方形、菱形和六边形。

备选地，数据存储图案DSP可以是可变电阻图案，其能够通过施加到存储元件的电脉冲在两个电阻状态之间切换。例如，数据存储图案DSP可以包括相变材料、钙钛矿化合物、过渡金属氧化物和磁性材料。磁性材料、铁磁材料或反铁磁材料的晶态根据电流量而改变。

参照图3B和图3C，外围电路晶体管可以设置在第一外围有源区PACT1和第二外围有源区PACT2上。也就是说，外围栅绝缘层215可以设置在第一外围有源区PACT1和第二外围有源区PACT2的第二表面S2上。外围栅电极PG可以设置在外围栅绝缘层215上。外围栅电极PG可以包括外围导电图案221、外围金属图案223和外围掩模图案225。覆盖外围栅电极PG的外围绝缘层SSL可以设置在器件隔离层STI和外围有源区PACT1至PACT4上。

接触图案PCP可以穿过外围绝缘层SSL和器件隔离层STI以连接到位线BL的多晶硅图案161。接触图案PCP可以连接到外围布线241。接触插塞PPLG可以穿过外围电路绝缘层263和上绝缘层270以连接到外围布线241。接触图案PCP可以包括例如掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx和RuOx中的至少一种。

图4A至图4L是示出了根据本发明构思的各种实施例的图3B中指示的区域“P”的不同可能版本的截面图。在这方面，图4A和图4B是示出了设置在外围有源区PACT1和PACT2下方的位线BL、隔离图案177和绝缘层179的布置的截面图；图4C、图4D、图4E和图4F是示出了各种连接图案“HDC”和“DC”的截面图；并且图4G、图4H、图4I、图4J、图4K和图4L是示出了各种金属硅化物图案SC的截面图。

参照图3B、图4A和图4B，在外围电路区PCR中，位线BL可以由隔离图案177间隔开。每条间隔开的位线BL可以连接到第一外围有源区PACT1和第二外围有源区PACT2的第一表面S1。也就是说，第一位线和第二位线BL的多晶硅图案161的上表面可以分别电连接到第一外围有源区PACT1和第二外围有源区PACT2的第一表面S1。因此，一个外围有源区PACT可以对应于一条位线BL。隔离图案177的上表面和位线BL的上表面可以共面。

一个接触图案PCP可以连接到一条位线BL。也就是说，对应于第二外围有源区PACT2的第二位线BL和接触第二位线BL的第二接触图案PCP可以充当一个单元。可变电压可以施加到第二接触图案PCP。可变电压可以不同地施加到接触图案PCP中的每一个。因此，不同的阱偏压可以施加到外围有源区PACT1至PACT4中的每一个。

在一些实施例中，不同的阱偏压可以分别通过多条位线BL施加到单元阵列区CAR和外围电路区PCR。也就是说，接触图案对应于每个有源区，并且施加到单元阵列区CAR的接触图案的偏压可以不同于施加到外围电路区PCR的接触图案的偏压。因此，可以对每个区域不同地施加期望的正向偏压和反向偏压，从而改善半导体存储器件中的晶体管的开关功能(ON/OFF)。可以施加针对半导体存储器件的性能而优化的阱偏压。根据本发明构思的实施例的有源区(阱)的结构也可以应用于竖直沟道晶体管(VCT)，从而提高半导体器件的整体集成度。

在一些实施例中，位线BL可以通过绝缘层179间隔开。在这种情况下，可以使用正性光刻胶来图案化位线BL。也就是说，可以使用正性光刻胶来执行光刻/蚀刻/沉积工艺。在蚀刻工艺中，器件隔离层STI的一部分可以被蚀刻以形成深沟槽。因此，当晶片倒置时，绝缘层179的上表面可以形成为高于外围有源区PACT1和PACT2的第一表面S1。

参照图3B、图4C和图4D，连接图案HDC可以设置在位线BL与第一外围有源区PACT1和第二外围有源区PACT2之间。也就是说，连接图案HDC可以设置在多晶硅图案161的上表面与外围有源区PACT1和PACT2的第一表面S1之间。连接图案HDC可以介于隔离图案177之间。连接图案HDC可以包括导电材料，并且导电材料可以是例如掺杂半导体材料(例如，掺杂多晶硅或掺杂锗)。连接图案HDC可以包括与多晶硅图案161相同的材料。连接图案HDC可以具有各种形状，例如圆形、椭圆形、矩形、正方形、菱形和六边形。接触图案PCP的下表面可以形成为低于外围有源区PACT1和PACT2的第一表面S1。

由于连接图案HDC的插入，位线BL和外围有源区PACT1和PACT2可以不完全直接接触。因此，可以减小外围有源区PACT1和PACT2与位线BL之间的直接接触区域。由于该直接接触区域的尺寸减小，因此可以减小关于与位线BL的形成相关联的工艺对周围有源区的损坏。而且，因为这样可以防止损坏，所以可以提高半导体存储器件的整体可靠性。

参照图3B、图4E和图4F，连接图案DC可以设置在位线BL与第一外围有源区PACT1和第二外围有源区PACT2之间。也就是说，连接图案DC可以设置在多晶硅图案161的上表面与外围有源区PACT1和PACT2的第一表面S1之间。连接图案DC可以包括例如氮化钛、氮化钽、钨、钛和钽中的至少一种。连接图案DC可以具有各种形状，例如圆形、椭圆形、矩形、正方形、菱形和六边形。接触图案PCP的下表面可以形成为低于外围有源区PACT1和PACT2的第一表面S1。备选地，位线BL可以由绝缘层179间隔开，并且可以使用正性光刻胶图案化位线BL。

图4G和图4H中所示的实施例可以基本类似于图4A和图4B中所示的实施例，除了添加金属硅化物图案SC之外。金属硅化物图案SC可以设置在位线BL与第一外围有源区PACT1和第二外围有源区PACT2之间。也就是说，金属硅化物图案SC可以设置在多晶硅图案161的上表面与外围有源区PACT1和PACT2之间。这里，金属硅化物图案SC可以至少部分地掩埋在外围有源区PACT1和PACT2中。也就是说，金属硅化物图案SC可以设置在外围有源区PACT1和PACT2的第一表面S1(参见图3B)上。金属硅化物图案SC可以包括例如硅化钛、硅化钴和硅化镍中的至少一种。

随着金属硅化物图案SC被形成，可以降低肖特基势垒。因此，可以使晶体管的操作平顺。在形成位线BL之前，可以在外围有源区PACT1和PACT2上形成薄阻挡金属层(例如，TiN)。此后，可以对阻挡金属层执行退火以形成金属硅化物图案SC。

图4I和图4J中所示的实施例可以基本类似于图4C和图4D中所示的实施例，除了添加金属硅化物图案SC之外。

金属硅化物图案SC可以设置在位线BL上。也就是说，金属硅化物图案SC可以设置在连接图案HDC的上表面上。金属硅化物图案SC可以至少部分地掩埋在外围有源区PACT1和PACT2中。也就是说，金属硅化物图案SC可以设置在外围有源区PACT1和PACT2的第一表面S1(参见图3B)的一部分上。

图4K和图4L中所示的实施例可以基本类似于图4E和图4F中所示的实施例，除了添加金属硅化物图案SC之外。金属硅化物图案SC可以设置在位线BL上。也就是说，金属硅化物图案SC可以设置在连接图案DC的上表面上。金属硅化物图案SC可以至少部分地掩埋在外围有源区PACT1和PACT2中。也就是说，金属硅化物图案SC可以设置在外围有源区PACT1和PACT2的第一表面S1(参见图3B)的一部分上。

图5是示出了根据本发明构思的实施例的制造半导体存储器件的方法的流程图。图6至图14是进一步示出了根据本发明构思的实施例的制造半导体存储器件的方法的相关截面图。

参照图5和图6，可以制备包括第一衬底100、掩埋绝缘层101和有源层在内的第一衬底结构(S10)。掩埋绝缘层101和有源层可以设置在第一衬底100上。第一衬底100可以包括单元阵列区(CAR)和外围电路区(PCR)。(参见图1)。第一衬底100、掩埋绝缘层101和有源层可以是绝缘体上硅衬底(即，SOI衬底)。第一衬底100可以是例如硅衬底、锗衬底和/或硅锗衬底。

掩埋绝缘层101可以包括氧化硅层、氮化硅层、氮氧化硅层和/或低k层。有源层可以是单晶半导体层。有源层可以是例如单晶硅衬底、锗衬底和/或硅锗衬底。有源层可以具有第一表面和相对的第二表面，其中第二表面接触掩埋绝缘层101。

可以在外围电路区PCR的有源层中形成器件隔离层STI。因此，外围有源区PACT1和PACT2可以由器件隔离层STI间隔开(S20)。可以通过将外围电路区PCR的有源层图案化以形成暴露掩埋绝缘层101的器件隔离沟槽，然后用至少一种绝缘材料填充隔离沟槽，来形成器件隔离层STI。器件隔离层STI的上表面可以与外围有源区PACT1和PACT2的上表面基本共面。

参照图5和图7，可以在器件隔离层STI和外围有源区PACT1和PACT2上形成位线BL(S30)。位线BL可以包括顺序堆叠的多晶硅层161、金属层163和硬掩模层165。位线BL可以沿第一方向D1延伸。备选地，位线BL可以以板形状设置在器件隔离层STI和外围有源区PACT1和PACT2的上表面上。

参照图5、图8和图9，可以选择性地形成隔离图案177以覆盖位线BL的侧壁(S40)。可以在位线BL上设置掩模图案。可以使用掩模图案作为蚀刻掩模来各向异性地蚀刻位线BL。因此，可以形成沿第二方向延伸的沟槽。沟槽可以暴露器件隔离层STI和外围有源区PACT1的上表面。可以使用SOG技术形成填充沟槽的隔离图案177。

此外，可以在隔离图案177和位线BL上形成绝缘层179(S40)。这里，绝缘层179可以沉积为具有均匀的厚度。可以通过使用物理气相沉积(PVD)、热化学气相沉积(热CVD)、低压化学气相沉积(LP-CVD)、等离子增强化学气相沉积(PE-CVD)、或原子层沉积(ALD)技术中的至少一种来形成绝缘层179。

参照图5和图10，可以在绝缘层179上设置第二衬底200并将其接合到绝缘层179。这里，第二衬底200可以对应于图2以及图3A、图3B和图3C的衬底200。在接合第二衬底200之后，可以执行用于移除第一衬底100的背面研磨工艺(S50)。去除第一衬底100可以包括顺序地执行研磨工艺和湿蚀刻工艺以暴露器件隔离层STI和外围有源区PACT1和PACT2。备选地，可以暴露掩埋绝缘层101。

参照图5和图11，在接合第二衬底200之后，可以将接合的衬底100和200倒置(S50)。也就是说，可以将第二衬底200倒置，使得第二衬底200设置在第一衬底100下方。在将接合的衬底100和200倒置之后，可以执行去除第一衬底100和掩埋绝缘层101。由此，可以暴露器件隔离层STI和外围有源区PACT1和PACT2的上表面。

参照图5和图12，可以在外围有源区PACT1和PACT2的上表面上形成核心/外围晶体管(S60)。也就是说，可以形成覆盖外围有源区PACT1和PACT2的上表面的外围栅绝缘层215，并且可以在外围栅绝缘层215上形成外围栅电极PG。外围栅电极PG可以包括顺序地堆叠的外围导电图案221、外围金属图案223和外围掩模图案225。此后，可以形成外围绝缘层SSL以覆盖外围栅绝缘层215、外围栅电极PG和器件隔离层STI。

参照图5和图13，可以形成穿过外围绝缘层SSL和器件隔离层STI连接位线BL的接触图案PCP(S70)。形成接触图案PCP可以包括：将外围绝缘层SSL和器件隔离层STI图案化以形成暴露位线BL的孔，沉积填充孔的导电层240，以及将导电层240平坦化。

参照图5和图14，可以形成穿过外围电路绝缘层263和上绝缘层270的接触插塞PPLG(S80)。形成接触插塞PPLG可以包括：将导电层240图案化以形成外围布线241，将外围电路绝缘层263和上绝缘层270图案化以形成暴露外围布线241的孔，沉积填充孔的接触插塞PPLG，以及将上绝缘层270平坦化。

根据上文，本领域技术人员将理解，在本发明构思的各种实施例中，半导体存储器件的有源区将不连接到衬底(硅衬底)，从而改善半导体存储器件的电特性。由于有源区不连接到衬底，不会由于P/N结而产生耗尽区，并且抑制了由于耗尽区引起的漏电流。因此，根据本发明构思的实施例的半导体存储器件提供整体改善的可靠性和更好的电性能特性。

半导体存储器件的有源区可以形成在绝缘层上以成浮置状态，并且掩埋在绝缘层中的位线可以用作有源区的布线。可以分别通过掩埋的位线向单元阵列区和外围电路区(核心/外围)施加不同的阱偏压。通过向半导体存储器件中的每个区域施加不同的偏压，可以改善晶体管的开关功能和器件的整体电特性。

虽然已经具体示出和描述了本发明构思的某些实施例，但是本领域的普通技术人员将理解，在不脱离由所附权利要求限定的发明构思的范围的情况下，可以在其中做出形式和细节上的变化。