增强型开关器件及其制备方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种增强型开关器件及其制备方法。

背景技术

氮化镓(GaN)材料化学性质稳定、耐高温、抗腐蚀，在高频、大功率、抗辐射应用领域具有先天优势。基于AlGaN/GaN异质结的高电子迁移率晶体管(HEMT)，在半导体领域已经取得广泛应用。该类器件具有反向阻断电压高、正向导通电阻低、工作频率高等特性，因此可以满足系统对半导体器件更大功率、更高频率、更小体积工作的要求。

为实现增强型HEMT，通常采用P型栅工艺，为增强栅极对二维电子气的调控，需要减小P型栅与二维电子气的距离，事实上，沟道层和势垒层材料及各种界面存在电子捕获中心，对于器件在高压，大电流工作时的热电子捕获过程非常显著，与之相关的电流崩塌效应及动态电阻特性退化现象非常严重，如何解决电流崩塌效应，提高栅极调控能力成为一个亟需解决的问题。

发明内容

本公开的目的在于提供一种增强型开关器件及其制备方法，通过凹槽刻蚀到异质结界面以下，在栅极区域设置PN结能够提高开关器件的栅极调控能力。

根据本公开的一个方面，提供一种增强型开关器件，包括：

衬底；

沟道结构，包括沟道层和势垒层，所述沟道层设于所述衬底上，所述势垒层设于所述沟道层背向所述衬底的一侧；所述沟道结构背向所述衬底的一侧设有凹槽，所述凹槽贯穿所述势垒层和部分沟道层；所述沟道结构包括源极区域、漏极区域以及位于所述源极区域与所述漏极区域之间的栅极区域；所述凹槽位于所述栅极区域；

p型半导体层，设于所述栅极区域，且所述p型半导体层的至少部分区域位于所述凹槽内并与所述沟道层接触；

栅极，位于p型半导体层背向所述衬底的一侧；

源极，位于所述源极区域；

漏极，位于所述漏极区域。

进一步地，所述沟道层为n型半导体；或者，所述凹槽暴露的所述沟道层为n型半导体。

进一步地，所述增强型开关器件还包括：

n型半导体层，覆盖所述凹槽的底壁，所述p型半导体层设于所述n型半导体层上。

进一步地，所述增强型开关器件还包括：

n型半导体层，覆盖所述凹槽的底壁和侧壁，所述p型半导体层设于所述n型半导体层上。

进一步地，所述n型半导体层的材料选自n型GaN、n型AlGaN以及n型InGaN中的一种或多种。

进一步地，所述p型半导体层中的p型杂质离子的掺杂浓度为变化的，所述p型杂质离子的掺杂浓度自下而上的变化模式包括以下变化模式中的一种或多种组合:逐渐升高、逐渐减低、台阶式升高、台阶式降低和周期性变化。

进一步地，所述p型半导体层的材料选自p型GaN、p型AlGaN以及p型InGaN中的一种或多种。

进一步地，所述p型半导体层包括至少一种成分变化元素，所述成分变化元素在外延方向上变化，所述成分变化元素的含量在外延方向上的变化曲线包括以下变化阶段的一种或多种组合：周期变化、递增变化和递减变化。

进一步地，所述p型半导体层采用周期结构，所述周期结构包括沿着外延方向依次叠加的至少一个周期，其中每个所述周期包括沿外延方向依次叠加的第一周期层和第二周期层；

所述成分变化元素的含量在第一周期层中匀速递增，在第二周期层中匀速递减；或者

所述成分变化元素的含量在第一周期层中匀速递减，在第二周期层中匀速递增；或者

所述成分变化元素在第一周期层的第一含量恒定，第二周期层中的第二含量恒定，其中，第一含量高于或低于第二含量；或者

所述成分变化元素的含量在第一周期层中匀速递增，在第二周期层中含量恒定；或者

所述成分变化元素的含量在第一周期层中匀速递减，在第二周期层中含量恒定。

进一步地，所述凹槽为多个分立的凹槽。

进一步地，所述增强型开关器件还包括：

帽层，所述帽层设于所述势垒层背向所述衬底的一侧，所述帽层设有与所述凹槽连通的开口。

进一步地，所述增强型开关器件还包括：

帽层，所述帽层设于所述势垒层背向所述衬底的一侧，所述帽层设有与所述凹槽连通的开口，所述帽层和所述n型半导体层一体形成，所述帽层中n型离子掺杂浓度低于所述n型半导体层中的n型离子掺杂浓度。

进一步地，所述p型半导体层的部分区域覆盖所述沟道结构位于所述凹槽以外的区域，所述增强型开关器件还包括：

帽层，所述帽层设于所述p型半导体层背向所述衬底一侧，所述帽层具有对应所述凹槽的通孔，所述p型半导体层对应于所述通孔的区域处于激活状态，所述p型半导体层的其它区域处于钝化状态。

根据本公开的一个方面，提供一种增强型开关器件的制备方法，包括：

提供衬底；

形成沟道结构，所述沟道结构包括沟道层和势垒层，所述沟道层设于所述衬底上，所述势垒层设于所述沟道层背向所述衬底的一侧；所述沟道结构包括源极区域、漏极区域以及位于所述源极区域与所述漏极区域之间的栅极区域；

在所述沟道结构背向所述衬底的一侧设有凹槽，所述凹槽贯穿所述势垒层和部分沟道层；所述凹槽位于所述栅极区域；

在所述栅极区域形成p型半导体层，所述p型半导体层的至少部分区域位于所述凹槽内；

在p型半导体层背向所述衬底的一侧形成栅极；在所述源极区域形成源极；在所述漏极区域形成漏极。

进一步地，形成所述n型半导体层包括：

通过一步工艺同时形成所述n型半导体层以及帽层，所述帽层设于所述势垒层背向所述衬底的一侧，所述帽层设有与所述凹槽连通的开口，所述帽层中n型离子掺杂浓度低于所述n型半导体层中的n型离子掺杂浓度。

进一步地，所述p型半导体层的部分区域覆盖所述沟道结构位于所述凹槽以外的区域，所述增强型开关器件的制备方法还包括：

使所述p型半导体层对应于所述凹槽的区域处于激活状态，并使所述p型半导体层的其它区域处于钝化状态；

在所述p型半导体层背向所述衬底一侧形成帽层，所述帽层具有对应所述凹槽的通孔，以暴露所述p型半导体层处于激活状态的区域。

本公开的增强型开关器件及其制备方法，

有益效果1：本发明p型半导体层下的沟道结构被完全贯穿，栅极区域相互接触的p型半导体层和沟道层在栅极区域形成空间耗尽区，开关器件源极和漏极之间的电子通道中断，因此开关器件在零栅偏压下，可以被有效关断；开关器件当栅极施加正偏压时，栅极区域相互接触的p型半导体层和沟道层形成PN结，有效抑制器件电流崩塌效应，改善动态特性，提高器件栅极控制能力和器件可靠性、鲁棒性。本发明的开关器件能够提高器件的栅极可靠性，具有更好的雪崩、短路和浪涌能力。

有益效果2：本发明增强型开关器件的n型半导体层覆盖凹槽的底壁和侧壁，p型半导体层设于n型半导体层上，凹槽的底壁和侧壁相互接触的p型半导体层和n型半导体层形成PN结，PN结中空间耗尽区的存在，因此开关器件在零栅偏压下，可以被有效关断；另一方面，覆盖凹槽的底壁和侧壁的n型半导体层连接凹槽断开的沟道结构，迁移率会明显好于MOS FET中的沟道迁移率，从而，显著降低器件在工作时的导通电阻。

附图说明

图1是本公开实施例一的增强型开关器件的示意图。

图2是本公开实施例一的增强型开关器件中凹槽的俯视图。

图3是本公开实施例一的增强型开关器件中凹槽的另一俯视图。

图4是本公开实施例二的增强型开关器件的示意图。

图5是本公开实施例三的增强型开关器件的示意图。

图6是本公开实施例四的增强型开关器件的示意图。

图7是本公开实施例五的增强型开关器件的示意图。

图8是本公开实施例六的增强型开关器件的示意图。

图9是本公开实施例七的增强型开关器件的示意图。

图10是本公开实施例八的增强型开关器件的示意图。

图11是本公开实施例九的增强型开关器件的示意图。

附图标记说明：1、衬底；2、沟道结构；201、沟道层；202、势垒层；3、凹槽；4、p型半导体层；401、第一部分；402、第二部分；5、栅极；6、源极；7、漏极；8、n型半导体层；9、背势垒层；10、缓冲层；11、帽层；12、通孔；13、N型重掺氮化物半导体。

具体实施方式

这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。

实施例一

本公开实施例一提供一种增强型开关器件及增强型开关器件的制备方法。图1是本公开实施例一的增强型开关器件的示意图。该增强型开关器件可以包括衬底1、沟道结构2、p型半导体层4、栅极5、源极6以及漏极7，其中：

该沟道结构2包括沟道层201和势垒层202。该沟道层201设于衬底1上。该势垒层202设于沟道层201背向衬底1的一侧。该沟道结构2背向衬底1的一侧设有凹槽3。该凹槽3贯穿势垒层202和部分沟道层201。该沟道结构2包括源极区域、漏极区域以及位于源极区域与漏极区域之间的栅极区域。该凹槽3位于栅极区域。该p型半导体层4设于栅极区域，且p型半导体层4的至少部分区域位于凹槽3内并与沟道层201接触。该栅极5位于p型半导体层4背向衬底1的一侧。该源极6位于源极区域。该漏极7位于漏极区域。

本公开实施例一的增强型开关器件，本发明增强型开关器件中p型半导体层下的势垒层202被完全贯穿，沟道层201被部分贯穿，栅极区域相互接触的p型半导体层4和沟道层201在栅极区域形成空间耗尽区，开关器件源极6和漏极7之间的电子通道中断，因此开关器件在零栅偏压下，可以被有效关断；开关器件当栅极5施加正偏压时，栅极区域相互接触的p型半导体层和沟道层形成PN结，有效抑制器件电流崩塌效应，改善动态特性，提高器件栅极控制能力和器件可靠性。本发明的开关器件能够提高器件的栅极可靠性，具有更好的雪崩、短路和浪涌能力。

下面对本公开实施例一的增强型开关器件的各部分进行详细说明：

该衬底1可以为硅衬底，当然，也可以碳化硅衬底，但不限于此，还可以为蓝宝石衬底等。此外，本公开的增强型开关器件还可以包括依次设于衬底1上的成核层和缓冲层10。

该沟道结构2包括沟道层201和势垒层202。该势垒层202的禁带宽度大于沟道层201的禁带宽度。该沟道层201可以设于缓冲层10背向衬底1的一侧，该势垒层202可以设于沟道层201背向衬底1的表面。该沟道层201和势垒层202可以构成异质结结构。例如，以GaN基材料为例，沟道层201可采用GaN，势垒层202可采用AlGaN，沟道层201和势垒层202构成异质结构以形成二维电子气(2DEG)。当然，沟道层201和势垒层202也可为其他材料，例如为GaAs基材料，沟道层201为GaAS，势垒层202为AlGaAS。其中，该势垒层202可以为n型半导体，但本公开对此不做特殊限定。该沟道层201可以为n型半导体；或者，该凹槽3暴露的沟道层201可以为n型半导体。栅极区域相互接触的p型半导体层和n型半导体层在栅极区域形成PN结，PN结具有空间耗尽区，开关器件源极和漏极之间的电子通道中断，因此开关器件在零栅偏压下，可以被有效关断，提高器件栅极控制能力和器件可靠性。

该沟道结构2包括源极区域、漏极区域以及位于源极区域与漏极区域之间的栅极区域。该源极区域、漏极区域以及栅极区域均可以呈条形，且相互平行设置，但本公开对此不做特殊限定。该沟道结构2背向衬底1的一侧设有凹槽3。该凹槽3贯穿势垒层202和部分沟道层201，也就是说，该势垒层202的厚度与沟道层201的厚度的和大于凹槽3的深度，且凹槽3的深度大于势垒层202的厚度。如图2所示，该凹槽3可以为条形槽；可选的，如图3所示，所述凹槽3为多个分立的凹槽。但本公开实施方式对此不做特殊限定。以栅极5区域呈条形且凹槽3为条形槽为例，该凹槽3的延伸方向可以与栅极5区域的延伸方向相同，且凹槽3在衬底1上的正投影位于栅极5区域在衬底1上正投影区域内。

该p型半导体层4设于栅极区域，也就是说，p型半导体层4在衬底1上的正投影可以位于栅极区域在衬底1上的正投影区域内。该p型半导体层4的至少部分区域位于凹槽3内，例如，该p型半导体层4的部分区域位于凹槽3内，也就是说，p型半导体层4未伸出凹槽3外；再例如，该p型半导体层4的全部区域位于凹槽3内，也就是说，p型半导体层4伸出凹槽3外。该p型半导体层4与沟道层201接触。需要说明的是，本公开所述的“接触”不仅包括直接接触，同时包括间接接触。

该p型半导体层4的材料可以选自p型GaN、p型AlGaN以及p型InGaN中的一种或多种。此外，该p型半导体层4中的p型杂质离子的掺杂浓度为变化的，p型杂质离子的掺杂浓度自下而上的变化模式包括以下变化模式中的一种或多种组合:逐渐升高、逐渐减低、台阶式升高、台阶式降低和周期性变化。该p型半导体层4包括至少一种成分变化元素，该成分变化元素在外延方向上变化，该成分变化元素的含量在外延方向上的变化曲线包括以下变化阶段的一种或多种组合：周期变化、递增变化和递减变化。进一步地，该p型半导体层4可以采用周期结构，该周期结构包括沿着外延方向依次叠加的至少一个周期，其中每个周期包括沿外延方向依次叠加的第一周期层和第二周期层。该成分变化元素的含量在第一周期层中匀速递增，在第二周期层中匀速递减；或者，该成分变化元素的含量在第一周期层中匀速递减，在第二周期层中匀速递增；或者，该成分变化元素在第一周期层的第一含量恒定，第二周期层中的第二含量恒定，其中，第一含量高于或低于第二含量；或者，该成分变化元素的含量在第一周期层中匀速递增，在第二周期层中含量恒定；或者，该成分变化元素的含量在第一周期层中匀速递减，在第二周期层中含量恒定。此外，该第一周期层的厚度可以大于或等于第二周期层的厚度。

该栅极5位于p型半导体层4背向衬底1的一侧。该源极6位于源极区域。该漏极7位于漏极区域。该源极6以及漏极7均与异质结结构形成欧姆接触。该栅极5、源极6以及漏极7的材料可以为金属，例如Ti/Al/Ni/Au、Ni/Au等。

该增强型开关器件的制备方法用于制备上述的增强型开关器件，具体可以包括步骤S100-步骤S140，其中：

步骤S100、提供衬底1。

步骤S110、形成沟道结构2，沟道结构2包括沟道层201和势垒层202，沟道层201设于衬底1上，势垒层202设于沟道层201背向衬底1的一侧；沟道结构2包括源极区域、漏极区域以及位于源极区域与漏极区域之间的栅极区域。

步骤S120、在沟道结构2背向衬底1的一侧设有凹槽3，凹槽3贯穿势垒层202和部分沟道层201；凹槽3位于栅极5区域。

步骤S130、在栅极区域形成p型半导体层4，p型半导体层4的至少部分区域位于凹槽3内。

步骤S140、在p型半导体层4背向衬底1的一侧形成栅极5；在源极区域形成源极6；在漏极区域形成漏极7。

在步骤S110中，沟道层201和势垒层202可以通过外延生长制备而成。在步骤S120中，该凹槽3可以通过刻蚀形成。在步骤S130中，该p型半导体层4可以通过外延生长制备而成。在步骤S140中，该栅极5、源极6以及漏极7可以采用物理气相沉积法或化学气相沉积法形成。

实施例二

图4是本公开实施例二的增强型开关器件的示意图。本公开实施例二的增强型开关器件及增强型开关器件的制备方法与本公开实施例一的增强型开关器件及增强型开关器件的制备方法大致相同，区别在于，该增强型开关器件还可以包括n型半导体层8，该n型半导体层8覆盖凹槽3的底壁，上述的p型半导体层4设于n型半导体层8上。该n型半导体层8的材料选自n型GaN、n型AlGaN以及n型InGaN中的一种或多种。需要说明的是，该n型半导体层8可以通过外延生长形成，且在形成p型半导体层4之前进行。栅极区域相互接触的p型半导体层4和n型半导体层8形成PN结，有效抑制器件电流崩塌效应，改善动态特性，提高器件栅极控制能力和器件可靠性。本发明的开关器件能够提高器件的栅极可靠性，具有更好的雪崩、短路和浪涌能力。

实施例三

图5是本公开实施例三的增强型开关器件的示意图。本公开实施例三的增强型开关器件及增强型开关器件的制备方法与本公开实施例一的增强型开关器件及增强型开关器件的制备方法大致相同，区别在于，该增强型开关器件还可以包括n型半导体层8，该n型半导体层8覆盖凹槽3的底壁和侧壁，上述的p型半导体层4设于n型半导体层8上。该n型半导体层8的材料选自n型GaN、n型AlGaN以及n型InGaN中的一种或多种。需要说明的是，该n型半导体层8可以通过外延生长形成，且在形成栅极5之前进行。覆盖凹槽3的底壁和侧壁的n型半导体层8连接凹槽3断开的沟道结构2，迁移率会明显好于MOSFET中的沟道迁移率，从而，显著降低器件在工作时的导通电阻。

实施例四

图6是本公开实施例四的增强型开关器件的示意图。本公开实施例四的增强型开关器件及增强型开关器件的制备方法与本公开实施例一至实施例三中任一实施例的增强型开关器件及增强型开关器件的制备方法大致相同，区别在于，该增强型开关器件还可以包括背势垒层9。该背势垒层9可以设于沟道层201面向衬底1的一侧。该背势垒层9的材料可以为GaN、AlGaN、InGaN、AlInGaN中的至少一种。该背势垒层9为n型半导体，n型背势垒层9可以降低开关器件工作时的导通电阻。n型背势垒层9可以作为刻蚀凹槽时的刻蚀停止层，进一步简化了开关器件的制作工艺。

实施例五

图7是本公开实施例五的增强型开关器件的示意图。本公开实施例五的增强型开关器件及增强型开关器件的制备方法与本公开实施例一至实施例四中任一实施例的增强型开关器件及增强型开关器件的制备方法大致相同，区别在于，该增强型开关器件还可以包括帽层11，该帽层11设于势垒层202背向衬底1的一侧，帽层11设有与凹槽3连通的开口。此外，以增强型开关器件包括设于凹槽3的底壁以及侧壁的n型半导体层8为例，该n型半导体层8可以覆盖帽层11背向衬底1的表面。

实施例六

图8是本公开实施例六的增强型开关器件的示意图。本公开实施例六的增强型开关器件及增强型开关器件的制备方法与本公开实施例一至实施例四中任一实施例的增强型开关器件及增强型开关器件的制备方法大致相同，区别在于，该增强型开关器件还可以包括帽层11。该帽层11可以设于势垒层202背向衬底1的一侧，帽层11设有与凹槽3连通的开口。该帽层11可以和n型半导体层8一体形成，即帽层11可以和n型半导体层8通过一步工艺同时形成。此外，该帽层11中n型离子掺杂浓度低于n型半导体层8中的n型离子掺杂浓度。

实施例七

图9是本公开实施例七的增强型开关器件的示意图。本公开实施例七的增强型开关器件及增强型开关器件的制备方法与本公开实施例一至实施例四中任一实施例的增强型开关器件及增强型开关器件的制备方法大致相同，区别在于，该增强型开关器件还可以包括帽层11。该帽层11设于p型半导体层4背向衬底1的一侧，帽层11具有对应凹槽3的通孔12。该p型半导体层4包括第一部分401和第二部分402。该第二部分402为p型半导体层4对应于通孔12的区域，该第一部分401为p型半导体层4的其它区域。其中，该第二部分402处于激活状态，第一部分401处于钝化状态。

实施例八

图10是本发明实施例八的增强型开关器件的示意图。本发明实施例八的增强型开关器件及增强型开关器件的制备方法与本发明实施例一至实施例七中任一实施例的增强型开关器件及增强型开关器件的制备方法大致相同，区别在于，

该增强型开关器件还可以包括N型重掺氮化物半导体13，所述N型重掺氮化物半导体13设置在源极区域和漏极区域，对应源极区域，N型重掺氮化物半导体13设置在源极6和沟道结构2的之间；对应漏极区域，N型重掺氮化物半导体13设置在漏极7和沟道结构2的之间，N型重掺氮化物半导体13覆盖沟道结构2的侧壁，进一步降低源漏电极和沟道结构2之间的接触电阻。

实施例九

图11是本发明实施例八的增强型开关器件的示意图。本发明实施例九的增强型开关器件及增强型开关器件的制备方法与本发明实施例一至实施例八中任一实施例的增强型开关器件及增强型开关器件的制备方法大致相同，区别在于，p型半导体层4保形地设置在凹槽3中，并未完全填满凹槽。

以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。