设计集成电路的方法

本发明是2018年2月27日所提出的申请号为201810160711.3、发明名称为《设计集成电路的方法及其系统》的发明专利申请的分案申请。

技术领域

本发明概念涉及一种集成电路，且更具体来说，涉及一种通过时序延迟来设计集成电路的的方法及其系统。

背景技术

可基于标准单元来设计集成电路。具体来说，可通过放置用于界定集成电路的标准单元以及对所放置的标准单元进行路由来产生集成电路的布局。接着使用路由数据来制作集成电路。

发明内容

根据示例性实施例的一方面，提供一种设计集成电路的方法。所述方法包括：使用至少一个处理器执行合成运算，以从关于集成电路的输入数据产生网表；使用至少一个处理器来放置及路由标准单元，以产生布局数据及配线数据，标准单元使用网表来定义所述集成电路；使用至少一个处理器从布局数据提取寄生分量；以及使用至少一个处理器基于布局数据及配线数据、根据时序约束条件来执行集成电路的时序分析。

根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从标准单元的放置及路由数据中产生配线数据，标准单元定义集成电路，配线数据包括至少一条配线的层信息及至少一条配线的物理信息，至少一条配线的层信息对应于集成电路中所包含的网；以及使用至少一个处理器、对包括网的时序路径执行时序分析，以基于配线数据来产生时序分析数据，其中至少一条配线的物理信息包括至少一条配线的工艺变化。

根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从标准单元的放置及路由数据中产生配线数据，标准单元定义集成电路，配线数据包括至少一条配线的层信息及至少一条配线的物理信息，至少一条配线的层信息对应于集成电路中所包含的网；使用至少一个处理器、从放置及路由数据中提取寄生分量；以及使用至少一个处理器、使用配线数据包括的至少一条配线的物理信息以及使用所提取的寄生分量来执行时序分析，以产生时序分析数据，其中至少一条配线的物理信息包括至少一条配线的工艺变化。

附图说明

结合附图阅读以下详细说明，将更清楚地理解示例性实施例，在附图中：

图1是说明根据示例性实施例的集成电路设计方法的流程图。

图2示出根据示例性实施例的集成电路。

图3A及图3B示出图2所示集成电路中所包含的时钟树(clock tree)的实施方式实例。

图4是说明根据示例性实施例的集成电路设计方法的流程图。

图5是说明根据示例性实施例的设计集成电路的集成电路设计系统的方块图。

图6是更详细地说明图5所示集成电路设计系统的方块图。

图7示出根据示例性实施例的由图6所示集成电路设计系统产生的配线数据。

图8示出根据示例性实施例的与图7所示配线数据的网对应的金属层。

图9是说明根据示例性实施例的用于通过图6所示集成电路设计系统的时序分析器计算配线延迟偏斜(wire delay skew)的参数的表。

图10是说明根据示例性实施例的第m个金属层的电阻及电容的图表。

图11是说明根据示例性实施例的时序分析方法的流程图。

图12是说明根据示例性实施例的图6所示集成电路设计系统的放置及路由(placing and routing，P&R)模块与静态时序分析(static timing analysis，STA)模块之间的操作的流程图。

图13是说明根据示例性实施例的集成电路时序分析方法的流程图。

图14是说明根据示例性实施例的集成电路设计系统的方块图。

图15示出根据示例性实施例的集成电路。

图16示出图15所示集成电路的配线数据。

图17A至图17C示出根据示例性实施例的关于图15所示集成电路的时序分析结果。

图18是说明根据示例性实施例的集成电路设计方法的流程图。

图19是说明根据示例性实施例的半导体装置制造方法的流程图。

图20示出根据示例性实施例的计算机可读存储介质。

附图标号说明

100、100a、100b、400：集成电路

110、410：第一单元

120、420：第二单元

130、430：第三单元

140、440：第四单元

150、450：第五单元

160、460：第六单元

200：集成电路设计系统

210：处理器

230：存储器

231、331：放置及路由模块

233、333：寄生提取模块

235、335：静态时序分析模块

250：输入/输出装置

270、350：存储装置

271、351：单元库数据库

273、353：布局数据库

275、355：技术文件数据库

290：总线

300：集成电路设计系统/计算系统

310：用户装置

311：处理器

313：用户界面

330：集成电路设计平台

1000：存储介质/计算机可读存储介质

1100：放置及路由程序

1200：静态时序分析程序

1300：布局数据

1400：配线数据

C、D、L：延迟

CCP、CCPa、CCPb：捕获时钟路径

c

c

CN：隅角值

D1：金属层/第一金属层

D2：第二金属层

D10、D10’、D10a、D10b：配线数据

D20：网表

D30：配线模型-硬件相关规范

D40：阻容变化比例因数

DP：数据路径

EV：附加值

LCP、LCPa、LCPb：发射时钟路径

M1：第一金属层

M2：第二金属层

M3：第三金属层

M4：第四金属层

M5：第五金属层

Ma、Ma、Mb、Mc、Md、Me、Mf：层信息

N1：网/第一网

N2：网/第二网

N3：网/第三网

N4：网/第四网

N5：网/第五网

N6、N7、N1a、N1b、N2a、N2b：网

PLC：放置器

RT：路由器

S110、S120、S130、S140、S210、S220、S310、S320、S330、S340、S350、S360、S410、S420、S430、S440、S450、S460、S470、S480、S490、S510、S520、S530、S540、S550、S560、S570、S610、S620、S630、S710、S720、S730、S740、S750、S760：操作

TA：时序分析器

TC1：第一时间常数

TC2：第二时间常数

T

λ

λ

δ

δ

δ

λ

τ

τ

σ

σ

具体实施方式

随着半导体装置被最小化，布局中所包含的图案的大小可能逐渐减小，且因此，所设计图案的大小与由硬件实施的图案的大小之间的微小差异可能会造成集成电路的良率降低。具体来说，由于与生产线后段工艺(back-end-of-line，BEOL)对应的一个或多个金属层的工艺变化，在包括由所述一个或多个金属层实施的配线的时序路径中的延迟可增大，且因此，可能会在时序路径中发生时序约束条件违例(timing constraint violation)。

在下文中，将参照附图详细阐述示例性实施例。

图1是说明根据示例性实施例的集成电路设计方法的流程图。

参照图1，作为设计集成电路的布局的操作，可使用设计集成电路的工具来执行集成电路设计方法。在这种情形中，设计集成电路的工具可为包括由处理器执行的多个指令的程序。处理器可为微处理器或中央处理器(central processing unit，CPU)，且可使用一个或多个处理器。因此，所述集成电路设计方法可被称为设计集成电路的由计算机实施的方法。

在操作S110中，执行合成运算。合成运算将电路的抽象形式处理成硬件实施形式。举例来说，可使用合成工具通过处理器来执行操作S110。合成工具可通过将关于集成电路的输入数据转换成包括逻辑门的硬件类型来产生网表。因此，“合成”可被称为“逻辑合成”。“输入数据”可为描述集成电路的行为的抽象形式，例如寄存器传输级(register transferlevel，RTL)代码中定义的数据。“网表”可使用标准单元库由寄存器传输级代码产生，且“网表”可为门级(gate level)的网表。在一些示例性实施例中，可向合成工具提供寄存器传输级代码作为输入文件，且可从网表工具输出网表作为输出文件。

在操作S120中，可执行放置及路由。也就是说，对界定集成电路的标准单元进行放置及路由(放置及路由(placement&routing，P&R))。举例来说，可使用增强型放置及路由(P&R)工具通过处理器来执行操作S120。具体来说，可通过根据网表放置用于界定集成电路的标准单元以及对所放置的标准单元中所包含的网进行路由来产生关于集成电路的布局。举例来说，布局数据可为图形设计系统(graphic design system，GDS)II格式的数据。在一些示例性实施例中，可向增强型放置及路由(enhanced P&R，EP&R)工具提供网表作为输入文件，且可从放置及路由工具输出布局数据作为输出文件。

根据一些示例性实施例，在操作S120中，可进一步产生配线数据D10，配线数据D10包括与集成电路的布局中所包含的网对应的配线的层信息以及配线的物理信息。在本文中，“网”可表示集成电路的等效电路图中的等电位(equipotential)，且可对应于集成电路的布局中的互连。层信息可表示用于实施网的配线图案的一个或多个层，即生产线后段工艺(BEOL)的层次。物理信息可表示用于实施网的配线图案的布局大小(例如，线长度、线宽度、线面积等)，即生产线后段工艺的布局大小。在这种情形中，放置及路由工具的输出文件可为布局数据及配线数据D10。换句话说，可从放置及路由工具将布局数据与配线数据D10分别作为单独的输出文件进行输出。然而，本发明概念并非仅限于此，且根据一些示例性实施例，在操作S120中，关于集成电路的布局数据可包括配线数据。在这种情形中，放置及路由工具的输出文件可为布局数据。

如上所述，“网”的概念可表示集成电路的等效电路图中的等电位，且可对应于集成电路的布局中的互连。互连可对应于包括彼此电连接的至少一个通孔与至少一个金属层的配线结构。在传统布局方法中，为每一个金属层生成配线数据。然而，并不存在如何将配线互连在一起以在布局中形成各种网的概念。因此，本文所述“与网对应的配线”可包括实际上用于实施所述网的多个通孔及多个金属层。换句话说，举例来说，与网对应的配线可包括从第一层上的一个逻辑门前行、在第一层中穿行且接着穿过通孔行进到第二层、在第二层中穿行且接着穿过另一个通孔返回到第一层以连接到第一层上的另一个逻辑门的配线。(参见后面阐述的图3A及图3B中的另一个实例)。应注意，在一些情况下，网可包括在单个金属层上穿行以连接逻辑组件的配线。在这种情形中，网可被视为与配线同义。在本文中，“配线”可对应于生产线后段工艺，且将被用作包括金属层及通孔的概念。因此，配线数据D10可为金属层数据且可为通孔数据。

在一些示例性实施例中，配线数据D10可包括与集成电路的布局中所包含的网对应的金属层的层信息以及金属层的物理信息。举例来说，金属层的物理信息可包括金属层的长度信息、宽度信息、空间信息或屏蔽信息。金属层的长度信息可为用于实施网的金属层图案的第一方向大小。金属层的宽度信息可为用于实施网的金属层图案的第二方向大小，且第一方向与第二方向可彼此垂直。金属层的空间信息可为与用于实施网的金属层图案相同的层的相邻金属层图案之间的距离。金属层的屏蔽信息可表示是否存在与用于实施网的金属层图案相邻的屏蔽图案。举例来说，作为与金属层相同的层的相邻金属层，屏蔽图案可为被施加第一电压(例如，接地电压)的图案。

在一些示例性实施例中，配线数据D10可包括与集成电路的布局中所包含的网对应的通孔的层信息以及通孔的物理信息。举例来说，通孔的物理信息可包括通孔的类型或通孔的数目。通孔的类型可为例如在工艺中使用的双通孔、单通孔或条通孔(bar via)等各种类型。通孔的数目可表示放置在不同的金属层中的通孔的数目。作为另一个实例，通孔的物理信息可包括通孔的长度信息、周长信息或宽度信息。

在操作S130中，提取寄生分量。可从布局数据提取寄生分量。举例来说，可由处理器使用增强型寄生提取(parasitic extraction，PEX)工具来执行操作S130。具体来说，可提取布局数据中所包含的网的例如寄生电阻及寄生电容等寄生分量，且可产生增强型标准寄生提取格式(enhanced standard parasitic extraction format，SPEF)文件。增强型标准寄生提取格式文件可为标准寄生提取格式(SPEF)文件的修改形式。举例来说，标准寄生提取格式文件可包括在网中使用的多个金属层中的每一个金属层的电阻及电容。举例来说，标准寄生提取格式文件可包括在网中使用的多个通孔中的每一个通孔的电阻及电容。换句话说，作为实例，网的寄生电阻及寄生电容可包括以下中的每一个的寄生电阻及寄生电容：在第一层中穿行的配线、从第一层到第二层的通孔、在第二层中穿行的配线及从第二层返回到第一层的通孔。根据本示例性实施例，可向寄生提取工具提供布局数据作为输入文件，且可从放置及路由工具输出标准寄生提取格式文件作为输出文件。

在操作S140中，执行时序分析。可执行集成电路的时序分析。举例来说，可由处理器使用增强型静态时序分析(static timing analysis，STA)工具来执行操作S140。“时序分析”表示判断集成电路的布局中所包含的时序路径是否满足时序约束条件以及选择集成电路的时序关键路径的操作。举例来说，时序关键路径可为其中根据判断结果从输入(即，起点)到输出(即，终点)的总时序延迟超过时序路径中的时序要求的时序路径。时序约束条件可包括建立时序约束条件(setup timing constraints)及保持时序约束条件(holdtime constraints)。

根据本示例性实施例，在操作S140中，可通过基于配线数据对布局数据中所包含的时序路径执行时序分析来产生反映配线的工艺变化的时序分析数据。根据一些示例性实施例，可向静态时序分析工具提供包括配线数据的布局数据作为输入文件，且可从静态时序分析工具输出时序分析数据作为输出文件。作为另外一种选择，在其他示例性实施例，可向静态时序分析工具提供布局数据及配线数据中的每一个(作为单独的文件)，且可从静态时序分析工具输出时序分析数据作为输出文件。

在一些示例性实施例中，所述设计方法可进一步包括根据时序分析数据执行工程变更次序(engineering change orders，ECO)操作。在一些示例性实施例中，设计方法可进一步包括使用时序分析数据执行时钟树合成(clock tree synthesis，CTS)的操作。在一些示例性实施例中，设计方法可进一步包括使用时序分析数据执行放置及路由操作优化的操作。在一些示例性实施例中，所述设计方法可进一步包括使用时序分析数据修改放置及路由操作中所包含的金属路由的操作。举例来说，基于时序分析数据，可修改一条或多条配线的长度及/或可将配线的金属层修改成另一个金属层的配线，以改善配线所对应的网的时序。

图2示出根据示例性实施例的集成电路100。

参照图2，集成电路100可包括第一单元110、第二单元120、第三单元130、第四单元140、第五单元150及第六单元160。举例来说，第二单元120可对应于发射双稳态触发器(launch flip-flop)，且第三单元130可对应于捕获双稳态触发器(capture flip-flop)。举例来说，在图1所示操作S140中，可对集成电路100中所包含的时序路径执行时序分析。可根据在时序路径中的延迟来确定集成电路100的运行速度。建立时序路径(setup timingpath)或保持时序路径(hold timing path)包括数据路径DP、发射时钟路径LCP及捕获时钟路径CCP，如图2所示。

数据路径DP可被定义为从与发射双稳态触发器对应的第二单元120的时钟引脚到与捕获双稳态触发器对应的第三单元130的数据输入引脚的时序路径。可由以下公式1来表示在数据路径DP中的延迟D。

公式1

在本文中，“n”表示数据路径DP中所包含的单元的数目。举例来说，数据路径DP可包括第二单元120、第四单元140、第五单元150及第六单元160，且因此，在这种情形中，“n”是4。“D

发射时钟路径LCP可被定义为从时钟树的共用时钟引脚到与发射双稳态触发器对应的第二单元120的时钟输入引脚的时序路径。可由以下公式2来表示在发射时钟路径LCP中的延迟L。

公式2

在本文中，“j”表示发射时钟路径LCP中所包含的单元的数目。举例来说，发射时钟路径LCP可包括第一单元110，且因此在这种情形中，“j”是1。“L

捕获时钟路径CCP可被定义为从时钟树的共用时钟引脚到与捕获双稳态触发器对应的第三单元130的时钟输入引脚的时序路径。可由以下公式3来表示在捕获时钟路径CCP中的延迟C。

公式3

在本文中，“k”表示捕获时钟路径CCP中所包含的单元的数目。举例来说，捕获时钟路径CCP可包括第一单元110，且因此在这种情形中，“k”是1。“C

利用公式1至公式3，可由以下公式4来表示保持时间余量(hold time slack)T

公式4

T

＝(L

＝(L

＝S

在本文中，“α”是常数且表示例如时钟不确定性及双稳态触发器保持裕量等其他时序参数之和。在本文中，“S

举例来说，在其中仅使用金属层D1来实施图2所示集成电路的情形中，当用于实施集成电路100的金属层D1的电阻被制造成比模型的目标值大20％时，在公式4中，常数“α”及由单元延迟造成的保持余量差“S

公式5

ΔT

＝(S

＝S

使用由配线延迟造成的保持余量差“S

具体来说，“配线模型-硬件相关失配(wire MHC mismatch)”可表示配线的模型化电阻/电容值与实际实施的配线的电阻/电容值之间的差。举例来说，配线模型-硬件相关失配可由例如以下生产线后段工艺的工艺变化造成：金属层电阻变化、金属层电容变化或通孔变化。举例来说，当金属层的实际电阻大于模型化目标电阻时，在包括金属层的时序路径中的延迟可增大，且因此，作为对时序路径进行的时序分析的结果，可能会发生保持违例。

根据传统的设计方法，在时序分析阶段，可能并不知晓关于时序路径中所包含的网的物理信息。也就是说，在时序分析阶段，可能并不知晓网实际上是由哪一或哪些金属层实施的。因此，在时序分析阶段可能无法产生反映配线的工艺变化的时序分析数据。然而，根据示例性实施例，在产生布局数据的操作或者提取寄生分量的操作中，可通过产生配线数据并使用所产生的配线数据执行时序分析来提高时序分析的准确度，所述配线数据包括与集成电路的布局中所包含的网对应的配线的层信息及关于配线的物理信息。因此，通过发现并解决设计漏洞可确保实现改善的大批量生产。将参照图6至图12来详细阐述时序分析操作。

图3A及图3B示出图2所示集成电路中所包含的时钟树的实施方式实例(100a及100b)。

参照图3A，集成电路100a是具有鲁棒时钟树(robust clock tree)的实施方式实例。发射时钟路径LCPa中所包含的网N1a可由第一金属层D1及第二金属层D2实施，且捕获时钟路径CCPa中所包含的网N2a也可由第一金属层D1及第二金属层D2来实施。举例来说，可仅在第一金属层D1及第二金属层D2中的第一金属层D1中发生变化，且因此，与目标值相比，第一金属层D1的电阻可增大。在这种情形中，由于在公式4中在发射时钟路径LCPa中的配线延迟与在捕获时钟路径CCPa中的配线延迟二者同时增大，因此，在公式5中LCPa与CCPa之间的保持时间余量差是0且可不发生保持违例。换句话说，由于发射时钟路径LCPa与捕获时钟路径CCPa在相似的层上包括相似的配线，因此不会出现保持时间余量差。

参照图3B，集成电路100b是具有易受配线的工艺变化影响的时钟树的实施方式实例。发射时钟路径LCPb中所包含的网N1b可由第一金属层D1及第二金属层D2实施，且捕获时钟路径CCPb中所包含的网N2b可由第二金属层D2来实施。举例来说，可仅在第一金属层D1及第二金属层D2中的第一金属层D1中发生变化，且因此，与目标值相比，第一金属层D1的电阻可增大。在这种情形中，由于在发射时钟路径LCPb中的配线延迟增大、而在捕获时钟路径CCPb中的配线延迟不增大，因此在公式5中保持时间余量差可具有大于0的值且可发生保持违例。

如此一来，当时钟树不具有鲁棒结构时，可能会因例如与配线、金属对应的金属层的电阻变化及/或电容变化(例如，D1变得更快速、或者D2变得更慢速)、及/或与网对应的通孔变化等配线模型-硬件相关(MHC)失配而发生保持违例。因此，本发明概念提出一种新的时序分析方法，所述方法分析金属路由结构来移除由配线模型-硬件相关造成的时序违例并使用配线阻容变化规范来预测时间余量。

图4是说明根据示例性实施例的集成电路设计方法的流程图。

参照图4，作为一种虑及配线变化来执行集成电路的时序分析的方法，根据示例性实施例的集成电路设计方法可对应于图1所示实施方式实例。在操作S210中，通过放置及路由标准单元产生布局数据及配线数据。举例来说，通过放置及路由界定集成电路的标准单元来产生集成电路的布局数据以及与集成电路的布局中所包含的网对应的配线数据D10。配线数据D10可包括与集成电路中所包含的网对应的至少一条配线的层信息以及所述至少一条配线的物理信息。举例来说，配线数据D10可包括配线的长度信息。根据一些示例性实施例，在操作S210与操作S220之间可进一步包括从布局数据提取寄生分量的操作。举例来说，提取寄生分量的操作可对应于图1所示操作S130。

在操作S220中，通过基于配线数据执行时序分析来虑及配线的变化产生时序分析数据。举例来说，通过基于配线数据D10对包括网的时序路径执行时序分析来产生反映所述至少一条配线的工艺变化的时序分析数据。在一些示例性实施例中，可基于表示至少一条配线的每单位长度的延迟的单位延迟信息以及所述至少一条配线的物理信息来对时序路径执行时序分析。在一些示例性实施例中，可基于时间常数比例因数来计算时序路径的配线延迟偏斜(wire delay skew)，所述时间常数比例因数基于至少一条配线的工艺变化、表示至少一条配线的每单位长度的延迟的单位延迟信息、以及至少一条配线的物理信息。将参照图9至图12来更详细地阐述时序分析。在一些示例性实施例中，设计方法可进一步包括根据时序分析数据执行工程变更次序(ECO)的操作。

图5是说明根据示例性实施例的设计集成电路的集成电路设计系统200的方块图。

参照图5，集成电路设计系统200可为用于设计集成电路的计算系统。集成电路设计系统可包括处理器210、存储器230、输入/输出(input/output，I/O)装置250、存储装置270及总线290。集成电路设计系统200可执行集成电路设计操作，所述集成电路设计操作包括图1所示操作S110至S140或者图4所示操作S210及S220。在图4所示示例性实施例中，集成电路设计系统200可被实施为集成装置，且因此，集成电路设计系统200也可被称为集成电路设计设备。集成电路设计系统200可被设置为用于设计半导体装置的集成电路的专用设备，或者可为用于驱动各种模拟工具或设计工具的计算机。

处理器210可包括一个或多个微处理器且可被配置成执行指令来进行用于设计集成电路的各种操作中的至少一种操作。处理器210可经由总线290来与存储器230、输入/输出装置250及存储装置270进行通信。处理器210可通过驱动在存储器230中加载的放置及路由模块231、寄生提取模块233及静态时序分析模块235来执行集成电路设计操作。

存储器230可存储放置及路由模块231、寄生提取模块233及静态时序分析模块235。另外，存储器230可进一步存储合成模块。放置及路由模块231、寄生提取模块233及静态时序分析模块235可从存储装置270加载到存储器230。存储器230可包括例如：易失性存储器，例如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)；或者非易失性存储器，例如相变随机存取存储器(phase change random access memory，PRAM)、磁性随机存取存储器(magneticrandom access memory，MRAM)、电阻式随机存取存储器(resistive random accessmemory，ReRAM)、铁电式随机存取存储器(ferroelectric random access memory，FRAM)或者或非闪存存储器(NOR flash memory)。

放置及路由模块231可为例如包括用于根据图1所示操作S120或图4所示操作S210执行增强型放置及路由操作的多个指令的程序。寄生提取模块233可为例如包括用于根据图1所示操作S130执行增强型寄生提取操作的多个指令的程序。静态时序分析模块235可为例如包括用于根据图1所示操作S140或图4所示操作S220执行增强型时序分析操作的多个指令的程序。应注意，放置及路由模块231、寄生提取模块233、及静态时序分析模块235在图5中被分别示出为单独的组件。然而，此仅为实例，且放置及路由模块231、寄生提取模块233及静态时序分析模块235可一同组合成一个模块或者一同组合成两个模块。换句话说，所述各模块不需要被分别设置成单独的模块。

输入/输出装置250可控制来自一个或多个用户界面装置的用户输入及输出。举例来说，输入/输出装置250可包括输入装置(例如，键盘、鼠标、及/或触摸板)以接收定义集成电路的输入数据。在一些示例性实施例中，输入/输出装置250可接收各种用户输入，例如金属阻容变化比例因数。举例来说，输入/输出装置250可包括显示装置(例如，显示器及/或扬声器)以显示放置结果、路由结果、及/或时序分析结果。在一些示例性实施例中，针对与集成电路中所包含的网对应的配线，输入/输出装置250可显示基于目标值的第一配线延迟、基于工艺变化的第二配线延迟以及从第一配线延迟及第二配线延迟产生的配线延迟。

存储装置270可存储与放置及路由模块231、寄生提取模块233及静态时序分析模块235相关的各种数据。存储装置270可包括例如存储器卡(例如，多媒体卡(multimediacard，MMC)、嵌入式多媒体卡(embedded MMC，eMMC)、安全数字卡(secure digital，SD)、微型安全数字卡(MicroSD))、固态驱动器、及/或硬盘驱动器。

图6是更详细地说明图5所示集成电路设计系统的方块图。

参照图5及图6，存储在存储器230中的程序可包括多个进程，且进程可表示用于执行具体任务的一系列指令。进程也可被称为函数、例程、子例程或子程序。根据图6所示示例性实施例，进程可包括放置器PLC、路由器RT及时序分析器TA。具体来说，放置及路由模块231可包括放置器PLC及路由器RT，且静态时序分析模块235可包括时序分析器TA。另外，进程可进一步包括寄生提取器，且寄生提取器可例如包含于寄生提取模块233中。在本文中，可将通过由图5所示处理器210执行进程(放置器、路由器或时序分析器)来执行操作表示为由进程(放置器、路由器或时序分析器)执行操作。

存储装置270可包括单元库数据库(database，DB)271、布局数据库273及技术(technology，tech)文件数据库275。单元库数据库271可存储关于用于产生集成电路的布局的标准单元的信息，且可被称为标准单元库数据库。布局数据库273可存储关于在进程中产生的布局的信息，例如关于布局的物理信息。技术文件数据库275可存储技术文件，技术文件用于存储在集成电路制造过程中使用的材料及规则。技术(tech)文件数据库275可存储例如层定义、装置定义、及/或设计工具。在图6所示示例性实施例中，技术(tech)文件数据库275可存储分别与多个金属层对应的存储单元延迟。

放置器PLC可根据网表D20放置标准单元，且具体来说，放置器PLC可通过对存储装置270的单元库数据库271进行存取来执行放置操作。路由器RT可通过对由放置器PLC放置的标准单元进行路由来产生布局数据。所产生的布局数据可存储在存储装置270的布局数据库273中。另外，路由器RT可产生配线数据D10，配线数据D10包括与集成电路中所包含的多个网中的每一个网对应的至少一条配线的层信息以及至少一条配线的物理信息。在下文中，将参照图7及图8更详细地阐述配线数据D10。

图7示出根据示例性实施例的图6所示配线数据D10。

参照图7，配线数据D10可例如包括与例如图2所示集成电路100中所包含的网N1至N7中的每一个网对应的至少一条配线的层信息(Ma至Mf)以及所述至少一条配线的金属层的长度信息。举例来说，配线数据D10可在图4所示操作S210中产生。举例来说，与网N4对应的金属层可为第二金属层M2、第三金属层M3、第四金属层M4及第五金属层M5，且用于实施网N4的第二金属层M2到第五金属层M5的长度可分别为λ

图8示出根据示例性实施例的与图7所示网N4对应的金属层。

参照图7及图8，可使用第二金属层M2至第五金属层M5来实施网N4。与网N4对应的总配线长度λ

公式6

λ

在下文中，λ

图9是说明根据示例性实施例的用于通过图6所示时序分析器TA计算配线延迟偏斜Δ

参照图6及图9，时序分析器TA可通过对集成电路执行时序分析来搜索时序关键路径、产生关于时序关键路径中所包含的标准单元的单元列表以及将所产生的单元列表传送到放置及路由模块231。放置及路由模块231可发现与单元列表中所包含的标准单元连接的网，并将关于所发现的网的配线数据D10传送到静态时序分析模块235(即，时序分析器TA)。举例来说，配线数据D10可包括第m条金属配线的金属配线长度λ

紧接着，时序分析器TA可基于配线数据D10、配线模型-硬件相关(MHC)规范D30以及阻容(resistance-capacitance，RC)变化比例因数D40来计算配线延迟偏斜Δ

时序分析器TA可基于以下来计算具体金属层中的一条或多条配线的配线延迟δ

图10是说明根据示例性实施例的第m个金属层的电阻及电容的图表。

参照图10，横轴表示第m个金属层的电阻，且纵轴表示第m个金属层的电容。在图10所示图表中，由虚线表示的方框表示第m个金属层的模型化阻容值的允许范围。所述方框可基于金属层的电阻及电容的测量值以实验方式设定。可基于第m个金属层的阻容的隅角值(corner value)CN将阻容时间常数设定成第一时间常数TC1。当第m个金属层的阻容因第m个金属层的工艺变化而具有超出允许范围的附加值(extra value)EV时，阻容时间常数可被设定成第二时间常数TC2。在这种情形中，第二时间常数TC2对第一时间常数TC1的比率可被定义为阻容变化比例因数σ

图11是说明根据示例性实施例的时序分析方法的流程图。

参照图11，图11所示根据示例性实施例的时序分析方法可对应于图4所示操作S220的实施方式实例。举例来说，图11所示根据示例性实施例的时序分析方法可由图5所示集成电路设计系统200依序执行。在下文中，将参照图11阐述时序分析方法。

在操作S310中，搜索时序关键路径。举例来说，静态时序分析模块235可通过对集成电路中所包含的时序路径执行时序分析来确定时序关键路径。举例来说，时序关键路径可为发生保持违例的路径。参见例如图3A及图3B以及以上相关联的论述。静态时序分析模块235可确定时序关键路径。然而，本发明概念并非仅限于此，且在一些示例性实施例中，可由放置及路由模块231执行操作S310。

在操作S320中，收集所确定的每一个时序关键路径的单元延迟及网延迟。举例来说，可收集选自所确定的时序关键路径中的一条路径的单元延迟及网延迟。举例来说，静态时序分析模块235可通过收集所选择路径中所包含的多个单元的单元延迟及所选择路径中所包含的多个网的网延迟来获取在所选择路径中的延迟。然而，本发明概念并非仅限于此，且在一些示例性实施例中，可由放置及路由模块231执行操作S320。

举例来说，重新参照图2及其相关联的说明，当所选择的路径包括数据路径时，可根据以上公式1所述来收集数据路径中所包含的n个单元的单元延迟d

在操作S330中，针对每一个网收集关于与至少一个网对应的至少一条配线的物理信息。举例来说，收集关于与所选择的路径中所包含的至少一个网对应的至少一条配线的物理信息。在一些示例性实施例中，所选择的路径可包括多个网，且可收集关于与每一个网对应的至少一条配线的物理信息。在一些示例性实施例中，所选择的路径可包括单个网，且可收集关于与单个网对应的至少一条配线的物理信息。在一些示例性实施例中，所述至少一条配线可包括所述至少一条配线的位于多个金属层上的多个部分，且物理信息可包括所述至少一条配线的位于每一个金属层上的一部分的长度信息。参见例如图7。在下文中，在操作S330中，将主要阐述与所选择的路径中所包含的网对应的多个金属层中的每一个金属层的长度信息。

在一些示例性实施例中，放置及路由模块231可收集与所选择的路径中所包含的网对应的多个金属层的长度信息。在一些示例性实施例中，寄生提取模块233可收集与所选择的路径中所包含的网对应的多个金属层的长度信息。在一些示例性实施例中，静态时序分析模块235可从放置及路由模块231或寄生提取模块233接收与所选择的路径中所包含的网对应的多个金属层的长度信息。在一些示例性实施例，可对所选择路径中所包含的所有网执行操作S330。然而，本发明概念并非仅限于此，且在一些示例性实施例中，可仅对所选择路径中所包含的网的一部分执行操作S330。

在操作S340中，基于物理信息计算配线延迟。举例来说，针对与网对应的至少一条配线，基于至少一条配线的物理信息计算配线延迟。在一些示例性实施例中，可基于配线的位于金属层中的一部分的长度信息及所述金属层的单位延迟信息来计算配线延迟。举例来说，静态时序分析模块235可基于第m个金属层的长度信息来计算配线的位于第m个金属层中的一部分的配线延迟。然而，本发明概念并非仅限于此，且在一些示例性实施例中，可由放置及路由模块231执行操作S340。

在操作S350中，基于配线的工艺变化更新配线延迟。举例来说，针对与网对应的至少一条配线，基于至少一条配线的工艺变化更新配线延迟。在一些示例性实施例中，可基于包括配线的所述一部分的金属层的阻容比例因数来更新配线延迟，所述阻容比例因数随着工艺变化而变化。举例来说，静态时序分析模块235可基于第m个金属层的随着工艺变化而变化的阻容比例因数来更新配线的位于第m个金属层中的一部分的配线延迟。然而，本发明概念并非仅限于此，且在一些示例性实施例中，可由放置及路由模块231执行操作S350。

在操作S360中，使用经过更新的配线延迟来计算时序余量。在一些示例性实施例中，针对多个金属层中的每一个金属层，可计算根据金属层的配线延迟与经过更新的配线延迟之间的差而变化的配线延迟偏斜，且可使用多个金属层的配线延迟偏斜来计算时序余量。举例来说，时序余量可为保持余量或建立余量。举例来说，静态时序分析模块235可计算配线的位于第m个金属层上的部分的配线延迟偏斜并使用配线的位于与网对应的所有金属层上的部分的配线延迟偏斜来计算时序余量。然而，本发明概念并非仅限于此，且在一些示例性实施例中，可由放置及路由模块231执行操作S360。在操作S360之后，可对所确定的时序关键路径中的下一路径执行操作S320。

图12是说明根据示例性实施例的图6所示放置及路由模块231与静态时序分析模块235之间的操作的流程图。

参照图12，可例如由图6所示静态时序分析模块235来依序执行操作S310至操作S330以及操作S370至操作S390，且可例如由图6所示放置及路由模块231来依序执行操作S340至操作S360。在下文中，将另外参照图6至图11来阐述时序分析操作。

在操作S410中，静态时序分析模块235可确定时序关键路径。静态时序分析模块235可通过对集成电路中所包含的时序路径执行时序分析来确定时序关键路径。在操作S420中，静态时序分析模块235可选择时序关键路径中的一个路径并产生包括与所选择路径相关的标准单元的单元列表。在操作S430中，静态时序分析模块235可将单元列表传送到放置及路由模块231。

在操作S440中，放置及路由模块231可发现连接到单元列表中所包含的标准单元的网。在操作S450中，放置及路由模块231可产生配线数据，配线数据包括分别与网对应的至少一条配线的层信息以及所述至少一条配线的物理信息。在一些示例性实施例中，放置及路由模块231可产生表示与多个网中的每一个网对应的配线的层的配线数据(即，布局数据产生操作中的配线的类型)，并通过根据操作S450中的静态时序分析模块235的请求对与具体网对应的配线的长度进行测量来产生与具体网对应的配线数据。在一些示例性实施例中，在操作S450中，放置及路由模块231可在布局数据产生操作中产生包括与多个网中的每一个网对应的配线的类型以及配线的长度信息的总配线数据，并根据静态时序分析模块235的请求从总配线数据提取与一个具体网对应的配线数据。在操作S460中，放置及路由模块231可将所产生的配线数据传送到静态时序分析模块235。

在操作S470中，静态时序分析模块235可基于配线数据、配线模型-硬件相关(MHC)规范D30以及阻容变化比例因数D40来计算配线延迟偏斜及保持余量。将参照图13更详细地阐述操作S470。在操作S480中，静态时序分析模块235可产生时序报告。举例来说，时序报告可包括配线模型-硬件相关余量、最差金属层、每一个金属层的配线延迟偏斜、每一个金属层的阻容变化比例因数及每一个金属层的保持余量差。在操作S490中，静态时序分析模块235可判断在操作S420中选择的路径是否是在操作S410中所确定的时序关键路径中的最后一个路径。作为判断结果，当所述路径不是最后一个路径时，执行操作S420，且当路径是最后一个路径时，结束时序分析操作。

图13是说明根据示例性实施例的集成电路时序分析方法的流程图。

参照图13，图13所示根据示例性实施例的时序分析方法可对应于图4所示操作S220的实施方式实例。举例来说，图13所示根据示例性实施例的时序分析方法可由图6所示静态时序分析模块235依序执行。在下文中，将参照图6至图13阐述由时序分析器TA计算与网N4对应的配线延迟的操作。

在操作S510中，基于配线的目标值计算第一配线延迟。在一些示例性实施例中，一个网可对应于多条配线，且可对所述多条配线中的每一条配线执行操作S510。举例来说，可假设第m个金属层上的第一配线延迟δ

公式7

δ

举例来说，可以说，与网N4(图7所示)对应的第一总配线延迟δ

公式8

δ

可由以下公式9来表示公式8中的β。

公式9

根据公式8及公式9，可由以下公式10来表示配线在第m个金属层上的第一配线延迟δ

公式10

在操作S520中，基于配线的工艺变化计算第二配线延迟。在一些示例性实施例中，一个网可对应于多条配线，且可对所述多条配线中的每一条配线执行操作S520。具体来说，可使用各种方程式来执行计算第二配线延迟的操作。在一些示例性实施例中，可由以下公式11来表示配线的位于第m个金属层上的一部分的第二配线延迟δ'

公式11

在本文中，σ

在一些示例性实施例中，可由以下公式12来表示配线的位于第m个金属层上的一部分的第二配线延迟δ'

公式12

另外，在一些示例性实施例中，可通过进一步虑及与网对应的通孔的物理信息(例如，随着通孔的类型或通孔的数目的变化而变化的比例因数)来对公式12进行修改，且可使用经修改的公式12来计算第二配线延迟δ'

在操作S530中，基于第一配线延迟及第二配线延迟来计算配线延迟偏斜。在一些示例性实施例中，一个网可对应于多条配线，且可对所述多条配线中的每一条配线执行操作S530。举例来说，当根据公式11计算第二配线延迟δ'

公式13

举例来说，当根据公式12计算第二配线延迟δ'

公式14

举例来说，当仅在所有金属层中的第m个金属层中发生工艺变化且在其他金属层中未发生变化时，总配线延迟偏斜可等于配线的位于第m个金属层上的一部分的配线延迟偏斜Δ

在操作S540中，计算时序余量。举例来说，可基于分别与和网对应的多条配线对应的配线延迟偏斜来计算所述网的时序余量。在一些示例性实施例中，可通过对配线延迟偏斜应用和的平方根(root sum square，RSS)方法来计算时序余量。举例来说，可按照以下公式15来计算时序余量。

公式15

在操作S550中，根据时序余量来判断是否发生时序违例。在一些示例性实施例中，作为判断结果，当发生时序违例时，可采取措施来移除时序违例(S560)。举例来说，在一些示例性实施例中，可执行工程变更次序(ECO)来移除时序违例。在一些示例性实施例中，当发生时序违例时，可通过使用例如时钟树合成(CTS)等时序引擎来另外地确保时序路径的时序裕量。在一些示例性实施例中，当发生时序违例时，可通过利用放置及路由工具中的优化来另外地确保时序路径的时序裕量。在一些示例性实施例中，当发生时序违例时，可修改金属路由。举例来说，可修改金属层的长度，或者可将配线的位于金属层中的一部分改变到另一个金属层中。作为判断结果，当不发生时序违例时，可结束时序分析操作(S570)。

图14是说明根据示例性实施例的用于设计集成电路的计算系统300的方块图。

参照图14，集成电路设计系统300可包括用户装置310、集成电路设计平台330及存储装置350。举例来说，集成电路设计系统300可执行集成电路设计操作，所述集成电路设计操作包括图1所示操作S110至S140或者图4所示操作S210及S220。在图14所示示例性实施例中，用户装置310、集成电路设计平台330、及存储装置350中的至少一个可为单独的装置，且用户装置310、集成电路设计平台330及存储装置350可通过无线/有线通信或网络进行连接。在一些示例性实施例中，用户装置310、集成电路设计平台330及存储装置350中的至少一个可彼此间隔开。

用户装置310可包括处理器311及用户界面(user interface，UI)313。处理器311可包括一个或多个微处理器或中央处理器(central processing unit，CPU)且可根据通过用户界面313接收到的用户输入来驱动集成电路设计平台330。集成电路设计平台330可包括放置及路由模块331、寄生提取模块333及静态时序分析模块335作为用于设计集成电路的一组计算机可读指令。放置及路由模块331、寄生提取模块333、及静态时序分析模块335可分别对应于图5所示放置及路由模块231、寄生提取模块233及静态时序分析模块235。存储装置350可包括单元库数据库351、布局数据库353、及技术文件数据库355。单元库数据库351、布局数据库353及技术文件数据库355可分别对应于图6所示单元库数据库271、布局数据库273及技术(tech)文件数据库276。

图15示出根据示例性实施例的集成电路400。

参照图15，集成电路400可包括第一单元410、第二单元420、第三单元430、第四单元440、第五单元450、及第六单元460以及第一网N1、第二网N2、第三网N3、第四网N4及第五网N5。第一网N1包括位于第一金属层M1上的配线及位于第二金属层M2上的配线。第二网N2包括位于第三金属层M3上的配线。第三网N3包括位于第三金属层M3上的配线，且第四网N4及第五网N5分别包括位于第四金属层M4上的配线。捕获时钟路径CCP可包括第一单元410及第二单元420、以及第一网N1及第二网N2。举例来说，在捕获时钟路径CCP中，单元延迟可为3ps、网延迟可为3ps、且总延迟可为6ps。发射时钟路径LCP可包括第三单元430及第三网N3。举例来说，在发射时钟路径LCP中，单元延迟可为1ps、网延迟可为1ps、且总延迟可为2ps。数据路径DP可包括第四单元440及第五单元450、以及第四网N4及第五网N5。举例来说，在数据路径DP中，单元延迟可为2ps、网延迟可为2ps、且总延迟可为4ps。在下文中，将参照图14至图17C来阐述对集成电路400进行的时序分析操作。

图16示出图15所示集成电路400的配线数据D10’。

参照图16，第一网N1可对应于第一金属层M1及第二金属层M2，配线的位于用于实施第一网N1的第一金属层M1上的长度可为λ

图17A至图17C示出根据示例性实施例的对图15所示集成电路400进行时序分析的实例。举例来说，可仅在与集成电路400中所包含的第一网N1至第五网N5对应的第一金属层M1至第四金属层M4中的第一金属层M1及第二金属层M2中发生工艺变化，且在第三金属层M3及第四金属层M4中可不发生工艺变化。在这种情形中，配线延迟可仅在由第一金属层M1及第二金属层M2实施的第一网N1中变化。举例来说，与模型化目标值相比，第一金属层M1及第二金属层M2中的每一个的电阻可增大15％。在下文中，将参照图6及图15至图17C阐述时序分析操作。

图17A说明计算与第一网N1对应的第一配线延迟的操作。静态时序分析模块235可从放置及路由模块231接收配线数据D10’，配线数据D10’包括配线在第一金属层M1上的长度λ

如图15所示，当第一网N1的延迟是1ps时，通过以上公式10，第一金属层M1的第一配线延迟δ

图17B说明计算与第一网N1对应的第二配线延迟的操作。静态时序分析模块235可接收第一阻容变化比例因数σ

图17C说明计算与第一网N1对应的配线延迟偏斜的操作。参照图17C，与第一金属层M1对应的配线延迟偏斜Δ

图18是说明根据示例性实施例的集成电路设计方法的流程图。

参照图18，作为一种虑及配线变化来执行集成电路的时序分析的方法，所述集成电路设计方法可对应于图1所示实施方式实例。图18所示示例性实施例可对应于图4所示方法的经修改的示例性实施例。因此，以上参照图4至图17C所作的说明也可应用于图18所示示例性实施例，且为简明起见，将不再对其予以详述。

在操作S610中，通过放置及路由用于界定集成电路的标准单元来产生集成电路的布局数据。在一些示例性实施例中，在操作S610中，可进一步产生与集成电路中所包含的网对应的配线数据D10a。配线数据D10a可包括与集成电路的布局中所包含的网对应的至少一条配线的层信息以及所述至少一条配线的物理信息。举例来说，配线数据可包括配线的长度信息。

在操作S620中，从布局数据提取寄生分量。在一些示例性实施例中，在操作S620中，可进一步产生与集成电路中所包含的网对应的配线数据D10b。配线数据D10b可包括与集成电路的布局中所包含的网对应的至少一条配线的层信息以及所述至少一条配线的物理信息。举例来说，配线数据可包括配线的长度信息。

操作S610中产生的配线数据D10a与操作S620中产生的配线数据D10b可实质上彼此相等。因此，在一些示例性实施例中，当在操作S610中产生配线数据D10a时，可不在操作S620中产生配线数据D10b。另外，在一些示例性实施例中，当在操作S620中产生配线数据D10b时，可不在操作S610中产生配线数据D10a。如此一来，可选择性地产生配线数据D10a及配线数据D10b。

在操作S630中，通过基于配线的物理信息执行时序分析来产生反映配线的工艺变化的时序分析数据。在一些示例性实施例中，在操作S610中产生的配线数据D10a中可包含有配线的物理信息。因此，在操作S630中，可从配线数据D10a获取物理信息。在一些示例性实施例中，在操作S620中产生的配线数据D10b中可包含配线的物理信息。因此，在操作S630中，可从配线数据D10b获取物理信息。在一些示例性实施例中，可基于时间常数比例因数来计算时序路径的配线延迟偏斜，所述时间常数比例因数基于配线的工艺变化、表示配线的每单位长度的延迟的单位延迟信息以及配线的物理信息。在一些示例性实施例中，集成电路设计方法可进一步包括根据时序分析数据执行工程变更次序(ECO)的操作。在一些示例性实施例中，在设计方法中，可根据时序分析数据再次执行时钟树合成或在放置及路由工具中的优化。

图19是说明根据示例性实施例的半导体装置制造方法的流程图。

参照图19，所述半导体装置制造方法可被划分成集成电路设计过程与集成电路制造过程。集成电路设计过程可包括操作S710至S740，集成电路制造过程可包括操作S750及S760，且所述集成电路制造过程可在半导体工艺模块中作为基于布局数据、根据集成电路制造半导体装置的操作来执行。图19所示根据示例性实施例的半导体装置制造方法可通过参照图1至图18执行上述集成电路设计方法来制造半导体装置。具体来说，操作S710至S740可分别对应于图1所示操作S110至S140，且为简明起见，将不再对其予以详述。

在操作S750中，产生掩模。可基于布局数据产生掩模。具体来说，可首先基于布局数据执行光学邻近校正(optical proximity correction，OPC)，且光学邻近校正可指通过根据光学邻近效应反映误差来修改布局的工艺。接着，可根据已依据光学邻近校正执行结果加以修改的布局来制造掩模。在这种情形中，可使用反映光学邻近校正的布局(例如，反映光学邻近校正的图形数据系统(graphic data system，GDS)II)来制造掩模。

在操作S760中，制造包括集成电路的半导体装置。可使用掩模来制造半导体装置。具体来说，通过使用多个掩模对例如晶片等半导体衬底执行各种半导体工艺来形成包括集成电路的半导体装置。举例来说，使用掩模的工艺可表示基于光刻工艺(lithographyprocess)进行的图案化工艺。通过图案化工艺，可在半导体衬底或材料层上形成期望的图案。半导体工艺可包括沉积工艺、蚀刻工艺、离子工艺及清洁工艺。另外，半导体工艺可包括将半导体装置安装在印刷电路板(printed circuit board，PCB)上且利用密封剂对半导体装置进行密封的封装工艺，且可包括对半导体装置或封装进行测试的测试工艺。

图20示出根据示例性实施例的计算机可读存储介质1000。

参照图20，存储介质1000可存储放置及路由程序1100、静态时序分析程序1200、布局数据1300及配线数据1400。存储介质1000可为计算机可读存储介质，且可包括可由计算机读取、同时用于向计算机提供指令及/或数据的存储介质。举例来说，计算机可读存储介质1000可包括：磁性介质或光学介质，例如磁盘、磁带、光盘只读存储器(compact discread-only memory，CD-ROM)、数字视频光盘只读存储器(digital video disc read-onlymemory，DVD-ROM)、可录光盘(compact disc-recordable，CD-R)、可重写光盘(compactdisc-rewritable，CD-RW)、可录数字视频光盘(digital video disc-recordable，DVD-R)或可重写数字视频光盘(digital video disc-rewritable，DVD-RW)；易失性存储器或非易失性存储器，例如随机存取存储器(random access memory，RAM)、只读存储器(read onlymemory，ROM)、或闪存存储器、可通过通用串行总线接口存取的非易失性存储器以及微机电系统(microelectromechanical system，MEMS)。计算机可读存储介质可插入到计算机中，可集成到计算机中，或者可通过例如网络及/或无线链路等通信介质与计算机连接。

放置及路由程序1100可包括多个指令以执行根据上述示例性实施例的使用标准单元库产生集成电路的布局数据的方法。举例来说，放置及路由程序1100可用于执行图1所示操作S120、图4所示操作S210、图12所示操作S440至S460、图18所示操作S610或图19所示操作S720。

静态时序分析程序1200可包括多个指令以执行根据上述示例性实施例的时序分析方法。举例来说，静态时序分析程序1200可用于执行图1所示操作S140、图4所示操作S220、图12所示操作S410至操作S430以及操作S470至操作S490、图11所示操作S310、操作S320、及操作S340至操作S360、图13所示操作S510至操作S540、图18所示操作S630或图19所示操作S740。

布局数据1300可包括关于通过放置及路由操作产生的布局的物理信息。举例来说，布局数据1300可包括构成信号网的导电图案的空间值及宽度值。配线数据1400可包括与集成电路中所包含的网中的每一个网对应的至少一条配线的层信息以及所述至少一条配线的物理信息。另外，配线数据1400可包括与集成电路中所包含的网中的每一个网对应的至少一个通孔的层信息以及所述至少一个通孔的物理信息。举例来说，可通过放置及路由程序1100产生配线数据1400。然而，本发明概念并非仅限于此，且也可通过寄生提取程序产生配线数据1400。尽管图20单独地示出布局数据1300及配线数据1400，但本发明概念并非仅限于此。在一些示例性实施例中，布局数据1300可包括配线数据1400。

以上已参照图式阐述了本发明概念的示例性实施例。尽管在本文中使用具体用语来阐述示例性实施例，然而所述用语仅用于阐述本发明概念的技术理念而并非旨在限制以上权利要求书中所阐述的本发明概念的范围。因此，所属领域中的普通技术人员应理解，可自其衍生出各种修改及其他等效实施例。因此，本发明概念的精神及范围应由随附权利要求书界定。

尽管已参照本发明概念的示例性实施例具体示出并阐述了本发明概念，然而应理解，在不背离以上权利要求书的精神及范围的条件下，可在本文中作出形式及细节上的各种改变。