含提供伪逆F类操作的封装内匹配电路的功率放大器装置

技术领域

本文中所描述的主题的实施例大体上涉及射频(RF)功率放大器，更具体地，涉及RF功率放大器内的功率晶体管装置以及制造此类装置和放大器的方法。

背景技术

无线通信系统采用功率放大器来增大射频(RF)信号的功率。例如在蜂窝基站中，高功率RF放大器可形成发送链中的最末放大级的部分，之后将放大的信号提供到天线以通过空中接口辐射。高增益、高线性度、稳定性以及高水平的功率附加效率是此类无线通信系统中合乎需要的功率放大器的特性。

高功率RF放大器的实施方案通常包括安装到印刷电路板(PCB)的封装功率晶体管装置。在一些常规放大器中，PCB电路系统与封装内的功率晶体管之间的阻抗匹配实施于PCB上，并且此类放大器在封装内不匹配。例如，典型的逆F类放大器可能包括在封装内不匹配的功率晶体管装置，并且在PCB上获得逆F类操作。然而，此类放大器配置尤其在封装功率晶体管的外周以及因此封装功率晶体管的寄生输出电容相对大时可能具有次优性能。本质上，对于包括具有高寄生输出电容的封装功率晶体管的放大器，旨在最大化输出功率的PCB匹配变得更加困难。对于空间严重受限的放大器系统，这些困难甚至更严重。因此，需要的是紧凑的放大器电路和具有良好匹配的高外周功率晶体管的封装功率晶体管装置。

发明内容

根据本发明的第一方面，提供一种功率放大器装置，包括：

功率放大器封装；

第一放大路径，其实施于所述功率放大器封装内，其中所述第一放大路径包括

第一输入封装引线，其耦合到所述功率放大器封装并且在所述功率放大器封装的内部与所述功率放大器封装的外部之间延伸，

第一输出封装引线，其耦合到所述功率放大器封装并且在所述功率放大器封装的所述内部与所述功率放大器封装的所述外部之间延伸，

第一晶体管管芯，其包覆在所述功率放大器封装内并且包括晶体管输入端、晶体管输出端和第一功率晶体管，所述第一功率晶体管具有耦合到所述晶体管输入端的输入端和耦合到所述晶体管输出端的输出端，

两级输入阻抗匹配电路，其包覆在所述功率放大器封装内并且电耦合在所述第一输入封装引线与所述晶体管输入端之间，其中所述两级输入阻抗匹配电路具有双T型匹配拓扑，所述双T型匹配拓扑包括耦合到所述第一输入封装引线的第一谐振器以及耦合在所述第一谐振器与所述晶体管输入端之间的第二谐振器，

输出阻抗匹配电路，其包覆在所述功率放大器封装内并且耦合在所述晶体管输出端与所述第一输出封装引线之间，和

二次输出谐波终止电路，其包覆在所述功率放大器封装内并且耦合到所述第一输出封装引线。

在一个或多个实施例中，所述第一功率晶体管是氮化镓晶体管，所述氮化镓晶体管的外周在26到80毫米范围内，并且输出电容在0.1到0.4皮法每毫米(pF/mm)的范围内。

在一个或多个实施例中，所述两级输入阻抗匹配电路包括：

第一节点，其耦合到所述第一输入封装引线；

所述第一谐振器，其包括

第一电容器，其耦合在所述第一节点与接地参考节点之间，和

第一电感元件，其耦合在所述第一节点与第二节点之间；以及

所述第二谐振器，其包括

第二电容器，其耦合在所述第二节点与所述接地参考节点之间，和

第二电感元件，其耦合在所述第二节点与所述晶体管输入端之间。

在一个或多个实施例中，所述放大器装置另外包括：

视频带宽电路，其耦合在所述第二节点与所述接地参考节点之间，其中所述视频带宽电路包括多个部件，并且其中所述多个部件包括串联耦合在所述第二节点与所述接地参考节点之间的包络电阻器、包络电感器和包络电容器。

在一个或多个实施例中，所述放大器装置另外包括：

栅极偏置电路，其耦合在所述第二节点与所述接地参考节点之间。

在一个或多个实施例中，所述第一电容器和所述第二电容器一体地形成于定位在所述第一输入封装引线与所述第一晶体管管芯之间的集成无源装置中；并且

所述第一电感元件和所述第二电感元件包括第一组焊线和第二组焊线。

在一个或多个实施例中，所述放大器装置另外包括：

第三电感元件，其耦合在所述第一输入封装引线与所述第一节点之间。

在一个或多个实施例中，所述输入阻抗匹配电路被配置成产生等于j*X的Zs_2f

在一个或多个实施例中，所述输出阻抗匹配电路包括：

第一电感元件，其耦合在所述晶体管输出端与所述第一输出封装引线之间；

第二电感元件，其耦合在所述晶体管输出端与节点之间；以及

隔直电容器，其耦合在所述节点与接地参考节点之间。

在一个或多个实施例中，所述节点是RF冷点节点，并且所述放大器另外包括：

视频带宽电路，其耦合在所述节点与所述接地参考节点之间，其中所述视频带宽电路包括多个部件，并且其中所述多个部件包括串联耦合在所述节点与所述接地参考节点之间的包络电阻器、包络电感器和包络电容器。

在一个或多个实施例中，所述放大器装置另外包括：

漏极偏置电路，其耦合在所述节点与所述接地参考节点之间。

在一个或多个实施例中，二次谐波终止电路由串联耦合在所述第一输出封装引线与接地参考节点之间的第三电感元件和第二电容器形成，其中所述二次谐波终止电路以所述放大器的操作基频的二次谐波频率谐振。

在一个或多个实施例中，所述二次谐波终止电路直接连接到所述第一输出封装引线。

在一个或多个实施例中，所述隔直电容器和所述第二电容器一体地形成于定位在所述第一晶体管管芯与所述第一输出封装引线之间的集成无源装置中；并且

所述第一电感元件、所述第二电感元件和所述第三电感元件包括第一组焊线、第二组焊线和第三组焊线。

在一个或多个实施例中，所述放大器装置另外包括：

三次谐波终止电路，其由串联连接在所述晶体管输出端与所述接地参考节点之间的第二电感元件和第二电容器形成，其中所述三次谐波终止电路以所述放大器的所述操作基频的三次谐波频率谐振。

在一个或多个实施例中，所述功率放大器封装包括导电凸缘，所述导电凸缘充当所述放大器的接地参考节点，并且所述第一功率晶体管管芯连接到所述导电凸缘。

根据本发明的第二方面，提供一种形成多尔蒂放大器的一部分的功率放大器装置，所述功率放大器装置包括：

功率放大器封装；

峰化放大路径，其实施于所述功率放大器封装内，其中所述峰化放大路径包括

第一输入封装引线，其耦合到所述功率放大器封装并且在所述功率放大器封装的内部与所述功率放大器封装的外部之间延伸，

第一输出封装引线，其耦合到所述功率放大器封装并且在所述功率放大器封装的所述内部与所述功率放大器封装的所述外部之间延伸，

第一晶体管管芯，其包覆在所述功率放大器封装内并且包括晶体管输入端、晶体管输出端和第一功率晶体管，所述第一功率晶体管具有耦合到所述晶体管输入端的输入端和耦合到所述晶体管输出端的输出端，

两级输入阻抗匹配电路，其包覆在所述功率放大器封装内并且电耦合在所述第一输入封装引线与所述晶体管输入端之间，其中所述两级输入阻抗匹配电路具有双T型匹配拓扑，所述双T型匹配拓扑包括耦合到所述第一输入封装引线的第一谐振器以及耦合在所述第一谐振器与所述晶体管输入端之间的第二谐振器，

输出阻抗匹配电路，其包覆在所述功率放大器封装内并且耦合在所述晶体管输出端与所述第一输出封装引线之间，和

二次输出谐波终止电路，其包覆在所述功率放大器封装内并且耦合到所述第一输出封装引线；以及

载波放大路径，其实施于所述功率放大器封装内，其中所述载波放大路径包括

第二输入封装引线，其耦合到所述功率放大器封装并且在所述功率放大器封装的内部与所述功率放大器封装的外部之间延伸，

第二输出封装引线，其耦合到所述功率放大器封装并且在所述功率放大器封装的所述内部与所述功率放大器封装的所述外部之间延伸，

第二晶体管管芯，其包覆在所述功率放大器封装内并且包括第二功率晶体管，

额外输入阻抗匹配电路，其包覆在所述功率放大器封装内并且电耦合在所述第二输入封装引线与所述第二功率晶体管的输入端之间，

额外输出阻抗匹配电路，其包覆在所述功率放大器封装内并且耦合在所述第二功率晶体管的输出端与所述第二输出封装引线之间，和

额外二次输出谐波终止电路，其包覆在所述功率放大器封装内并且耦合到所述第二输出封装引线。

在一个或多个实施例中，所述额外输入阻抗匹配电路包括额外两级输入阻抗匹配电路。

在一个或多个实施例中，所述额外输入阻抗匹配电路包括单级输入阻抗匹配电路。

在一个或多个实施例中，所述两级输入阻抗匹配电路包括：

第一节点，其耦合到所述第一输入封装引线；

所述第一谐振器，其包括

第一电容器，其耦合在所述第一节点与接地参考节点之间，和

第一电感元件，其耦合在所述第一节点与第二节点之间；以及

所述第二谐振器，其包括

第二电容器，其耦合在所述第二节点与所述接地参考节点之间，和

第二电感元件，其耦合在所述第二节点与所述晶体管输入端之间。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

通过参考结合以下图式考虑的具体实施方式和权利要求书可得到对主题的更完整理解，图中类似附图标记在各图中指代类似元件。

图1是根据示例实施例的功率放大器电路的示意性电路图；

图2A到2F示出视频带宽电路的各种示例实施例；

图3是根据示例实施例的多尔蒂(Doherty)功率放大器的简化示意图；

图4A是根据示例实施例的封装RF功率放大器装置的俯视图；

图4B是图4A的封装RF功率放大器中由框4B围封的一部分的放大图；

图4C是图4B的封装RF功率放大器装置中沿线4C-4C的放大部分的横截面图；

图5是根据另一示例实施例的功率放大器电路的示意性电路图；

图6是根据另一示例实施例的封装RF功率放大器装置的俯视图；

图7A和7B是描绘具有和不具有图1和5的示例实施例的输入阻抗匹配拓扑的放大器的基频阻抗变换的史密斯圆图(Smith chart)；以及

图7C是描绘具有图1和5的示例实施例的输入阻抗匹配拓扑的放大器的二次谐波频率阻抗变换的史密斯圆图。

具体实施方式

在蜂窝基站的高功率射频(RF)功率放大领域和其它应用领域，已成功地实现了使用硅基装置(例如，具有输出匹配网络的横向扩散金属氧化物半导体(LDMOS)功率晶体管装置)的宽带功率放大。然而，当与氮化镓(GaN)基功率放大器装置的效率和功率密度相比时，此类硅基装置表现出相对低的效率和功率密度。因此，GaN基功率放大器装置已被越来越多地考虑用于高功率宽带应用。然而，使用GaN技术实现宽带功率放大(例如，超过20％的分数带宽)存在挑战。

例如，已知包括GaN晶体管的RF功率装置的非线性输入电容会生成可能会损害效率和线性度的谐波和互调失真。例如，放大器300的中心操作频率f

为克服使用GaN基装置设计宽带功率放大器时的这些和其它挑战，本文公开的实施例包括部分由具有独特的封装内输入和输出阻抗匹配拓扑的高功率封装功率晶体管装置(例如，图4A和6的装置400、600)实施的“伪”逆F类放大器电路(例如，图1的电路100)和“真”逆F类放大器电路(如，图5的电路500)。F类和逆F类放大器具有50％的传导角度，并在开关模式下操作。常规F类放大器可在其输出网络中包括一个或多个奇次谐波谐振器以对漏极到源极电压V

本文公开的放大器的实施例提供使用两级输入匹配网络的逆F类操作，所述两级输入匹配网络提供输入侧谐波控制并且针对提供基本输出阻抗的相对高实部的输出匹配网络进行了优化。更具体地，在封装功率晶体管装置内，各种实施例包括具有两级低通滤波器电路(例如，图1、5的两级或双T型匹配输入阻抗电路110)的输入匹配电路，其中电路的第二谐振器起到谐波谐振器的作用以将二次谐波阻抗置于史密斯圆图(例如，图7A的史密斯圆图700)中与短路相隔一定距离的区域中以确保良好的AM/AM分布和较高的-3dB效率。各种实施例可在不损害装置的漏极效率的情况下产生最大-3dB功率。另外，输入匹配电路充当具有良好Q因数的宽带阻抗变换器，这有助于改善输入阻抗在频率上的分散。归因于良好Q因数阻抗变换，这可产生改进的增益。

各种实施例还包括输出阻抗匹配电路，该输出阻抗匹配电路具有可改善功率放大器的引线平面处的输出阻抗的“分路L”电路(例如，包括图1、5的电感元件154)。如本文所使用，“分路”是指具有耦合到放大器的主发送路径的一个端和耦合到接地的另一端的电路或部件。输出阻抗匹配电路中的RF冷点(处于基频)允许连接视频带宽增强电路(例如，图1、5的电路162)，所述视频带宽增强电路可用于通过在包络频率下呈现低阻抗和/或在RF频率下呈现高阻抗而改善由输出阻抗匹配电路与放大器偏馈(amplifier bias feed)之间的交互引起的放大器电路低频共振。另外，输出阻抗匹配电路的实施例还包括连接到装置输出引线的可围绕二次谐波频率优化的串联电感器-电容器(LC)谐振器电路(例如，图1、5的电路170)。此串联LC谐振器电路在二次谐波频率下提供短路，该短路通过电感变换为功率晶体管(例如，图1、5的晶体管140)的电流源(例如，漏极端)处的开路。此配置可使二次谐波终止对可能在放大器的PCB部分上实施的放大器改变(即，在放大器的封装平面上进行的改变)不太敏感。

本质上，本文描述的功率晶体管装置的某些实施例包括由两级低通滤波器实现的输入匹配电路(例如，图1、5的电路110)，以及具有连接到隔直电容器(例如，图1、5的电容器156)和二次谐波谐振器电路(例如，图1、5的电路170)的分路L电路(例如，图1、5的电路150)的输出匹配电路。此类实施例可被视为“伪”F类放大器，因为这些实施例并不特定地包括三次谐波控制电路系统。在其它实施例中，三次谐波控制电路系统(例如，图5的电路570)可直接连接到功率晶体管管芯的输出(例如，漏极)，从而产生具有“真”逆F类操作的功率放大器电路。本文还描述了各种其它实施例。

图1是根据实施例的可在封装功率晶体管装置内实施的RF功率放大器电路100的示意图。放大器电路100本质上是具有还提供谐波阻抗控制的封装内两级输入阻抗匹配电路的“伪”逆F类放大器。通过在装置封装内包括输入阻抗匹配电路(而不是实施在装置封装所连接到的PCB上)，放大器100可从逆F类操作实现改进的性能。此外，放大器电路100包括适于相对高外周功率晶体管(例如，GaN晶体管)的封装内输出阻抗匹配电路。所述输出阻抗匹配电路提供基本输出阻抗的较高实部。此外，输出电路包括使放大器电路100更接近真逆F类操作的输出谐波终止，由此确保良好的放大器性能。

在实施例中，电路100包括输入引线102(例如，第一导电封装引线)、输入阻抗匹配电路110、晶体管140、输出阻抗匹配电路150、视频带宽(VBW)电路160、162(也称为基带去耦电路)、谐波终止电路170、偏置电路190、191和输出引线104(例如，第二导电封装引线)。输入引线102和输出引线104中的每一者可更一般地称作“RF输入/输出(I/O)”。根据实施例，并入在离散封装放大器装置(例如，图4A的装置400)内的电路100的部件由框101包围。当封装放大器装置连接到PCB以形成完整的功率放大器时，框101内的装置部件通过各种装置引线(例如，输入引线102、输出引线104和偏置引线193、195)电连接到PCB上的导电迹线和部件。

输入阻抗匹配电路110和视频带宽电路160可共同地称为“输入电路”。类似地，输出阻抗匹配电路150、视频带宽电路162和谐波终止电路170可共同地称为“输出电路”。尽管晶体管140以及输入阻抗匹配电路110和输出阻抗匹配电路150、视频带宽电路160、162和谐波终止电路170的各个元件被示为单个部件，但此描绘仅出于易于解释的目的。本领域的技术人员基于本文中的描述将理解，晶体管140和/或输入阻抗匹配电路110、谐波终止电路170、输出阻抗匹配电路150和视频带宽电路160、162的某些元件各自可实施为多个部件(例如，彼此并联或串联连接)。此外，实施例可包括单路径装置(例如，包括单个输入引线、输出引线、晶体管等)、双路径装置(例如，包括两个输入引线、输出引线、晶体管等)，和/或多路径装置(例如，包括两个或更多个输入引线、输出引线、晶体管等)。此外，输入/输出引线的数目可不与晶体管的数目相同(例如，对于给定一组输入/输出引线，可存在并行操作的多个晶体管)。因此，下文对晶体管140以及输入阻抗匹配电路110、输出阻抗匹配电路150、视频带宽电路160、162和谐波终止电路170的各个元件的描述并不旨在将本发明主题的范围仅限于所示的实施例。

输入引线102和输出引线104各自可包括导体，该导体被配置成使电路100能够与外部电路系统(未示出)电耦合。更具体地，在实施例中，输入引线102和输出引线104物理定位成跨在装置封装的外部与内部之间。输入阻抗匹配电路110和视频带宽电路160电耦合在输入引线102与晶体管140的第一端142(例如，栅极端)之间。类似地，输出阻抗匹配电路150、视频带宽电路162和谐波终止电路170电耦合在晶体管140的第二端144(例如，漏极端)与输出引线104之间。晶体管140的第三端145(例如，源极端)耦合到接地参考节点。

根据实施例，晶体管140是电路100的主要有源部件。晶体管140包括控制端142和两个电流传导端144、145，其中电流传导端144、145在空间和电气上由可变传导性沟道分离。例如，晶体管140可以是包括栅极端(控制端142)、漏极端(第一电流传导端144)和源极端(第二电流传导端145)的场效应晶体管(FET)。根据实施例并且使用通常以非限制性方式应用于FET的命名法，晶体管140的栅极端142耦合到输入阻抗匹配电路110和视频带宽电路160，晶体管140的漏极端144耦合到输出阻抗匹配电路150、视频带宽电路162和谐波终止电路170，并且晶体管140的源极端145耦合到接地(或另一参考电压)。通过改变提供到晶体管140的栅极端的控制信号，可调制晶体管140的电流传导端之间的电流。

根据各种实施例，晶体管140是III-V族场效应晶体管(例如，高电子迁移率晶体管(HEMT))，相比于硅基FET(例如，横向扩散金属氧化物半导体(LDMOS)FET)的漏极端-源极端电容，该III-V族场效应晶体管具有相对低的漏极端-源极端电容Cds(表示为电容146并且还在本文中称为寄生输出电容)。尽管如此，晶体管140的寄生输出电容146的量值通常与晶体管140的外周(例如，大小)(例如，晶体管管芯内的有源区域的大小)成比例。因此，当晶体管140的外周增大时，寄生输出电容146也增大。例如，晶体管140的外周可在约26mm到约80mm的范围内，但晶体管140的外周也可更小或更大。

在晶体管漏极与输出引线之间未实施输出匹配的常规放大器装置中，封装平面(即，封装装置内的电路系统与PCB之间的接口)处的输出阻抗极低，并且相对大的晶体管的相对高的寄生输出电容使得在PCB上的匹配相对困难并且耗费空间。然而，如下文将解释，各种实施例的输入匹配电路110和输出匹配电路150克服了晶体管输出与封装平面之间不匹配的常规装置原本可能遇到的潜在性能问题。

在图1中，晶体管140的漏极端-源极端电容Cds用晶体管140的漏极端144处的分路电容146表示。更具体地，电容146不是物理部件，而是对晶体管140的源极端-漏极端电容进行建模。在一些实施例中，晶体管外周每毫米(mm)的寄生输出电容的量值(即，以皮法每毫米(pF/mm)计的电容)可在约0.1pF/mm到约0.4pF/mm的范围内，但以pF/mm计的寄生输出电容也可更小或更大。例如，对于26到80mm范围内的外周和0.1到0.4pF/mm范围内的寄生输出电容，将以pF/mm计的寄生输出电容范围与以mm计的外周范围相乘指示总寄生输出电容146可在约2.6pF到约32pF的范围内。作为更具体的例子，对于30mm的外周和0.3pF/mm的寄生输出电容，总寄生输出电容146将等于9pF。也可通过将以pF/mm计的寄生输出电容146除以用瓦特/mm(W/mm)表示的晶体管140的功率处理容量来以皮法每瓦特(pF/W)表示寄生输出电容146。例如，当以pF/mm计的寄生输出电容146在0.1到0.4pF/mm的范围内，并且当晶体管140是具有约10W/mm的功率处理容量的GaN FET时，这对应于0.01pF/W到约0.04pF/W的寄生输出电容146。

同样，可注意到，GaN FET的寄生输出电容146明显低于硅基FET(例如，LDMOS FET)的寄生输出电容。在一些实施例中，晶体管140可以是GaN FET，但在其它实施例中，晶体管140可以是另一类型的III-V族晶体管(例如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)或锑化铟(InSb))，或具有相对低的漏极端-源极端电容的另一类型的晶体管。

如上文所提及，输入阻抗匹配电路110和视频带宽电路160电耦合在输入102与晶体管140的第一端142(例如，栅极端)之间。根据一个实施例，第一串联电感元件112(例如，图4B、4C的第一组焊线412)耦合在输入102与输入阻抗匹配电路110之间。更具体地，第一串联电感元件112耦合在输入引线102与本质上对应于输入阻抗匹配电路110的输入的第一节点113(例如，图4B、4C的接合垫413)之间。第一串联电感元件112除了用于在输入引线102与输入阻抗匹配电路110之间建立电连接外，还可将电抗添加到输入阻抗匹配电路110提供的最终变换阻抗。

输入阻抗匹配电路110被配置成将晶体管140的栅极阻抗变换(例如，升高)到更高的(例如，中间或更高)阻抗电平(例如，在约2到约10欧姆或更高的范围内)。输入阻抗匹配电路110被设计成使得当放大器100的输出侧在逆F类模式下操作时，晶体管140将经历二次谐波源阻抗Zs_2f

根据实施例，输入阻抗匹配电路110是包括两级低通滤波器电路(例如，双T型匹配电路)的两级输入阻抗匹配电路。更具体地，电路110包括第二串联电感元件116和第三串联电感元件120(例如，图4B、4C的第二组焊线416和第三组焊线420)、耦合到电感元件112与116之间的第一节点113的第一分路电容118(例如，图4B、4C的电容器418)以及耦合到电感元件116与120之间的第二节点115(例如，图4B、4C的接合垫415)的第二分路电容114(例如，图4B、4C的电容器414)。根据实施例，串联电感元件116和分路电容118形成输入匹配网络110的第一低通滤波器部分(或第一谐振器)，而串联电感元件120和分路电容114形成输入匹配网络110的第二低通滤波器部分(或第二谐振器)。

双T型匹配电路110，特别是由电感元件120和电容114形成的第二谐振器被配置成充当二次谐波控制电路，该二次谐波控制电路将二次谐波阻抗置于远离短路的区域中，以确保良好的AM/AM分布和更高的P-3dB效率。根据实施例，对于与放大器100的伪逆F类设计拓扑耦合的双T型匹配电路110，二次谐波频率2f

根据另一实施例并且如图7C所示，如下文所述，第二谐振器(即，元件120、114)的阻抗轨迹连同第一谐振器(即，元件116、118)的贡献一起使得输入阻抗匹配电路110能够以约j*X的Zs_2f

根据放大器100的操作基频f

合乎需要地，分路电容114具有相对大的电容(例如，大于约60pF)以在节点115处提供RF低阻抗点。换句话说，节点115表示电路中用于RF信号的低阻抗点(也称为“RF冷点”)。根据实施例，第一(封装内)视频带宽(VBW)电路160耦合在节点115(例如，或节点115处或耦合到节点115的另一RF低阻抗点)与接地参考节点之间。第一视频带宽电路160可用以通过在包络频率下呈现低阻抗和/或在RF频率下呈现高阻抗来改善由输入匹配电路110与偏馈(未示出)之间的交互引起的电路100的低频谐振(LFR)。从RF匹配角度来看，第一视频带宽电路160本质上可视为“不可见”，因为第一视频带宽电路160主要在包络频率下影响阻抗(即，视频带宽电路160提供针对电路100的包络频率的终止)。如稍后将结合图2A到2F更详细地论述，在各种实施例中，第一视频带宽电路160可具有数个不同电路配置中的任一者。

在实施例中，放大器电路100还可包括耦合到节点115的栅极端偏置电路190。栅极端偏置电路190还可充当本质上与第一视频带宽电路160并联耦合的额外(封装外)视频带宽电路。偏置电路190包括与偏置引线193(例如，图4A的引线493)和电容器196(例如，图4A的电容器496)串联耦合的电感元件192(例如，图4A的一个或多个焊线492)。根据实施例，电感元件192可具有在约500pH到约1500pH的范围内的电感值，而电容器196可具有在约8.0微法(μF)到约12μF(例如，约10μF)的范围内的电容值，但电感值和/或电容值也可更低或更高。

为了向晶体管140的栅极端142提供栅极偏置电压，可将外部偏置电路(未示)连接到偏置引线193(例如，图4A的偏置引线493的远侧末端)，并且可通过此引线提供DC偏置电压。在另一实施例中，可不包括栅极偏置电路190。在此类实施例中，外部偏置电路可替代地连接到输入引线102，并且可通过输入引线102提供DC栅极偏置电压。

在电路100的输出侧，输出阻抗匹配电路150耦合在晶体管140的第一电流传导端144(例如，漏极端)与输出引线104之间。输出阻抗匹配电路150被配置成将电路100的输出阻抗与可耦合到输出引线104的外部电路或部件(未示)的输入阻抗进行匹配。输出阻抗匹配电路150可具有数个不同电路配置中的任一者，并且图1中仅示出一个例子。更具体地，在图1所示的非限制性例子中，输出阻抗匹配电路150包括两个电感元件152、154和分路电容156(例如，隔直电容器)。第一电感元件152(例如，图4A的第四组焊线)耦合在晶体管140的第一电流传导端144(例如，漏极端)与输出引线104之间。在实施例中，第二电感元件154(例如，图4A的第五组焊线)耦合在晶体管140的第一电流传导端144与对应于另一RF低阻抗点(即，RF冷点节点)的节点158之间。在实施例中，分路电容156的第二端耦合到接地(或耦合到另一参考电压)。电感元件154以分路配置耦合在晶体管140的端144之间，并且因此可称作“分路L”电路。此分路L电路(包括电感元件154)被配置成改善放大器100的引线平面处的输出阻抗。在一些实施例中，电感元件154可使用单个电感元件(例如，图4A和6的焊线454)实施。在另一实施例中，如在装置100上所示的插图框153中所指示，可替换的是，电感元件154可实施为串联耦合的两个或更多个电感154′、154”。例如，电感154′可实施为连接在晶体管140的第一电流传导端144与中间接合垫(例如，图4A、6的IPD 483、683上的接合垫)之间的一组焊线，并且电感154”可实施为连接在中间接合垫与分路电容156的第一端之间的另一组焊线(或集成螺旋电感器或离散电感器)。在插图框153中，示为耦合在电感154′、154”与接地之间的分路电容器表示与中间接合垫相关联的小电容(例如，2pF或更小)。通过将电感154拆分成两个串联电感154′、154”，可缓和与更长焊线相关联的问题(例如，焊线加热问题)。根据实施例，电感元件152可具有在约100pH到约400pH之间的范围内的电感值，并且电容156可具有在约78pF到约300pF之间的范围内的电容值，但这些部件的值也可在这些范围之外。合乎需要地，电容156的电容值应至少比晶体管140的寄生输出电容146大10倍。

同样，RF低阻抗点158表示电路中用于RF信号的低阻抗点。根据实施例，另一视频带宽电路162耦合在RF低阻抗点158与接地参考节点之间。同样，视频带宽电路162可用以通过在包络频率下呈现低阻抗和/或在RF频率下呈现高阻抗来进一步改善由输出阻抗匹配电路150与偏馈(未示)之间的交互引起的电路100的LFR。从RF匹配角度来看，视频带宽电路162也可被视为“不可见”。

根据实施例，二次谐波终止电路170(或“串联LC谐振器电路”)耦合在输出引线104与接地(或另一参考电压)之间。根据实施例，二次谐波终止电路170直接连接到输出引线104。本质上，二次谐波终止电路170是串联LC谐振器电路，该串联LC谐振器电路在二次谐波频率下谐振以在二次谐波频率下提供到接地的短路，该短路通过电感152变换为功率晶体管140的电流源(例如，漏极端144)处的开路。换句话说，在输出引线104处，对于在二次谐波频率2f

谐波终止电路170包括串联耦合在输出引线104与接地(或另一参考电压)之间的电感元件172(例如，图4A的第六组焊线)和电容176，并且对于谐波频率(例如，电路100的操作基频的二次谐波)下的信号能量，元件的此串联组合充当到接地的低阻抗路径。根据实施例，电感元件172可具有在约100pH到约500pH之间的范围内的电感值，并且电容176可具有在约4pF到约15pF之间的范围内的电容值，但这些部件的值也可在这些范围之外。例如，在2.0千兆赫(GHz)的示例操作基频(该操作基频具有4.0GHz的二次谐波频率)下，电感元件172可具有约120pH的电感值，并且电容176可具有约12pF的电容值，以在二次谐波频率下适当谐振。

在实施例中，放大器电路100还可包括耦合到节点158的漏极端偏置电路191。漏极端偏置电路191可充当本质上与第二视频带宽电路162并联耦合的另一额外(封装外)视频带宽电路。偏置电路191包括与图4A的偏置引线495和电容器198(例如，图4A的电容器498)串联耦合的电感元件194(例如，图4A的一个或多个焊线494)。根据实施例，电感元件194可具有在约500pH到约1500pH的范围内的电感值，并且电容器198可具有在约8.0μF到约12μF(例如，约10μF)的范围内的电容值，但电感值和/或电容值也可更低或更高。

为了向晶体管140的漏极端144提供漏极偏置电压，可将外部偏置电路(未示)连接到偏置引线195(例如，图4A的偏置引线495的远侧末端)，并且可通过此节点提供DC偏置电压。在另一实施例中，可不包括漏极偏置电路191。在此类实施例中，外部偏置电路可替代地连接到输出引线104，并且可通过输出引线104提供DC漏极偏置电压。

如现在将结合图2A到2F描述，在各种实施例中，视频带宽电路160、162可具有数个不同电路配置中的任一者。例如，图2A到2F示出视频带宽电路(例如，图1的视频带宽电路160、162)的六个示例实施例。在图2A到2F中的每一者中，视频带宽电路200、201、202、203、204、205耦合在连接节点215(例如，图1的节点115和/或节点158)与接地(或另一参考电压)之间。此外，每个视频带宽电路200到205包括串联耦合在连接节点215与接地之间的包络电感262L

参考图2A到2F并且根据实施例，包络电感262可实施为集成电感(例如，图4B、4C的电感462)、离散电感器和/或(例如，经由节点280)将连接节点215耦合到包络电阻器264的一组焊线。举例来说并且如下文将详细描述，包络电感262可一体地形成为集成无源装置(IPD)的一部分，例如，图4A到4C、6的IPD 480到483、682、683中的任一者或全部。例如，包络电感262可具有在约5pH到约2000pH之间的范围内的电感值。合乎需要地，包络电感262具有小于约500pH的电感值(例如，在实施例中，低到50pH或可能甚至更低)。在其它实施例中，包络电感262的值可低于或高于上文给定的范围。

在实施例中，包络电阻器264可实施为集成电阻器(例如，图4B、4C的电阻器464)，或在另一实施例中实施为离散电阻器。例如，包络电阻器264可一体地形成为IPD的一部分，例如图4A到4C、6的IPD 480到483、682、683中的任一者或全部。在一些情况下，包络电容器266和包络电感器262可提供额外寄生电阻，该额外寄生电阻可被视为形成包络电阻器264的总电阻的部分。在实施例中，包络电阻器264可具有在约0.1欧姆到约5.0欧姆之间的范围内的电阻值，但包络电阻器264也可具有在此范围之外的电阻值。

在实施例中，包络电容器266可实施为集成电容器(例如，图4B、4C的电容器466)，或在另一实施例中，实施为离散电容器(例如，“片式电容器”)。例如，包络电容器266可一体地形成为IPD的一部分，例如图4A到4C、6的IPD 480到483、682、683中的任一者或全部。在实施例中，包络电容器266可具有在约1nF到约1微法(μF)之间的范围内的电容值，但包络电容器266也可具有此范围之外的电容值。

图2A所示的视频带宽电路200的第一实施例包括包络电感262、包络电阻器264和包络电容器266的简单串联组合。相反地，在图2B到2F的实施例中，视频带宽电路201到205可包括与包络电感262和/或包络电阻器264并联耦合的一个或多个“旁路”或“并联”电容器C

在图2B的视频带宽电路201中，旁路电容器C

在图2C的视频带宽电路202中，旁路电容器C

在图2D的视频带宽电路203中，旁路电容器C

在图2E的视频带宽电路204中，第一旁路电容器C

参考图2B、2E和2F的视频带宽电路201、204和205，并联耦合的电感262和电容器268、274或278在接近内部并入有电路201、204或205的装置或电路(例如，图1、5的电路100或500)的中心操作频率的频率下形成并联谐振电路。如本文所使用并根据实施例，术语“接近中心操作频率”意指“在中心操作频率的20％内”。因此，例如，当装置具有2.0GHz的中心操作频率时，“接近中心操作频率”的频率对应于落在从1.8GHz到2.2GHz的范围内的频率。尽管2.0GHz作为示例中心操作频率给出，但装置还可具有不同于2.0GHz的中心操作频率。在替代实施例中，术语“接近中心操作频率”可意指“在中心操作频率的10％内”或“在中心操作频率的5％内”。

因为L

在图2C、2D和2E的视频带宽电路202、203、204的每个实施例中，旁路电容器270、272或276与包络电阻器264并联耦合。因为电容器270、272或276可用于将RF电流传送到包络电阻器264周围，所以电路202、203、204可使由包络电阻器264耗散的RF电流减少。电路202、203、204的这种特性还可用于更好地保护包络电阻器264免于原本可能在没有旁路电容器270、272或276的情况下流过包络电阻器264的过量电流所致的潜在损害。

与电路200相比，电路201到205中的每一者因为允许较少的RF电流流过包络电阻器264(并且由包络电阻器264耗散)而可提高装置效率。此外，因为电路201到205针对接近视频带宽电路所并入到的装置的中心操作频率的RF频率呈现高阻抗，所以电路201到205尽管可能连接到RF低阻抗点(例如，图1、5的RF低阻抗115或158)，但连接到RF低阻抗点并不重要。替代地，即使电路201到205耦合到展示较高RF阻抗的节点，也可实现电路201到205的益处。这包括输入阻抗匹配电路和输出阻抗匹配电路中的其它节点。

再次参考图1，并且如下文将结合图4A到4C更详细地描述，RF放大器装置的各种实施例可包括至少一个输入侧集成无源装置(IPD)组件(例如，图4A到4C的IPD组件480、481)和至少一个输出侧IPD组件(例如，图4A的IPD组件482、483)。输入侧IPD组件(多个组件)(例如，IPD组件480、481)包括输入电路110和视频带宽电路160的部分。类似地，输出侧IPD组件(多个组件)(例如，IPD组件482、483)包括输出电路150、视频带宽电路162和谐波终止电路170的部分。更具体地，每个IPD组件可包括具有一个或多个集成无源部件的半导体基板。在特定实施例中，每个输入侧IPD组件可包括分路电容114和118，以及视频带宽电路160的部件(例如，图2A到2F的部件262、264、266、268、270、272、274、276、278)。在其它特定实施例中，每个输出侧IPD组件可包括电容156和176，以及视频带宽电路162的部件(例如，图2A到2F的部件262、264、266、268、270、272、274、276、278)。

在其它实施例中，输入阻抗匹配电路110和输出阻抗匹配电路150、视频带宽电路160、162以及谐波终止电路170的一些部分可实施为不同/离散部件或实施为其它类型的组件的部分(例如，低温共烧陶瓷(LTCC)装置、小型PCB组件等)。在其它实施例中，输入阻抗匹配电路110和/或输出阻抗匹配电路150的一些部分可耦合到包括晶体管140的半导体管芯和/或集成在所述半导体管芯内。下文对包括IPD组件的实施例的详细描述不应被理解为限制本发明主题，并且术语“无源装置基板”或“IPD基板”意指包括无源装置的任何类型的结构，包括IPD、LTCC装置、晶体管管芯、PCB组件等。

图1的RF放大器电路100可用作单路径放大器，该单路径放大器在输入引线102处接收RF信号，通过晶体管140放大所述信号，并且在输出引线104处产生放大的RF信号。可替换的是，可利用RF放大器电路100的多个实例来提供多路径放大器，例如多尔蒂功率放大器或另一类型的多路径放大器电路。而在其它替代布置中，图1的RF放大器电路100可用于多尔蒂功率放大器的一个路径(例如，峰化放大器路径)，而替代放大器配置可用于多尔蒂功率放大器的另一条路径(例如，载波放大器路径)。

例如，图3是其中可实施RF功率放大器电路100的实施例的多尔蒂功率放大器300的简化示意图。放大器300包括输入节点302、输出节点304、功率分配器306(或分发器)、载波放大器路径320、峰化放大器路径321和组合节点380。负载390可耦合到组合节点380(例如，通过阻抗变换器，未示)以从放大器300接收放大的RF信号。

功率分配器306被配置成将在输入节点302处接收到的输入RF信号的功率划分成输入信号的载波部分和峰化部分。在功率分配器输出308处将载波输入信号提供到载波放大器路径320，并且在功率分配器输出309处将峰化输入信号提供到峰化放大器路径321。在全功率模式的操作期间，当载波放大器340和峰化放大器341都向负载390供应电流时，功率分配器306在放大器路径320、321之间划分输入信号功率。例如，功率分配器306可将功率均分，使得约一半的输入信号功率被提供到每个路径320、321(例如，对于对称多尔蒂放大器配置)。可替换的是，功率分配器306可不均分功率(例如，对于非对称多尔蒂放大器配置)。

本质上，功率分配器306划分输入节点302处供应的输入RF信号，并且划分的信号沿载波放大器路径320和峰化放大器路径321被分别放大。接着将放大的信号在组合节点380处同相地组合。重要的是，在整个受关注频带中维持载波放大器路径320与峰化放大器路径321之间的相位相干性以确保放大的载波信号和峰化信号同相地到达组合节点380，并且因此确保恰当的多尔蒂放大器操作。

根据实施例，虚线框301涵盖并入到单个封装功率放大器装置(例如，图4A、6的装置400或600)中的载波放大器路径320和峰化放大器路径321的部件。在替代实施例中，如由穿过框301的水平分隔线所指示，载波放大器路径320的部件可并入到第一封装功率放大器装置中，并且峰化放大器路径321的部件可并入到第二封装功率放大器装置中。

无论如何，载波放大器340和峰化放大器341中的每一者都包括一个或多个单级或多级功率晶体管集成电路(IC)(或功率晶体管管芯，例如图4A、6的管芯440、441)以用于放大通过放大器340、341传导的RF信号。根据各种实施例，可例如使用III-V族场效应晶体管(例如，HEMT)来实施载波放大器340和/或峰化放大器341中的任一者或两者的所有放大器级或最终放大器级，所述III-V族场效应晶体管例如GaN FET(或另一类型的III-V族晶体管，包括GaAs FET、GaP FET、InP FET或InSb FET)。在一些实施例中，在载波放大器340或峰化放大器341中的仅一者实施为III-V族FET的情况下，另一放大器可实施为硅基FET(例如，LDMOS FET)。

尽管载波功率晶体管IC和峰化功率晶体管IC可具有相同的外周/大小(例如，在对称多尔蒂配置中)，但载波功率晶体管IC和峰化功率晶体管IC也可具有不同的外周/大小(例如，在各种非对称多尔蒂配置中)。在非对称多尔蒂配置中，峰化功率晶体管IC通常比载波功率晶体管IC大某一倍数。例如，峰化功率晶体管IC可以是载波功率晶体管IC的大小的两倍，使得峰化功率晶体管IC的载流能力是载波功率晶体管IC的两倍。还可利用除了2∶1的比率之外的峰化与载波放大器IC大小比率。

在多尔蒂放大器300的操作期间，载波放大器340被偏置以在AB类模式下操作，并且峰化放大器341被偏置以在C类模式下操作。在低功率电平下，在节点302处的输入信号的功率低于峰化放大器341的接通阈值电平的情况下，放大器300在低功率(或退避)模式下操作，其中载波放大器340是向负载390供应电流的唯一放大器。当输入信号的功率超过峰化放大器341的阈值电平时，放大器300在高功率模式下操作，其中载波放大器340和峰化放大器341均向负载390供应电流。此时，峰化放大器341在组合节点380处提供有源负载调制，从而允许载波放大器340的电流持续线性地增大。

在载波放大器340的输入和/或输出处实施输入阻抗匹配网络310和输出阻抗匹配网络350(输入MNc、输出MNc)。类似地，在峰化放大器341的输入和/或输出处实施输入阻抗匹配网络311和输出阻抗匹配网络351(输入MNp、输出MNp)。在每种情况下，匹配网络310、311、350、351可用于将载波放大器340和峰化放大器341的栅极阻抗和漏极阻抗变换为更合乎需要的系统级阻抗，并且操控信号相位以确保恰当的多尔蒂放大器操作。输入阻抗匹配网络和输出阻抗匹配网络310、311、350、351在包括载波放大器340和/或峰化放大器341的功率晶体管封装内部实施(如框301所示)。在一些实施例中，额外匹配部件可在功率晶体管封装外部实施于所述功率晶体管封装所安装到的PCB或其它基板上。

根据一个实施例，载波路径320和峰化路径321具有基本上相同的电路配置(例如，每个路径320、321被配置成基本上与图1、5的放大器100或500相同)。在此类实施例中，输入阻抗匹配网络310、311各自可具有双T型匹配配置的输入匹配网络110(图1、5)，如图3中接近网络310和311的箭头所指的虚线框所指示。

在替代实施例中，并且尤其在多尔蒂放大器是非对称多尔蒂放大器的实施例中，载波路径320和峰化路径321可具有不同电路配置。例如，在其中峰化放大器晶体管外周显著大于载波放大器晶体管外周(例如，两倍大)的非对称多尔蒂放大器实施例中，峰化放大器路径321的输入阻抗匹配网络311可具有双T型匹配配置的输入匹配网络110(图1)以补偿峰化放大器晶体管的较大C

根据实施例，视频带宽电路360、361、362、363(例如，图1的电路160、162)耦合到输入匹配网络和输出匹配网络310、311、350、351中的每一者(例如，耦合到每个网络310、311、350、351的RF冷点节点)。另外，根据实施例，载波放大器路径320和峰化放大器路径321中的每一者可包括耦合在放大器340、341的输出与接地参考之间的谐波频率终止(HT)电路370、371(例如，图1中的电路170)。例如，对于二次谐波频率下的信号能量，谐波频率终止电路370、371可提供到接地的低阻抗路径。谐波频率终止电路370、371被配置成在相对宽的分数带宽内控制谐波阻抗。

多尔蒂放大器300具有“非反相”负载网络配置。在非反相配置中，输入电路被配置成使得在放大器300的中心操作频率f0下，供应到峰化放大器341的输入信号相对于供应到载波放大器340的输入信号延迟90度。本质上，此相位延迟旨在补偿在载波放大器340的输出处施加的90度相位延迟，如下文所描述。为了提供输入侧相位延迟，相位延迟元件382对峰化输入信号施加约90度的相位延迟，使得载波输入RF信号和峰化输入RF信号以约90度的相位差到达载波放大器340和峰化放大器341的输入。例如，相位延迟元件382可包括装置301所耦合到的PCB上的四分之一波长发送线，或具有约90度电长度的另一适当类型的延迟元件。

如上文所指示，输出电路被配置成对载波放大器340的输出与组合节点380之间的信号施加约90度相位延迟，这确保来自载波放大器340和峰化放大器341的放大的信号同相地到达组合节点380。此输出侧相位延迟通过额外延迟元件384(例如，PCB上的另一四分之一波发送线)实现。

多尔蒂放大器的替代实施例可具有“反相”负载网络配置。在此类配置中，输入电路被配置成使得在放大器300的中心操作频率f0下，供应到载波放大器340的输入信号相对于供应到峰化放大器341的输入信号延迟约90度，并且输出电路被配置成对峰化放大器341的输出与组合节点380之间的信号施加约90度相位延迟。

放大器340和341连同视频带宽电路360到363、谐波频率终止电路370、371以及匹配网络310、311、350、351的部分可实施于离散的封装功率放大器装置中。在此类装置中，输入引线和输出引线耦合到装置基板，并且每个放大器340、341可包括也耦合到所述装置基板的单级或多级功率晶体管。视频带宽电路360到363、谐波频率终止电路370、371以及输入匹配网络和输出匹配网络310、311、350、351的各部分可实施为封装装置内的额外部件。

例如，图4A是体现图1的电路100的两个并联实例的封装RF放大器装置400的实施例的俯视图，并且所述封装RF放大器装置400可用于在多尔蒂放大器(例如，图3的多尔蒂放大器300)中提供放大器(例如，图3的放大器340、341)以及匹配网络的部分(例如，图3的匹配网络310、311、350、351的部分)。为了增强理解，图4A应结合示出图4A中的框4B涵盖的放大器400的一部分的顶部和侧面横截面图的图4B和4C查看。放大器400的此部分对应于峰化放大器路径421的输入侧。

装置400包括两个输入侧IPD组件480、481，每个输入侧IPD组件包括输入阻抗匹配电路410、411(例如，图1、3的电路110、310、311)和视频带宽电路460、461(例如，图1、3的电路160、360、361)的部分。此外，装置400包括两个输出侧IPD组件482、483，每个输出侧IPD组件包括输出阻抗匹配电路450、451(例如，图1、3的电路150、350、351)、视频带宽电路462、463(例如，图1、3的电路162、362、363)和谐波终止电路470、471(例如，图1、3的电路170、370、371)的部分。

在实施例中，装置400包括凸缘406(或“装置基板”)，所述凸缘406包括刚性导电基板，所述刚性导电基板的厚度足以为装置400的各种电气部件和元件提供结构支撑。另外，凸缘406可充当用于晶体管管芯440、441和安装在凸缘406上的其它装置的散热器。如图4C中最佳所示，凸缘406具有顶部表面和底部表面(图4A中仅可见顶部表面的中心部分)和对应于装置400的周边的基本矩形周边。

凸缘406由导电材料形成，并且可用于为装置400提供接地参考节点。例如，各种部件和元件可具有电耦合到凸缘406的端，并且当装置400并入到更大的电气系统中(例如，耦合到PCB)时，凸缘406可电耦合到系统接地。至少凸缘406的顶部表面由导电材料层形成，并且有可能全部凸缘406由块体导电材料形成。

如最佳在图4C中所见，在实施例中，隔离结构408附接到凸缘406的顶部表面。由刚性电绝缘材料形成的隔离结构408在装置的导电特征之间(例如，在引线402到405、492到495与凸缘406之间)提供电隔离。如图4A中从顶部查看，隔离结构408可具有框架形状，所述框架形状包括具有中心开口的基本围封的四边结构。隔离结构408可具有基本矩形形状，如图4A所示，或隔离结构408可具有另一形状(例如，环形圈、椭圆形等)。

通过隔离结构408中的开口暴露的凸缘406的顶部表面的部分在本文中被称作装置400的“有源区域”。晶体管管芯440、441连同IPD组件480、481、482、483一起定位在装置400的有源装置区域内，这将在下文更详细地描述。例如，晶体管管芯440、441和IPD组件480到483可使用导电环氧树脂、焊料、焊料凸块、烧结和/或共晶接合耦合到凸缘406的顶部表面。

装置400容纳两个放大路径(用箭头420、421指示)，其中每个放大路径420、421表示电路100(图1)的物理实施方案。当并入到多尔蒂放大器(例如，图3的多尔蒂放大器300)中时，放大路径420可对应于载波放大器路径(例如，图3的载波放大器路径320)，并且放大路径421可对应于峰化放大器路径(例如，图3的峰化放大器路径321)。

每个路径420、421包括输入引线402、403(例如，图1的输入引线102)、输出引线404、405(例如，图1的输出引线104)、一个或多个晶体管管芯440、441(例如，图1的晶体管140或图3的放大器340、341)、输入阻抗匹配电路410、411(例如，图1的输入阻抗匹配电路110或图3的输入匹配网络310、311的部分)、输出阻抗匹配电路450、451(例如，图1的输出阻抗匹配电路150或图3的输出匹配网络350、351的部分)、输入侧视频带宽电路460、461(例如，图1、3的视频带宽电路160、360、361)、输出侧视频带宽电路462、463(例如，图1、3的视频带宽电路162、362、363)以及输出侧谐波终止电路470、471(例如，图1、3的谐波终止电路170、370、371)。

输入引线和输出引线402到405安装在隔离结构408的顶部表面上，位于中心开口的相对侧，并且因此输入引线和输出引线402到405被抬升得高于凸缘406的顶部表面且与凸缘406电隔离。通常，输入引线和输出引线402到405被定向成允许在输入引线和输出引线402到405与隔离结构408的中心开口内的部件和元件之间附接焊线。

每个晶体管管芯440、441包括集成功率FET(例如，图4C的FET443)，其中每个FET具有控制端(例如，图1的栅极端142)和两个电流传导端(例如，图1的漏极端144和源极端145)。每个晶体管管芯440、441内的FET的控制端通过输入阻抗匹配电路410、411耦合到输入引线402、403。另外，每个晶体管管芯440、441内的FET的一个电流传导端(例如，漏极端)通过输出阻抗匹配电路450、451耦合到输出引线404、405。在实施例中，每个晶体管管芯440、441内的FET的另一电流传导端(例如，源极端)通过管芯440、441电耦合到凸缘406(例如，到接地)。

在放大路径420、421的输入侧，装置400包括耦合在输入引线402、403与功率晶体管管芯440、441的输入(例如，栅极端)之间的输入阻抗匹配电路410、411(例如，图1、3的匹配电路110、310、311)、视频带宽电路460、461(例如，图1、3的VBW电路160、360、361)和偏置电路490(例如，图1的偏置电路190)。

为了更好地解释装置400的输入侧，现参考包括图4A的框4B内围封的装置400的一部分的放大顶部和侧面横截面图的图4A和4B。更具体地，图4A和4B分别是峰化放大器路径421的输入侧的顶部和侧面横截面图，所述输入侧包括输入阻抗匹配电路411(例如，图1、3的输入匹配电路110、311)和视频带宽电路461(例如，图1、3的电路160、361)的实施例。应在此处简单指出，载波放大器路径420的输入侧可与峰化放大器路径421的输入侧相同，因此，下文对峰化放大器路径421的输入侧的描述同样适用于载波放大器路径420的输入侧。如先前所论述(并且在下文详细描述)，可替换的是，载波放大器路径420的输入侧可不同于峰化放大器路径421的输入侧。

图4B中所示的装置400的部分包括功率晶体管管芯441(例如，峰化放大器管芯)的输入(栅极)侧、输入引线403的一部分以及输入侧IPD组件481。为了增强理解，图4C包括根据示例实施例的图4B的RF功率放大器装置中沿线4C-4C的部分的横截面侧视图。更具体地，图4C是穿过输入引线403、IPD组件481、凸缘406的一部分和晶体管管芯441的横截面图。如在图4C中所指示，功率晶体管管芯441和IPD组件481耦合到导电凸缘406，并且输入引线403与导电凸缘406电隔离(例如，使用隔离结构408)。

功率晶体管管芯441包括在功率晶体管管芯441内电连接到集成于管芯441内的单级或末级FET 443的控制端(例如，栅极端)的晶体管输入端442(例如，导电接合垫)。如先前所论述，每个FET 443可包括III-V族场效应晶体管(例如，HEMT)，例如GaN FET(或另一类型的III-V族晶体管，包括GaAs FET、GaP FET、InP FET或InSb FET)。更具体地，每个FET 443可在基底半导体基板447(例如，GaN基板、硅上GaN基板、碳化硅上GaN基板等)中和上一体地形成。FET 443的控制端(例如，栅极端)与管芯441的输入端442之间的导电连接可通过交替的介电层和图案化导电层的堆叠结构448形成，其中图案化导电层的各部分使用导电通孔电连接。管芯441的底部表面上的导电层449可提供接地节点(例如，用于源极端，所述源极端可使用基板通孔或掺杂沉降区(未示)连接到导电层449(并且因此连接到导电凸缘406))。

IPD组件481也可包括基底半导体基板485(例如，可在本文中称作“IPD基板”的硅基板、碳化硅基板、GaN基板或另一类型的半导体基板)和具有交替介电层和图案化导电层的堆叠结构486，其中图案化导电层的各部分使用导电通孔电连接。如下文将更详细地论述，输入阻抗匹配电路411和视频带宽电路461的各种电气部件一体地形成于IPD组件481内和/或连接到IPD组件481。这些电气部件可电连接到IPD组件481的顶部表面处的导电接合垫(例如，接合垫413、415)，并且还可使用通到IPD组件481的底部表面上的导电层487的基板通孔电连接到导电凸缘406(例如，到接地)。

首先，将更详细地描述晶体管管芯441与输入引线403之间通过输入阻抗匹配电路411实现的连接。更具体地，输入引线403通过输入阻抗匹配电路411的实例电耦合到晶体管管芯441的输入端442。输入端442继而电耦合到晶体管管芯441内的FET 443的控制端(例如，栅极端)。

例如，在实施例中，输入阻抗匹配电路411可包括三个电感元件412、416、420(例如，图1的电感元件112、116、120)和两个分路电容器414、418(例如，图1的分路电容114、118)。第一电感元件412(例如，图1的电感元件112)可实施为耦合在IPD组件481的顶部表面上的输入引线403与导电接合垫413(例如，对应于图1的连接节点113)之间的第一组焊线。第二电感元件416(例如，图1的电感元件116)可实施为耦合在IPD组件481的接合垫413与接合垫415(对应于图1的连接节点115)之间的第二组焊线。在替代实施例中，第二电感元件(例如，图1的电感元件116)可实施为一体地形成为IPD组件481的部分的一个或多个发送线段(例如，导电线圈)，或实施为电耦合在接合垫413与415之间的一个或多个离散电感器(“片式电感器”)。最后，第三电感元件420(例如，图1的电感元件120)可实施为耦合在接合垫415与晶体管管芯441的输入端442之间的第三组焊线。

根据实施例，分路电容器418(例如，图1的分路电容器118)的第一电极(或端)电耦合到导电接合垫413，并且分路电容器418的第二电极(或端)电耦合到导电凸缘(例如，使用延伸穿过半导体基板485的导电基板通孔)。根据另一实施例，分路电容器414(例如，图1的分路电容器114)的第一电极(或端)电耦合到导电接合垫415，并且分路电容器414的第二电极(或端)电耦合到导电凸缘。分路电容器414、418可实施为一体地形成为IPD组件481的部分的MIM电容器(或一组并联耦合的MIM电容器)。在替代实施例中，分路电容器414、418中的任一者或这两者可使用耦合到IPD组件481的顶部表面的一个或多个离散电容器或使用另一类型的电容器实施。

如上文所提及且如图4A中所示，载波放大器路径420和峰化放大器路径421各自可包括相同输入匹配网络(例如，图1的双T型匹配配置的网络110)。在替代实施例中，并且尤其在多尔蒂放大器是非对称多尔蒂放大器的实施例中，载波路径420和峰化路径421可具有不同电路配置。例如，在其中峰化放大器晶体管外周显著大于载波放大器晶体管外周(例如，两倍大)的非对称多尔蒂放大器实施例中，峰化放大器路径421的输入阻抗匹配网络411可具有双T型匹配配置的输入匹配网络110(图1、3)以补偿峰化放大器晶体管的较大C

如上文所提及，在实施例中，视频带宽电路461包括于输入侧IPD组件481中。在各种实施例中，视频带宽电路461可具有数个配置中的任一者，例如但不限于图2A到2F中所示的一个配置。在图4B和4C中所示的对应于图2F的视频带宽电路205的实施例中，视频带宽电路461包括电连接在节点415(例如，图1、2F的节点115、215，可对应于或耦合到RF低阻抗点)与接地参考(例如，凸缘406)之间的包络电阻器464(例如，图2F的电阻器264)、包络电感器462(例如，图2F的电感器262)和包络电容器466(例如，图2F的电容器266)的串联组合。另外，视频带宽电路461包括与包络电感器462并联连接的旁路电容器478(例如，图2F的旁路电容器278)。在图4B的实施例中，包络电感器462和旁路电容器478的并联组合的两个实例在IPD组件481的相对侧上实施。更具体地，在所示实施例中，包络电感器462和电容器478的并联组合并联连接在包络电阻器464与包络电容器466之间。在替代实施例中，视频带宽电路461可仅包括包络电感器462与电容器478的组合的一个实例，或包括包络电感器462与电容器478的组合的多于两个实例。

在图4B、4C的实施例中，包络电阻器464一体地形成为IPD组件481的部分。例如，每个包络电阻器464可以是由堆叠结构486上或内的多晶硅层形成的多晶硅电阻器，并且电耦合在接合垫415与包络电感器462和旁路电容器478的并联组合之间。在其它替代实施例中，包络电阻器464可由硅化钨或另一材料形成，可以是厚膜电阻器或薄膜电阻器，或可以是耦合到IPD组件481的顶部表面的离散部件。

如图4B和4C的实施例中所示，包络电感器462也可一体地形成为IPD组件481的部分。例如，每个包络电感器462可以是由堆叠结构486的一个或多个导电层的部分形成的图案化导体，其中导体的第一末端电耦合到包络电阻器464，并且导体的第二末端电耦合到包络电容器466的第一端。在替代实施例中，每个包络电感器462可实施为多个焊线，或实施为螺旋电感器(例如，在IPD组件481的顶部表面上或靠近所述顶部表面)，或实施为耦合到IPD组件481的顶部表面的离散电感器。

在实施例中，旁路电容器478与每个包络电感器462并联耦合。每个旁路电容器478可以是例如(例如，使用焊料、导电环氧树脂或其它方式)连接到IPD组件481的顶部表面的离散电容器。更具体地，每个旁路电容器478的第一端可电耦合到包络电阻器464并且电耦合到包络电感器462的第一端，并且每个旁路电容器478的第二端可连接到包络电感器462的第二端并且连接到包络电容器466的第一端。

例如，每个旁路电容器478可以是具有并联的交错电极和环绕式末端的多层电容器(例如，多层陶瓷电容器)。可替换的是，每个旁路电容器478可形成单独IPD(例如，形成在半导体基板上的MIM电容器)的一部分，或可以是与IPD组件481的半导体基板一体地形成的电容器(例如，MIM电容器)。可替换的是，每个旁路电容器478可实施为能够为视频带宽电路461提供所要电容的某一其它类型的电容器。

包络电容器466电耦合在接地参考节点(例如，IPD组件481的底部表面处的导电层487)与包络电感器462和旁路电容器478的并联组合之间。例如，电容器466可以是与IPD组件481的IPD基板一体地形成的MIM电容器。在一些实施例中，电容器466可形成于完全在半导体基板485上方的堆叠结构486中，或电容器466可具有延伸到半导体基板485中或以其它方式耦合到或接触半导体基板485的部分。可替换的是，包络电容器466可以是例如(例如使用焊料、导电环氧树脂或其它方式)连接到IPD组件481的顶部表面的离散电容器。尽管在图4C中示出用于电容器414、418和466的特定双板电容器结构，但可替换的是，可利用各种其它电容器结构，如本领域的技术人员基于本文中的描述所理解。

再次参考图4A，现在转到放大路径420、421的输出侧，装置400还包括输出阻抗匹配电路450、451(例如，图1、3的匹配电路150、350、351)、视频带宽电路462、463(例如，图1、3的VBW电路162、362、363)、谐波终止电路470、471(例如，图1、3的电路170、370、371)以及耦合在功率晶体管管芯440、441的输出(例如，漏极端)与输出引线404、405之间的偏置电路491(例如，图1的偏置电路191)。

就如输入侧，输出阻抗匹配电路450、451、视频带宽电路462、463和谐波终止电路470、471的一些部件可通过集成于IPD组件482、483内的焊线和部件实施。简单来说，每个输出阻抗匹配电路450、451和谐波终止电路470、471的电感部件(例如，图1中的电感152、154、172)可通过焊线实施，如图4A中所示。例如，对应于图1的电感152的第一组焊线可耦合在连接到每个晶体管管芯440、441内的FET的电流传导端(例如，图1的漏极端144)的导电管芯接合垫与输出引线404、405(例如，图1的输出引线104)之间。对应于图1的电感154的第二组焊线可耦合在同一管芯接合垫与IPD组件482或483的导电接合垫之间，所述导电接合垫对应于图1的节点158。对应于图1的电感172的第三组焊线可耦合在输出引线404、405与IPD组件482或483的另一导电接合垫之间，所述另一导电接合垫对应于图1中的节点173。图1的电容156和176以及视频带宽电路162的各个部件全都可一体地包括于每个IPD组件482、483内。本质上，每个视频带宽电路462、463耦合在IPD节点/接合垫(例如，图1的RF低阻抗节点158)与接地参考(例如，凸缘406)之间。此外，每个谐波终止电路470、471耦合在输出引线404、405与接地参考之间。

除上述元件之外，装置400的每个放大路径420、421还包括栅极偏置电路系统490和漏极偏置电路系统491(例如，图1的偏置电路190、191)。在图4A的实施例中，每个偏置电路包括呈焊线492、494形式的电感元件(例如，图1的电感元件192、194)，所述电感元件具有(通过IPD 480到483和额外焊线)电耦合到管芯440、441的栅极或漏极接合垫的第一末端，以及连接到偏置引线493、495(例如，图1的偏置引线193、195)的近侧(内部)末端的第二末端。另外，每个偏置电路包括偏置引线493、495和电容器496、498(例如，图1的电容器196、198)中的一者。例如，每个电容器496、497可以是第一端耦合到偏置引线493、495的远侧(外部)末端并且第二端耦合到接地参考节点(例如，装置400所连接到的PCB上的接地节点)的离散电容器。如先前所提及，在替代实施例中，可替换的是，可通过输入引线402、403和/或输出引线404、405提供栅极和/或漏极偏置电压。

在图4A到4C的例子中，装置400包括本质上并行地起作用的两个晶体管管芯440、441，但另一半导体装置还可包括单个晶体管管芯或多于两个晶体管管芯。另外，装置400包括本质上也并行起作用的两个输入侧IPD组件480、481和两个输出侧IPD组件482、483。应理解，还可实施更多或更少的IPD组件480到483。

根据实施例，装置400并入在气腔封装中，其中晶体管管芯440、441、IPD组件480到483以及各种其它部件位于围封的气腔内。基本上，气腔以凸缘406、隔离结构408和封盖(未示)为界，所述封盖覆盖并接触隔离结构408和引线402到405、492到495。在其它实施例中，装置400的部件可并入到包覆模制封装(即，其中有源装置区域内的电气部件由非导电模制化合物包封且其中引线402到405、492到495的近侧(内部)部分也可由所述模制化合物包围的封装)中。在包覆模制封装中，可不包括隔离结构408，并且可通过模制化合物将引线402到405、492到495与凸缘406电隔离。

结合图1到3和图4A到4C所示和描述的放大器电路和功率晶体管装置的实施例可被视为“伪”F类放大器，因为这些实施例并不特定地包括三次谐波控制电路系统。在将结合图5和6描述的其它替代实施例中，三次谐波控制电路系统(例如，图5、6的电路570、670、671)可连接到功率晶体管管芯的输出(例如，漏极)，从而产生具有“真”逆F类操作的功率放大器电路。

首先参考图5，根据替代实施例，呈现可在封装功率晶体管装置内实施的RF功率放大器电路500的示意图。功率放大器电路500可被视为“真”逆F类放大器。在实施例中，电路500在许多方面与电路100(图1)相同，因为电路500也包括输入引线102、输入阻抗匹配电路110、晶体管140、输出阻抗匹配电路150、视频带宽电路160、162、谐波终止电路170、偏置电路190、191和输出引线104。这些部件和电路中的每一者可与结合图1所描述的部件和电路相同。出于简洁的目的，此处不再重复对那些部件和电路的描述，但该描述旨在并入到功率放大器电路500的此描述中。并入在离散封装放大器装置(例如，图6的装置600)内的电路500的部件由框501包围。

电路500不同于电路100(图1)之处在于，电路500还包括被配置成在操作基频的三次谐波下谐振的额外谐波控制电路570。在包括三次谐波控制电路570的情况下，电路500能够在“真”逆F类模式下操作。

根据实施例，谐波终止电路570被配置成在放大器500的操作基频的三次谐波下谐振。电路570耦合在晶体管140的输出端144(例如，漏极端)与接地(或另一参考电压)之间。谐波终止电路570包括串联耦合在输出端144与接地(或另一参考电压)之间的电感元件572(例如，额外一组焊线)和电容576，并且对于在电路500的操作基频的三次谐波下的信号能量，元件的此串联组合充当到接地的低阻抗路径。根据实施例，电感元件572可具有在约50pH到约500pH之间的范围内的电感值，并且电容576可具有在约0.5pF到约3.0pF之间的范围内的电容值，但这些部件的值也可在这些范围之外。例如，在2.0GHz的示例操作基频(该操作基频具有6.0GHz的三次谐波频率)下，电感元件572可具有约120pH的电感值，并且电容576可具有约6pF的电容值，以在三次谐波频率下适当谐振。

就如放大器100，放大器500的各个部件可实施于离散的封装功率放大器装置中。例如，图6是体现图5的电路500的两个并联实例的封装RF放大器装置600的实施例的俯视图，并且所述封装RF放大器装置600可用于在多尔蒂放大器(例如，图3的多尔蒂放大器300)中提供放大器(例如，图3的放大器340、341)以及匹配网络的部分(例如，图3的匹配网络310、311、350、351的部分)。

装置600在许多方面与装置400(图4A)相同，因为装置600也包括两个输入侧IPD组件480、481，每个输入侧IPD组件包括输入阻抗匹配电路410、411(例如，图3、5的电路110、310、311)以及视频带宽电路460、461(例如，图3、5的电路160、360、361)的部分。此外，装置600包括两个输出侧IPD组件682、683，每个输出侧IPD组件包括输出阻抗匹配电路450、451(例如，图3、5的电路150、350、351)、视频带宽电路462、463(例如，图3、5的电路162、362、363)和谐波终止电路470、471(例如，图3、5的电路170、370、371)的部分。这些部件和电路中的每一者可与结合图4A所描述的部件和电路相同。出于简洁的目的，此处不再重复对那些部件和电路的描述，但该描述旨在并入到功率放大器装置600的此描述中。

装置600不同于装置400(图4A)之处在于，装置600还包括被配置成在操作基频的三次谐波下谐振的额外三次谐波控制电路670、671。在包括三次谐波控制电路670、671的情况下，装置600能够在“真”逆F类模式下操作。根据实施例，每个三次谐波控制电路670、671的电感572(图5)通过耦合在每个管芯440、441的输出接合垫(漏极接合垫)与每个IPD组件682、683的接合垫之间的额外一组焊线实施。每个三次谐波控制电路670、671的电容576(图5)通过一体地形成于每个IPD组件682、683内或耦合到每个IPD组件的额外电容器实施。因此，IPD组件682、683可极类似于IPD组件482、483(图4A)，不同之处在于，IPD组件682、683各自包括对应于电容576(图5)的额外分路电容器。

图4A到4C和6示出RF放大器装置的实施例，该RF放大器装置包括耦合到基板(例如，存在居间电隔离)的输入引线和输出引线，以及在输入与输出引线之间也耦合到基板的IPD和晶体管管芯。此类RF放大器装置可特别适合用于高功率放大。基于本文中的描述，本领域的技术人员将理解，还可使用不同形式的封装或构造来实施各种实施例。例如，包括本发明主题的实施例的一个或多个放大路径可耦合到例如PCB的基板、无引线类型的封装(例如，方形扁平无引线(QFN)封装)或另一类型的封装。在此类实施例中，可使用导电焊盘或其它输入/输出(I/O)结构来实施放大路径的输入和输出。此类实施方案可能特别适用于较低功率放大系统，例如包括相对低功率的多尔蒂放大器，其中载波放大路径和峰化放大路径(包括裸晶体管管芯、IPD、偏置电路等)、功率分配器、延迟和阻抗反演(delay andimpedance inversion)元件、组合器以及其它部件可耦合到基板。应理解，本发明主题的实施方案不限于所示实施例。

为了更好地传达所提出的电路的潜在优点，图7A和7B是描绘在具有和不具有图1和5的示例放大器实施例的输入阻抗匹配拓扑的情况下的放大器基频下的阻抗轨迹的史密斯圆图700、750。更具体地，史密斯圆图700描绘输入阻抗匹配电路(例如，图1、5的电路110)的实施例的基频阻抗轨迹，所述输入阻抗匹配电路具有在功率晶体管(例如，图4C的功率晶体管443)的固有输入阻抗Zin到封装的引线平面(例如，到图4A、6的输入引线403)之间的双T型匹配拓扑。相反地，史密斯圆图750描绘常规输入阻抗匹配电路(例如，图3的电路110′)的基频阻抗轨迹，所述常规输入阻抗匹配电路具有在功率晶体管的固有输入阻抗Zin到封装的引线平面之间的单个输入T型匹配拓扑。

在史密斯圆图700、750两者中，圆710由GaN管芯(例如，图4A到4C、6的包括GaN功率晶体管的功率晶体管管芯441)的固有Q因数限定。为了避免操作带宽上可能带来不合需要的损耗的阻抗分散，各种实施例的双T型匹配拓扑被设计成使得所有阻抗移动保持在固有Q圆710内。相比之下，常规阻抗匹配电路的单输入T型匹配拓扑延伸到固有Q圆外部，如下文将描述。

首先参考对应于示例实施例的双T型匹配拓扑的史密斯圆图700，将描述从功率晶体管(例如，图1、4B到4C、5的晶体管140)的固有Zin开始到封装的引线平面的阻抗移动，应注意，为了让描述更简单，与连接焊线(例如，对应于图1、5的电感部件112)相关联的移动未在史密斯圆图700、750中示出。

点720对应于GaN晶体管(例如，图1、4B到4C、5的晶体管140)的固有Zin。从点720到点722的第一移动由第一串联电感(例如，图1、4B到4C、5的电感/焊线120、420)提供，从点722到点724的第二移动由第一分路电容(例如，图1、4B到4C、5的电容器/电容114、414)提供，从点724到点726的第三移动由第二串联电感(例如，图1、4B到4C、5的电感/焊线116、416)提供，并且从点726到728的最终移动由第二分路电容(例如，图1、4B到4C、5的电容/电容器118、418)提供。从史密斯圆图700显而易见，双T型匹配拓扑可避免越界到圆710之外，这避免了在操作带宽上的不合需要的分散和相关联损耗。

现参考对应于常规输入阻抗匹配电路(例如，图3的电路110′)的单T型匹配拓扑的史密斯圆图750，点760对应于GaN晶体管的固有Zin。从点760到点762的第一移动由唯一串联电感提供，而从点762到点764的第二和最终移动由唯一的分路电容提供。与史密斯圆图700相比，从史密斯圆图750显而易见，单T型匹配拓扑通过第二移动越界到圆710之外，这可能导致操作带宽中不合需要的分散和相关联损耗。

史密斯圆图700和750中示出的结果的比较指示在保持Q因数变换与功率晶体管的固有Zin Q因数一致时，使用双T型匹配拓扑更容易实现较高实部阻抗值。双T型匹配拓扑的此改进的Q因数质量可使引线平面处的分散阻抗更少并且相关联损耗更少。另外，双T型匹配拓扑使得设计对焊线环路高度变化不太敏感，因为所述拓扑的频率分散比单T型匹配拓扑更少。

图7C是描绘在具有图1和5的示例放大器实施例的输入阻抗匹配拓扑的放大器实施例的二次谐波频率下的阻抗轨迹的史密斯圆图780。更具体地，史密斯圆图780描绘输入阻抗匹配电路(例如，图1、5的电路110)的实施例的二次谐波频率阻抗轨迹，所述输入阻抗匹配电路具有在功率晶体管(例如，图4C的功率晶体管443)的固有输入阻抗Zin到封装的引线平面(例如，到图4A、6的输入引线403)之间的双T型匹配拓扑。另外，在史密斯圆图780中，圆710由GaN管芯(例如，图4A到4C、6的包括GaN功率晶体管的功率晶体管管芯441)的固有Q因数限定。

在史密斯圆图780中，点782对应于GaN晶体管(例如，图1、4B到4C、5的晶体管140)的固有Zin。从点782到点784的第一移动由第一串联电感(例如，图1、4B到4C、5的电感/焊线120、420)提供，从点784到点786的第二移动由第一分路电容(例如，图1、4B到4C、5的电容器/电容114、414)提供，从点786到点788的第三移动由第二串联电感(例如，图1、4B到4C、5的电感/焊线116、416)提供，从点788到点790的第四移动由第二分路电容(例如，图1、4B到4C、5的电容/电容器118、418)提供，并且从点790到点792的最终移动由第三串联电感(例如，图1、4B到4C、5的电感/焊线112、412)提供。从史密斯圆图780显而易见，双T型匹配拓扑(例如，图1、5的输入阻抗匹配电路110)被配置成产生或目标定为约j*X的Zs_2f

一种功率放大器装置的实施例包括实施于功率放大器封装内的放大路径。所述放大路径包括输入封装引线和输出封装引线、具有晶体管输入端和晶体管输出端以及功率晶体管的晶体管管芯，以及电耦合在所述输入封装引线与所述晶体管输入端之间的两级输入阻抗匹配电路。所述两级输入阻抗匹配电路具有双T型匹配拓扑，所述双T型匹配拓扑包括耦合到所述第一输入封装引线的第一谐振器，以及耦合在所述第一谐振器与所述晶体管输入端之间的第二谐振器。所述放大路径还包括耦合在所述晶体管输出端与所述第一输出封装引线之间的输出阻抗匹配电路以及耦合到所述第一输出封装引线的二次输出谐波终止电路。

功率放大器装置的另一实施例形成多尔蒂放大器的一部分。所述功率放大器装置包括功率放大器封装、实施于所述功率放大器封装内的峰化放大路径以及实施于所述封装内的载波放大路径。所述峰化放大路径包括：第一输入封装引线和第一输出封装引线，其耦合到所述功率放大器封装并且在所述功率放大器封装的内部与所述功率放大器封装的外部之间延伸；第一晶体管管芯，其包覆在所述功率放大器封装内并且包括晶体管输入端、晶体管输出端和第一功率晶体管，所述第一功率晶体管具有耦合到所述晶体管输入端的输入端和耦合到所述晶体管输出端的输出端；两级输入阻抗匹配电路，其包覆在所述功率放大器封装内并且电耦合在所述第一输入封装引线与所述晶体管输入端之间。所述两级输入阻抗匹配电路具有双T型匹配拓扑，所述双T型匹配拓扑包括耦合到所述第一输入封装引线的第一谐振器，以及耦合在所述第一谐振器与所述晶体管输入端之间的第二谐振器。所述峰化放大路径还包括：输出阻抗匹配电路，其包覆在所述功率放大器封装内并且耦合在所述晶体管输出端与所述第一输出封装引线之间；以及二次输出谐波终止电路，其包覆在所述功率放大器封装内并且耦合到所述第一输出封装引线。所述载波放大路径包括：第二输入封装引线和第二输出封装引线，其耦合到所述功率放大器封装并且在所述功率放大器封装的内部与所述功率放大器封装的外部之间延伸；第二晶体管管芯，其包覆在所述功率放大器封装内并且包括第二功率晶体管；额外输入阻抗匹配电路，其包覆在所述功率放大器封装内并且电耦合在所述第二输入封装引线与所述第二功率晶体管的输入端之间；额外输出阻抗匹配电路，其包覆在所述功率放大器封装内并且耦合在所述第二功率晶体管的输出端与所述第二输出封装引线之间；以及额外二次输出谐波终止电路，其包覆在所述功率放大器封装内并且耦合到所述第二输出封装引线。

前述详细描述本质上仅为说明性的，并不意图限制主题的实施例或此类实施例的应用和使用。如本文所使用，词语“示例性”意指“充当例子、实例或图解说明”。本文中描述为示例性的任何实施方案不必理解为比其它实施方案优选或有利。此外，并不意欲受到前述技术领域、背景技术或具体实施方式中呈现的任何明确或暗示的理论束缚。

本文中含有的各图中示出的连接线旨在表示各种元件之间的示例性功能关系和/或物理联接。应注意，所述主题的实施例中可存在许多替代或另外的功能关系或物理连接。另外，本文中还可仅出于参考的目的使用某些术语，因此这些术语并不意图具有限制性，并且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。

如本文所使用，“节点”意指任何内部或外部参考点、连接点、接合点、信号线、导电元件等，在“节点”处存在给定信号、逻辑电平、电压、数据模式、电流或量。此外，两个或更多个节点可通过一个物理元件实现(并且两个或更多个信号即使在公共节点处接收或输出也可进行多路复用、调制或以其它方式区分)。

前文描述提及元件或节点或特征“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”意指一个元件直接连接到另一元件(或与另一元件直接连通)，且不必以机械方式。同样，除非以其它方式明确地陈述，否则“耦合”意指一个元件直接或间接连接到另一元件(或直接或间接与另一元件连通，以电气方式或以其它方式)，且未必以机械方式。因此，虽然图中示出的示意图描绘元件的一个示例性布置，但额外居间元件、装置、特征或部件可存在于所描绘主题的实施例中。

尽管前文具体实施方式中已呈现至少一个示例性实施例，但应了解，存在大量变型。还应了解，本文中描述的一个或多个示例性实施例并非旨在以任何方式限制所要求保护的主题的范围、适用性或配置。实际上，前述具体实施方式将向本领域的技术人员提供用于实施所描述的一个或多个实施例的方便指南。应理解，可在不脱离由权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等同物和可预见的等同物。