数据存储的操作方法及相应的存储单元

技术领域

本发明主要涉及到数据存储的技术领域，确切的说，涉及到了在数据存储中可以避免数据无法写入或写入错误的数据存储单元及其数据存储的操作方法。

背景技术

在消费性电子产品中，所谓的SRAM和DRAM通常必不可少，它们均归属于对数据存取有实时数据操作速度要求的存储器类别，这和SSD或机械硬盘等不同，例如缓存存储器和内存存储器都是应用于高速存取场景。

和动态随机存储器DRAM(Dynamic Random Access Memory)相比较，静态随机存储器SRAM不需要刷新电路即能保存它内部存储的数据。DRAM每隔一段时间，要刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较低，功耗较DRAM大，相同容量的DRAM内存可以设计为较小的体积，但静态随机存储器SRAM却需要很大的体积。在基本存储方面，静态随机存储器应尽量压缩不必要的电路但必须保障不能有功能缺陷。

静态随机存储器(SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、智能电子产品、智能卡、数码相机、多媒体播放器等领域。再如工业科学的很多子系统，汽车电子等都用到SRAM。例如现代设备中很多都嵌入了数兆字节的SRAM或者嵌入数千字节的SRAM。

当前技术的SRAM数据存储稳定性较差，容易在数据存储操作中出现使存储的数据翻转或者无法存入数据等情况，因此如何提高SRAM数据存储的稳定性，成为本领域技术人员亟待解决的问题。存储电路读写功能仍然有待改善。数据存入对存储器而言并非是瞬间完成的，当单个存储单元通过字线和位线被选中之时，字线和位线上的电位变化存在着翻转时间及字线和位线上的电位保持也存在着持久时间。在数据操作时倘若将前述时间设置得较长以求得数据能够顺利存入，随之而来的问题是，在高速存储环境下失配的写操作时间或读操作时间会与数据通信协议产生失衡，结果是发生数据操作失败譬如单个存储单元过久的数据读写时间会与数据协议规定的速度不匹配。

发明内容

本申请涉及一种数据存储的操作方法，其特征在于，包括：

在静态随机存储电路存储数据的阶段，通过第一逻辑态的字线信号和第一位线信号选择待存的静态随机存储电路：

由第一逻辑态的第一位线信号将控制位线电位的位线开关接通、将第一电位通过位线而锁存进第一存储节点，以及由第二逻辑态的第二位线信号将控制位线非电位的位线非开关关闭、将第二电位通过位线非而锁存进与第一存储节点互补的第二存储节点，藉此将指定数据替代之前存储的原始数据而刷新或存入至待存的静态随机存储电路；

第一位线信号从第一逻辑态翻转至第二逻辑态而关闭位线开关的翻转时刻，瞬态的将第二存储节点耦合到第二电位一次，防止指定数据反弹回原始数据。

上述的方法，静态随机存储电路执行数据刷新之后，字线信号和第一位线信均从第一逻辑态翻转至第二逻辑态，以退出对待存的静态随机存储电路的数据存储操作。

上述的方法，在所述第二存储节点与位线非之间设置一个开关；第一位线信号反相后分成两个支路，一者通过延时单元耦合到一个或非门的一个输入端而另一者通过反相器耦合到或非门的另一输入端，或非门的输出控制所述开关的关断或接通、并在所述翻转时刻通过将所述开关接通而将第二电位耦合到第二存储节点一次。

上述的方法，或非门的输出通过一个与门控制开关的关断或接通；一个使能信号同时输入至所述与门，在静态随机存储电路存储数据的阶段该使能信号被使能有效，否则使能信号不被使能并失效。

上述的方法，在所述翻转时刻由第二电位对第二存储节点的瞬态耦合，使第二存储节点趋于接近第二电位但还未到第二电位的振荡、第一存储节点趋于接近第一电位但还未到第一电位的振荡，向着在第一存储节点与第二存储节点之间建立正反馈的趋势振荡。

上述的方法，第一逻辑态为高电平而第二逻辑态为低电平，或者第一逻辑态为低电平而第二逻辑态为高电平。

上述的方法，第一存储节点和第二存储节点保存的原始数据包括数据1、它们刷新的指定数据包括数据0。

上述的方法，所述第一电位为参考地电压、所述第二电位为静态随机存储电路的工作电压或者供电的电源电压。

本申请涉及一种数据存储的操作方法，其特征在于，包括：

在静态随机存储电路存储数据的阶段，通过第一逻辑态的字线信号和第二位线信号选择待存的静态随机存储电路：

由第一逻辑态的第二位线信号将控制位线非电位的位线非开关接通、将第一电位通过位线非而锁存进第二存储节点，以及由第二逻辑态的第一位线信号将控制位线电位的位线开关关闭、将第二电位通过位线而锁存进与第二存储节点互补的第一存储节点，藉此将指定数据替代之前存储的原始数据而刷新或存入至待存的静态随机存储电路；

第二位线信号从第一逻辑态翻转至第二逻辑态而关闭位线非开关的翻转时刻，瞬态的将第一存储节点耦合到第二电位一次，防止指定数据反弹回原始数据。

上述的方法，静态随机存储电路执行数据刷新之后，字线信号和第二位线信均从第一逻辑态翻转至第二逻辑态，以退出对待存的静态随机存储电路的数据存储操作。

上述的方法，在所述第一存储节点与位线之间设置一个开关；第二位线信号反相后分成两个支路，一者通过延时单元耦合到一个或非门的一个输入端而另一者通过反相器耦合到或非门的另一输入端，或非门的输出控制所述开关的关断或接通、并在所述翻转时刻通过将所述开关接通而将第二电位耦合到第一存储节点一次。

上述的方法，或非门的输出通过一个与门控制开关的关断或接通；一个使能信号同时输入至所述与门，在静态随机存储电路存储数据的阶段该使能信号被使能有效，否则使能信号不被使能并失效。

上述的方法，在所述翻转时刻由第二电位对第一存储节点的瞬态耦合，使第二存储节点趋于接近第一电位但还未到第一电位的振荡、第一存储节点趋于接近第二电位但还未到第二电位的振荡，向着在第一存储节点与第二存储节点之间建立正反馈的趋势振荡。

上述的方法，第一逻辑态为高电平而第二逻辑态为低电平，或者第一逻辑态为低电平而第二逻辑态为高电平。

上述的方法，所述第一电位为参考地电压、所述第二电位是为静态随机存储电路供电的电源电压或者工作电压。

上述的方法，第一存储节点和第二存储节点保存的原始数据包括数据0、它们刷新的指定数据包括数据1。

本申请涉及一种存储单元，其特征在于，包括：

共用位线及位线非的多个静态随机存储电路，由第一位线信号控制位线开关的关断或接通以调节位线电位，由第二位线信号控制位线非开关的关断或接通以调节位线非的电位，由与任一静态随机存储电路匹配的字线信号来选中该任一静态随机存储电路；

设置在所述第二存储节点与位线非之间的第一开关；

第一位线信号反相后分成两个支路，一者通过延时单元耦合到第一或非门的一个输入端而另一者通过反相器耦合到第一或非门的另一输入端，第一或非门的输出控制第一开关的关断或接通，其中在第一位线信号从第一逻辑态翻转至第二逻辑态而关闭位线开关的翻转时刻，通过将第一开关接通而将第二电位耦合到第二存储节点一次，防止刷新或存入至静态随机存储电路的指定数据反弹回原始数据。

上述的存储单元：设置在所述第一存储节点与位线之间的第二开关；

第二位线信号反相后分成两个支路，一者通过延时单元耦合到第二或非门的一个输入端而另一者通过反相器耦合到第二或非门的另一输入端，第二或非门的输出控制第二开关的关断或接通，其中在第二位线信号从第一逻辑态翻转至第二逻辑态而关闭位线非开关的翻转时刻，通过将第二开关接通而将第二电位耦合到第一存储节点一次，防止刷新或存入至静态随机存储电路的指定数据反弹回原始数据。

上述的存储单元：第一或非门的输出通过一个第一与门控制第一开关的关断或接通以及第二或非门的输出通过一个第二与门控制第二开关的关断或接通；一个使能信号同时输入至所述第一与门和所述第二与门，在静态随机存储电路存储数据的阶段该使能信号被使能有效，否则使能信号不被使能并失效。

本申请主旨在于解决SRAM数据存入稳定性较差、容易在数据存入操作中出现存储数据翻转或无法存入数据等问题。例如数据存储并未真正存入到存储单元，不可控因素导致存入的数据或许翻转到期望的状态但亦有可能翻转到未知状态。考虑到每一比特数据存入操作需要时间：任意单个存储单元通过字线和位线被选中之时，字线和位线上的电位变化存在着翻转时间及字线和位线上的电位保持也存在着延续时间。典型的，假设数据存储是在例如高速二级缓存下进行的，前一存储结果如果是非稳状态，基于前一存储结果的后续高速存或取都是在错误数据的基础所实施的，这显然是不允许。

本申请在上下文介绍的范例，其优势在于：在数据存储操作期间，无论是字线还是位线等均无需过长的翻转时间和延续时间即可将数据顺利并成功的存入，所以字线和位线的电位变化可以去匹配高速通信的数据操作时限。即便字线和位线的翻转时间和延续时间造成了存入数据的不稳定，本申请能够对其修正。存储单元不必再为了匹配与其通信的高速通信协议而牺牲数据的操作速度、不必对存储电路数据操作进行降频。数据存操作的成功率得到保障并且数据存入操作可与通信协议规定的数据操作速度匹配。

附图说明

为使上文目的和特征及优点能够更加通俗易懂，后文结合附图对具体实施方式做详细的阐释，阅读以下说明并参照以下附图之后，本申请的特征和优势将显而易见。

图1是业界常规使用的静态随机存储器的晶体管级别电路结构示意图。

图2是业界常规使用的静态随机存储器组合构成了存储阵列的示意图。

图3是静态随机存储器使用单边纠错或使用双边纠错来抑制数据出错。

图4是选择字线和位线来选中待存静态随机存储电路并实施单边纠错。

图5是将零比特值替代原始数据而刷新至待存的静态随机存储电路中。

图6是选择字线和位线非来选待存静态随机存储电路并实施单边纠错。

图7是将一比特值替代原始数据而刷新至待存的静态随机存储电路中。

图8是选择字线和位线来选中待存静态随机存储电路并实施双边纠错。

具体实施方式

下面将结合各具体的实施例，对本申请披露的技术方案进行清楚完整的阐述，但所描述的实施例仅是本申请用作叙述说明所用的实施例而非全部的实施例，在基于该等实施例的基础之上，本领域的技术人员应该认识到，在没有做出创造性劳动的前提下所获得的任何方案都属于本申请的保护范围。

参见图1，现有技术的静态随机存储器SRAM单元通常为6T结构，静态随机存储器这里所谓的T是指晶体管(Transistor)的缩写。常见6T结构的SRAM单元通常包括了存储单元和一些读写单元，图中并没有完全给出。存储单元包括串联在VCC电源电压和参考电压VSS之间的T1和T3、串联在VCC和VSS之间的T2和T4。其中存储单元的存储节点N1耦合到T2和T4两者的栅极、存储节点N2耦合到T1和T3两者的栅极以及存储节点N1和N2分别由于存储1信号或0信号。

参见图1，晶体管T5和T6的栅极耦合到字线W，如果字线W被选中则可以将这对晶体管T5和T6接通，晶体管T5和T6又称开关管或传输晶体管或存取管，存取管接通后可以依据字线B1或B2的电位情况而对存储节点N1和N2进行存入操作，存取管接通后可以依据存储节点N1和N2的信号情况而对存储单进行读取操作。

参见图1，存储节点N1和N2互补，如它们的逻辑态相反。晶体管T1和T3两者互连于存储节点N1、晶体管T2和T4两者互连于存储节点N2。

参见图1，晶体管T5的一端与存储单元的存储节点N1相连而晶体管T5另一端则与位线B1相连，用于对存储单元进行读写操作。

参见图1，晶体管T6的一端与存储单元的存储节点N2相连而晶体管T6另一端则与位线B2相连，用于对存储单元进行读写操作。

参见图1，其中T3、T4、T5、T6四者为NMOS，T1、T2为PMOS。应注意到这两种掺杂类型不同的晶体管在同一存储电路中的相对驱动能力原本差异较大。但随着半导体制程的工艺节点降低，如关键尺寸CD从上百或数十纳米微缩到数个纳米，同一存储电路中两种掺杂类型不同的晶体管的相对驱动能力之差异逐步减小，例如锁存写入数据的期间会不经意的让晶体管发生不期望的自开启或微开启，并导致数据锁存错误。

参见图1，其中T1和T3、T2和T4两两构成一个反相器，可以将信号反转后作为输入到另一反相器中。例如第一个反相器(T1和T3)可以将信号1或0反转之后再作为输入给第二反相器中(T2和T4)。这两个反相器通过输入输出接入，共同构成一个锁存器来存储需要的信息。参考电压VSS可称参考地电压。

参见图1，不管是何种SRAM或者是图示SRAM的变形形式，其基本的原理基本都是通过两个首尾相接的反相器来锁存数据的，其中两个反相器大致形成正反馈，使存储单元电路总是趋于恢复到期望的稳定状态。

参见图1，在功能上前述晶体管T5和T6实现存取，用来读取或者存入数据。例如假设通过字线(W)控制存取管的开启，从而将存储数据从位线(B1和B2)传送至外围的读取电路等。反相器和存取电路组成了一个SRAM单元(SRAM Cell)。

参见图1，本申请的存储单元与传统存储单元存在着不同，结合图3，但是也存在着前文描述的共同部分。本申请所言的存储单元或存储电路可称为T-UNIT，它用来表征静态随机存储电路或静态随机存储单元等。

参见图1，半导体的关键技术节点一直都遵循着逐步缩小的发展态势，如从早期百纳米级发展到数十纳米，直至今日的十余纳米甚至数个纳米。当晶体管的关键技术节点发展到十余纳米级甚至数个纳米级的阶段，晶体管天然存在的制备工艺误差和随着工艺节点而逐步降低的工作电压，都使存储电路T-UNIT数据存入操作变得极为棘手。这种数据操作的困难在下文中将一一详细阐述。

参见图2，在由诸多存储电路个体集成而形成的存储阵列中，展示了不同的存储电路存储了不同的数据或信息，字线W0-WN和位线B1-B6的选中，可以对被选中的存储电路进行数据存入操作或者数据读取操作。

参见图2，假设选中字线W0和选中位线B1-B2，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是1，记作LOGIC_1。

参见图2，假设选中字线WK和选中位线B1-B2，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是0，记作LOGIC_0。

参见图2，再如选中字线WN和选中位线B1-B2，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是1，记作LOGIC_1。

参见图2，假设选中字线W0和选中位线B3-B4，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是0，记作LOGIC_0。

参见图2，假设选中字线WK和选中位线B3-B4，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是1，记作LOGIC_1。

参见图2，再如选中字线WN和选中位线B3-B4，那么在整个存储阵列中单独选择的存储电路的位置就确定了，其存储的逻辑数据是0，记作LOGIC_0。

参见图2，关于逻辑数据是1(LOGIC_1)的相关解释：存储节点N1电压为高例如其电压电位等于或者接近于供电电源电压或工作电压VCC，存储节点N2电压为低例如其电压电位等于或者接近于地电压或参考电压VSS，静态随机存储器6T单元中此时所存储的值或数据为逻辑1。存储节点N1-N2的状态为DATA[1:0]。

参见图2，关于逻辑数据是0(LOGIC_0)的相关解释：存储节点N2电压为高例如其电压电位等于或者接近于供电电源电压或工作电压VCC，存储节点N1电压为低例如其电压电位等于或者接近于地电压或参考电压VSS，静态随机存储器6T单元中此时所存储的值或数据为逻辑0。存储节点N1-N2的状态为DATA[0:1]。

参见图3，在传统方案中，如果存入数据0，原始数据是1，在这种数据存储阶段意味着存储节点N1-N2的状态从DATA[1:0]变动到DATA[0:1]。

参见图3，两个位线B1和B2中，B1是位线而B2可称位线非或位线反。如果它们不被下拉到VSS则可以默认将VCC加挂或加载到两个位线上。但是如果VSS加挂或加载到任一位线，那么该任一位线上的VCC同时被移去。

参见图3，从DATA[1:0]变动到DATA[0:1]的具体操作：首先，将字线W充电为高电压例如通常等于电源电压或工作电压VCC，此时晶体管T5和T6接通。

参见图3，从DATA[1:0]变动到DATA[0:1]的具体操作：其次，将位线B1的电压由电源电压VCC下拉为地电压VSS,而位线非B2的电压维持为电源电压VCC，注意此时由于晶体管T5是接通的，存储节点N1趋于被位线B1拉低到地电压VSS。

参见图3，从DATA[1:0]变动到DATA[0:1]的具体操作：再者，存储节点N1会被与其连通的位线B1下拉到一个较低的电压如接近VSS，存储节点N1的电压降低后会又会带动存储节点N2的电压的上升，注意存储节点N2的电压的上升还会进一步的促进存储节点N1的电压的下降，所以会在存储节点N1-N2之间建立一个正反馈。

参见图3，从DATA[1:0]变动到DATA[0:1]的具体操作：最后，前述这样一个正反馈过程会一直将存储节点N1的电压下拉为地电压VSS、和将存储节点N2电压上拉为电源电压VCC。这样便实现了6T单元中存储的逻辑状态从1到0的转变。存在的疑虑是随着工艺节点的减小，PMOS晶体管T1-T2和NMOS晶体管T3-T6的驱动能力在关键尺寸的缩减过程中并不是按照同等比例变化的。譬如在N1被B1拉低的阶段N2的低电压情况也可能会接通驱动能力不稳定的PMOS晶体管T1，存储节点N1的电压就在状态不定的态势下出现各种随机结果。因为VCC通过PMOS晶体管T1可向N1充电，尽管存取管此时也试图将位线B1电压耦合到存储节点N1。在不确定状态下，其随机结果可能是存储电路完成了从DATA[1:0]到DATA[0:1]的变化。在不确定状态下，其随机结果可能是存储电路完成了从DATA[1:0]到DATA[1:0]的变化，例如存储节点N1的电压在稍许拉低之后又反弹回了最初的高电压、存储节点N2反弹回了最初的低电压。在较大关键尺寸条件下静态随机存储电路内的NMOS之驱动能力较之PMOS要强得多，在较小关键尺寸条件下静态随机存储电路内的NMOS之驱动能力较之PMOS变得弱化。

参见图3，如果没有意外，从DATA[1:0]到DATA[0:1]的变化，存入0。如果发生了意外，从DATA[1:0]到DATA[0:1]的变化不确定，是否存入0不确定，而这正是存储电路无法存入正确数据或者存入错误数据的来源之一。

参见图3，在传统方案中，如果存写入数据1，原始数据是0，在这种数据存入阶段意味着存储节点N1-N2的状态从DATA[0:1]变动到DATA[1:0]。

参见图3，从DATA[0:1]变动到DATA[1:0]的具体操作：首先，将字线W充电为高电压例如通常等于电源电压或工作电压VCC，此时晶体管T5和T6接通。

参见图3，从DATA[0:1]变动到DATA[1:0]的具体操作：其次，位线非B2的电压由电源电压VCC下拉为地电压VSS,而位线B1的电压维持为电源电压VCC，注意此时由于晶体管T6是接通的，存储节点N2趋于被位线B2拉低到地电压VSS。

参见图3，从DATA[0:1]变动到DATA[1:0]的具体操作：再者，存储节点N2会被与其连通的位线B2下拉到一个较低的电压如接近VSS，存储节点N2的电压降低后会又会带动存储节点N1的电压的上升，注意存储节点N1的电压的上升还会进一步的促进存储节点N2的电压的下降，所以会在存储节点N1-N2之间建立一个正反馈。

参见图3，从DATA[0:1]变动到DATA[1:0]的具体操作：最后，前述这样一个正反馈过程会一直将存储节点N2的电压下拉为地电压VSS、和将存储节点N1电压上拉为电源电压VCC。这样便实现了6T单元中存储的逻辑状态从0到1的转变。存在的疑虑是随着工艺节点的减小，PMOS晶体管T1-T2和NMOS晶体管T3-T6的驱动能力在关键尺寸的缩减过程中并不是按照同等比例变化的。譬如在N2被B2拉低的阶段N1的低电压情况也可能会接通驱动能力不稳定的PMOS晶体管T2，存储节点N2的电压就在状态不定的态势下出现各种随机结果。因为VCC通过PMOS晶体管T2可向N2充电，尽管存取管此时也试图将位线B2电压耦合到存储节点N2。在不确定状态下，其随机结果可能是存储电路完成了从DATA[0:1]到DATA[1:0]的变化。在不确定状态下，其随机结果可能是存储电路完成了从DATA[0:1]到DATA[0:1]的变化，例如存储节点N2的电压在稍许拉低之后又反弹回了最初的高电压、存储节点N1反弹回了最初的低电压。

参见图3，如果没有意外，从DATA[0:1]到DATA[1:0]的变化，存入1。如果发生了意外，从DATA[0:1]到DATA[1:0]的变化不确定，是否存入1不确定，而这正是存储电路无法写入正确数据或者写入错误数据的来源之一。

参见图3，第二存储节点N2与位线非B2之间设置一个开关T6A。开关T6A和前文所述的晶体管T6并联，但是开关T6A和T6不同，开关T6A不受控于字线，并且它也不允许影响字线以及受控晶体管T6的正常操作，否则会负面波及字线选择权。

参见图3，第一位线信号如控制信号CTL_B1反相后分成两个支路。第一位线信号在图中是通过一个反相器IV1进行反相。第一位线信号反相后分成两个支路。两个支路其中的一者通过延时单元D1耦合到一个或非门NR1的一个输入端，以及两个支路其中的另一者通过一个反相器I1耦合到或非门NR1的另一输入端，或非门NR1的输出用于控制开关T6A的关断或接通。该范例中在第一位线信号如控制信号CTL_B1从第一逻辑态翻转至第二逻辑态而关闭位线开关如晶体管TB1的翻转时刻，通过将开关T6A接通而将第二电位例如VCC耦合到第二存储节点N2一次。

参见图3，在可选的实施例中，第一逻辑态为高电平(high level voltage)而第二逻辑态为低电平(low level voltage)或第一逻辑态为低电平而第二逻辑态为高电平。

参见图3，在可选的实施例中，静态随机存储电路执行数据刷新之后，其中字线信号和第一位线信例如W0和CTL_B1均从第一逻辑态翻转至第二逻辑态，从而退出对待存的静态随机存储电路的数据存储操作。

参见图3，在可选的实施例中，在第一位线信号如控制信号CTL_B1从第一逻辑态翻转至第二逻辑态而关闭位线开关如晶体管TB1的翻转时刻，第二电位如VCC对第二存储节点N2的瞬态耦合，使得第二存储节点N2趋于接近第二电位如VCC但还未到第二电位的振荡、第一存储节点N1趋于接近第一电位如VSS但还未到第一电位的振荡，强制性的向着在第一存储节点N1与第二存储节点N2之间建立正反馈的趋势振荡。

参见图3，在单边纠错中，结合图8，或非门NR1的输出通过一个与门AN1控制前述开关T6A的关断或接通。一个使能信号EN同时输入至与门AN1，在静态随机存储电路存储数据的阶段该使能信号EN被使能有效，否则使能信号EN不被使能并失效例如在静态随机存储电路的非数据存储阶段。使能信号EN可以是独立设置。或者在可选的实施例中使能信号EN可以和第一位线信号如控制信号CTL_B1进行关联，假设第一位线信号例如控制信号CTL_B1延时后亦可作为使能信号EN。无论独立与否，只要在静态随机存储电路存储数据的阶段该使能信号EN被使能、以及在静态随机存储电路的非数据存储阶段该使能信号EN不被使能即可。使能信号EN的意义至少可体现在：仅在第一和第二存储节点的数据存入的期间允许开关T6A被接通，在字线选择阶段该开关T6A是关断的以避免在存储阵列中不经意将不该被选中的存储电路予以选中、并错误的改变或者刷去不该被选中的静态随机存储电路的存储信息。除此之外，使能信号EN的更重要的意义是防止第一位线信号如控制信号CTL_B1上混频的毛刺将第二存储节点N2处存储的数据或电荷通过开关T6A释放，同时导致第一存储节点的数据反转。在集成度高的数字电路中不同类的信号通常会耦合到对方的传输通道上去，例如第二位线信号的电平跳变或逻辑态瞬变时刻就可能会产生耦合到第一位线信号上的极窄脉冲毛刺。

参见图3，在单边纠错中，顾名思义只用到单边数据修正，与位线非B2相关的元器件例如IV2、D2、I2和NR2以及T5A等皆可从图中直接摒弃。

参见图3，第一存储节点N1与位线B1之间还设置一个开关T5A。开关T5A和前文所述的晶体管T5并联，但是开关T5A和T5不同，开关T5A不受控于字线，并且它也不允许影响字线以及受控晶体管T5的正常操作，否则会负面波及字线选择权。

参见图3，第二位线信号如控制信号CTL_B2反相后分成两个支路。第二位线信号在图中是通过一个反相器IV2进行反相。第二位线信号反相后分成两个支路。两个支路其中的一者通过延时单元D2耦合到一个或非门NR2的一个输入端，以及两个支路其中的另一者通过一个反相器I2耦合到或非门NR2的另一输入端，或非门NR2的输出用于控制开关T5A的关断或接通。该范例中在第二位线信号如控制信号CTL_B2从第一逻辑态翻转至第二逻辑态而关闭位线非开关如晶体管TB2的翻转时刻，可将开关T5A接通而将第二电位例如VCC耦合到第一存储节点N1一次。

参见图3，在可选的实施例中，静态随机存储电路执行数据刷新之后，其中字线信号和第二位线信例如W0和CTL_B2均从第一逻辑态翻转至第二逻辑态，从而退出对待存的静态随机存储电路的数据存储操作。

参见图3，在可选的实施例中，第二位线信号如控制信号CTL_B2从第一逻辑态翻转至第二逻辑态而关闭位线非开关如晶体管TB2的翻转时刻，第二电位如VCC对第一存储节点N1的瞬态耦合，使得第二存储节点N2趋于接近第一电位如VSS但还未到第一电位的振荡、第一存储节点N1趋于接近第二电位如VCC但还未到第二电位的振荡，强制性的向着在第一存储节点N1与第二存储节点N2之间建立正反馈的趋势振荡。

参见图3，在单边纠错中，结合图8，或非门NR2的输出通过一个与门AN2控制前述开关T5A的关断或接通。一个使能信号EN同时输入至与门AN2，在静态随机存储电路存储数据的阶段该使能信号EN被使能有效，否则使能信号EN不被使能并失效例如在静态随机存储电路的非数据存储阶段。使能信号EN可以是独立设置。或者在可选的实施例中使能信号EN可以和第二位线信号如控制信号CTL_B2进行关联，假设第二位线信号例如控制信号CTL_B2延时后亦可作为使能信号EN。无论独立与否，只要在静态随机存储电路存储数据的阶段该使能信号EN被使能、以及在静态随机存储电路的非数据存储阶段该使能信号EN不被使能即可。使能信号EN的意义至少可体现在：仅在第一和第二存储节点的数据存入的期间允许开关T5A被接通，在字线选择阶段该开关T5A是关断的以避免在存储阵列中不经意将不该被选中的存储电路予以选中、并错误的改变或者刷去不该被选中的静态随机存储电路的存储信息。除此之外，使能信号EN的更重要的意义是防止第二位线信号如控制信号CTL_B2上混频的毛刺将第一存储节点N1处存储的数据或电荷通过开关T5A释放，同时导致第二存储节点的数据反转。在集成度高的数字电路中不同类的信号通常会耦合到对方的传输通道上去，例如第一位线信号的电平跳变或逻辑态瞬变时刻就可能会产生耦合到第二位线信号上的极窄脉冲毛刺。

参见图3，在单边纠错中，顾名思义只用到单边数据修正，则与位线B1相关的元器件例如IV1、D1、I1和NR1以及T6A等皆可从图中直接摒弃。

参见图4，以字线W0为例，字线W0施加高电平以接通晶体管T5-T6，通常没有挂载在字线W0上的其他晶体管T5-T6没有被接通，例如字线WN并没有施加高电平则挂载在字线WN上的其他晶体管T5-T6没有被接通。可将字线W0充电为高电压例如通常等于电源电压或工作电压VCC。意欲存储数据0至存储电路。

参见图4，以位线B1为例，控制信号CTL_B1从低电平翻转到高电平从而可以接通晶体管TB1并将位线B1的电压由电源电压VCC下拉为地电压VSS。应当注意此时的控制信号CTL_B2仍然为低电平，所以位线非B2的电压维持为电源电压VCC。此时由于晶体管T5是接通的，存储节点N1趋于被位线B1拉低到地电压VSS如虚线。通常情况下字线W0的高电平在执行数据刷入后会尽快释放高电平而切换到低电平。

参见图4，以位线B1为例，晶体管TB1接通而晶体管TB2关闭，存储节点N1会被与其连通的位线B1下拉到一个较低的电压如接近VSS，存储节点N1的电压降低后会又会带动存储节点N2的电压的上升，注意存储节点N2的电压的上升还会进一步的促进存储节点N1的电压的下降，所以试图在存储节点N1-N2之间建立一个正反馈。

参见图5，以位线B1为例，控制信号CTL_B1从低电平翻转到高电平并略微延迟高电平直至将位线B1下拉到一个较低的电压如接近VSS。控制信号CTL_B1并不能持续长久维持高电平以及字线W0亦不能持续长久维持高电平，否则会与数据通信协议要求的数据写入或读取速度失衡，再者PMOS晶体管和NMOS晶体管的驱动能力并不相同以及在关键尺寸的缩减过程中并不是按照同等比例变化的。所以疑虑是：存储节点N1的电压在被接通的晶体管TB1和位线B1稍许拉低之后，控制信号CTL_B1从高电平翻转到低电平时存储节点N1的电压反弹回了最初的高电压。相同的道理，存储节点N1-N2之间所存在的正反馈会导致存储节点N2反弹回了最初的低电压。数据存入失败。

参见图5，采用开关T6A。控制信号CTL_B1从低电平翻转到高电平并略微延迟高电平直至将位线B1下拉到一个较低的电压如接近VSS。本申请中，无论数据通信协议要求控制信号CTL_B1的高电平有多短暂，控制信号CTL_B1从高电平翻转到低电平时会随之瞬态接通一次开关T6A，此时晶体管TB1是关闭的，接通的开关T6A会将位线非之电源电压如VCC耦合到第二存储节点N2，防止存储节点N2的电压反弹、防止此反弹所导致的存储节点N1-N2之间的正反馈而引起存储节点N1/N2自振荡回最初电压。顺利将原始数据是1替换成新存入的数据0。从DATA[1:0]变到DATA[0:1]。开关T6A被瞬态接通一次意味着开关T6A被单次瞬时接通后会马上回归其关断的常态。

参见图6，以字线W0为例，字线W0施加高电平以接通晶体管T5-T6，通常没有挂载在字线W0上的其他晶体管T5-T6没有被接通，例如字线WN并没有施加高电平则挂载在字线WN上的其他晶体管T5-T6没有被接通。可将字线W0充电为高电压例如通常等于电源电压或工作电压VCC。意欲存储数据1至存储电路。

参见图6，位线非B2为例，控制信号CTL_B2从低电平翻转到高电平从而可以接通晶体管TB2并将位线非B2电压由电源电压VCC下拉为地电压VSS。应当注意此时的控制信号CTL_B1仍然为低电平，所以该位线B1的电压维持为电源电压VCC。此时由于晶体管T6是接通的，存储节点N2趋于被位线非B2拉到地电压VSS如虚线。通常情况下字线W0的高电平在执行数据刷入后会尽快释放高电平而切换到低电平。

参见图6，位线非B2为例，晶体管TB2接通而晶体管TB1关闭，存储节点N2会被与其连通的位线非B2下拉到一个较低的电压如接近VSS，存储节点N2的电压降低后会又会带动存储节点N1的电压的上升，注意存储节点N1的电压上升还会进一步的促进存储节点N2的电压的下降，所以试图在存储节点N1-N2之间建立一个正反馈。

参见图7，位线非B2为例，控制信号CTL_B2从低电平翻转到高电平并略微延迟高电平直至将位线非B2下拉到一个较低电压如接近VSS。控制信号CTL_B2并不能持续长久维持高电平以及字线W0亦不能持续长久维持高电平，否则会与数据通信协议要求的数据写入或读取速度失衡，再者PMOS晶体管和NMOS晶体管的驱动能力并不相同以及在关键尺寸的缩减过程中并不是按照同等比例变化的。所以问题是：存储节点N2的电压在被接通的晶体管TB2和位线非B2稍许拉低后，控制信号CTL_B2从高电平翻转到低电平时存储节点N2的电压反弹回了最初的高电压。相同的道理，存储节点N1-N2之间所存在的正反馈会导致存储节点N1反弹回了最初的低电压。数据存入失败。

参见图7，采用开关T5A。控制信号CTL_B2从低电平翻转到高电平并略微延迟高电平直至将位线非B2下拉到一个较低电压如接近VSS。本申请中，无论数据通信协议要求控制信号CTL_B2的高电平有多短暂，控制信号CTL_B2从高电平翻转到低电平时会随之瞬态接通一次开关T5A，此时晶体管TB2是关闭的，接通的开关T5A会将位线处的电源电压如VCC耦合到第一存储节点N1，防止存储节点N1的电压反弹、防止此反弹所导致的存储节点N1-N2之间的正反馈而引起存储节点N1/N2自振荡回最初电压。顺利将原始数据是0替换成新存入的数据1。从DATA[0:1]变到DATA[1:0]。开关T5A被瞬态接通一次意味着开关T5A被单次瞬时接通后会马上回归其关断的常态。

参见图3，单边纠错中，只在位线B1侧进行数据修正和抑制数据反弹、但是可以不在位线非B2侧进行数据修正和抑制数据反弹，藉此可知，与位线非B2相关的用于数据修正的元器件例如IV2、D2、I2和NR2(或AN2)以及T5A等皆可摒弃掉。若存储电路的第一和第二存储节点N1-N2之间存在很强的正反馈条件，单边纠错配合正反馈条件即可取得较佳的数据修正成效和抑制数据反弹的效果(例如只在位线B1侧)。

参见图3，单边纠错中，只在位线非B2侧进行数据修正和抑制数据反弹、但是可以不在位线B1侧进行数据修正和抑制数据反弹，藉此可知，则与位线B1相关的用于数据修正的元器件例如IV1、D1、I1和NR1(或AN1)以及T6A等皆可摒弃掉。若存储电路的第一和第二存储节点N1-N2之间存在很强的正反馈条件，单边纠错配合正反馈条件即可取得较佳的数据修正成效和抑制数据反弹的效果(如只在位线非B2侧)。

参见图8，双边纠错中，按照交叉耦合电路拓扑所示，与位线B1相关的用于数据修正的元器件例如IV1、D1、I1和NR1(或AN1)以及T6A等皆予以保留。

参见图8，双边纠错中，按照交叉耦合电路拓扑所示，与位线非B2相关的用于数据修正的元器件如IV2、D2、I2和NR2(或AN2)以及T5A等皆予以保留。

参见图8，双边纠错中，不仅位线B1侧实施了数据修正和抑制数据反弹、同时也还在位线非B2实施了行数据修正和抑制数据反弹，例如图8中的交叉耦合拓扑。单边纠错的优势是使用少的晶体管并节省珍贵的硅片面积、开关T5A或T6A的时序控制更简单和更容易实现而且不易出差错。双边纠错的优势是分别对第一存储节点和第二存储节点两者进行间隔性和交叉式实施行数据修正，抑制数据反弹的效果较之单边要好一些，但是会使用多的晶体管并且对开关T5A和T6A的时序控制要更复杂。例如，在时序控制方面如果使能信号EN与第一位线信号如控制信号CTL_B1进行关联、以及同时与第二位线信号如控制信号CTL_B2进行关联，在相对粗略设计中，那么CTL_B1和CTL_B2执行或逻辑操作来作为所述使能信号EN，在略加改进设计中，或者CTL_B1和CTL_B2各作延迟后再执行或逻辑操作来作为使能信号EN。使能信号EN当然也可以单独设计、不与第一位线信号及第二位线信号直接进行关联，这在前文已经有所阐释。

参见图8，存储单元包括：共用位线B1及位线非B2的多个静态随机存储电路而且多个存储电路所在的字线分别可以用W0至WN来表示。

参见图8，存储单元之中，由第一位线信号例如控制信号CTL_B1来控制位线开关例如晶体管TB1的关断或接通，以调节位线B1的电位。

参见图8，存储单元之中，由第二位线信号例如控制信号CTL_B2来控制位线非开关如晶体管TB2的关断或接通，以调节位线非B2的电位。

参见图8，由与任一静态随机存储电路匹配的字线信号(W0-WN)来选中任一静态随机存储电路。例如在图示的一列静态随机存储电路当中，由与首个静态随机存储电路匹配的字线信号W0来选中首个静态随机存储电路、或者由与第K个静态随机存储电路匹配的字线信号WK来选中第K静态随机存储电路、或者由与第N个静态随机存储电路匹配的字线信号WN来选中第N静态随机存储电路。

参见图8，第二存储节点N2与位线非B2之间设置第一开关如开关T6A。

参见图8，存储单元之中：第一位线信号如控制信号CTL_B1由反相器IV1反相之后分成两个支路，两个支路中的一者通过延时单元D1耦合到第一或非门如NR1的一个输入端而支路中的另一者通过反相器I1耦合到第一或非门如NR1的另一输入端。

参见图8，第一或非门如NR1的输出控制第一开关如T6A的关断或接通，其中还在第一位线信号如控制信号CTL_B1从第一逻辑态翻转至第二逻辑态而关闭位线开关例如晶体管TB1的翻转时刻，通过将第一开关如T6A接通从而将第二电位如VCC耦合到前述第二存储节点N2一次，这种实施例的目的之一是防止此时刷新至静态随机存储电路的指定数据反弹回原始数据。结合图3，与门AN1是可选项而非必须的。

参见图8，第一存储节点N1与位线B1之间设置第二开关如开关T5A。

参见图8，存储单元之中：第二位线信号如控制信号CTL_B2由反相器IV2反相之后分成两个支路，两个支路中的一者通过延时单元D2耦合到第二或非门如NR2的一个输入端而支路中的另一者通过反相器I2耦合到第二或非门如NR2的另一输入端。

参见图8，第二或非门如NR2的输出控制第二开关如T5A的关断或接通，其中还在第二位线信号如控制信号CTL_B2从第一逻辑态翻转至第二逻辑态而关闭位线非开关如晶体管TB2的翻转时刻，通过将第二开关如T5A接通从而将第二电位如VCC耦合到前述第一存储节点N1一次，这种实施例的目的之一是防止此时刷新至静态随机存储电路的指定数据反弹回原始数据。结合图3，与门AN2是可选项而非必须的。

参见图8，存储单元之中：如果使用到与门AN1-AN2，第一或非门如NR1的输出通过一个第一与门如AN1控制第一开关如T6A的关断/接通。第一或非门如NR1的输出和使能信号EN两者分别输入至第一与门如AN1的两输入端，第一与门如AN1的输出用于控制第一开关如T6A的关断或接通。

参见图8，存储单元之中：如果使用到与门AN1-AN2，第二或非门如NR2的输出通过一个第二与门如AN2控制第二开关如T5A的关断/接通。第二或非门如NR2的输出和使能信号EN两者分别输入至第二与门如AN2的两输入端，第二与门如AN2的输出用于控制第二开关如T5A的关断或接通。

参见图8，双边纠错中，如前文所言基于交替式的交叉纠错，使能信号EN同时输入至第一与门和第二与门例如AN1-AN2，在静态随机存储电路存储数据的阶段，该使能信号被使能有效，否则使能信号不被使能并失效(典型的，在静态随机存储电路的非数据存储阶段要求使能信号EN不被使能即disable并失效)。

参见图8，双边纠错中，如若第一位线信号如CTL_B1产生前述翻转，那么随之而来的是将第二存储节点N2强制执行VCC耦合(用T6A)而抑制数据反弹。在本实施例中利用到交替式的交叉纠错，如若第二位线信号如CTL_B2产生前述翻转，那么随之而来的是将第一存储节点N1强制执行VCC耦合(用T5A)而抑制数据反弹。第二存储节点在前一轮后再执行后一轮，第一位线信号如CTL_B1再次产生前述翻转，那么随之而来的是将第二存储节点N2强制执行VCC耦合(用T6A)而抑制数据反弹。第一存储节点在前一轮后再执行后一轮，第二位线信号如CTL_B2再次产生前述翻转，那么随之而来的是将第一存储节点N1强制执行VCC耦合(用T5A)而抑制数据反弹。第一存储节点和第二存储节点在执行前一轮纠错后再执行后一轮纠错、并如此反复循环。

参见图5，数据存储之操作：在静态随机存储电路存储数据的阶段，由第一逻辑态的字线信号如W0和第一位线信号如CTL_B1选择待存静态随机存储电路：由第一逻辑态的第一位线信号如CTL_B1将控制位线B1电位的位线开关例如TB1接通、将第一电位例如参考地电压VSS通过位线B1而锁存进第一存储节点N1，以及由第二逻辑态的第二位线信号如CTL_B2将控制位线非B2电位的位线非开关例如TB2予以关闭、将第二电位例如该电源电压VCC通过位线非B2锁存进第二存储节点N2。藉此将指定数据替代之前存储的原始数据而刷新至待存的静态随机存储电路。第一位线信号如CTL_B1从第一逻辑态翻转至第二逻辑态而关闭位线开关如TB1的翻转时刻，瞬态将第二存储节点N2耦合到第二电位例如电源电压VCC一次，防止指定数据反弹回原始数据。

参见图5，承上所述，如果写入数据0以及原始数据是1，在这种数据写入阶段意味着存储节点N1-N2的状态从DATA[1:0]变动到DATA[0:1]。

参见图5，从DATA[1:0]变动到DATA[0:1]的具体操作：首先，将字线W0充电为高电压例如通常等于电源电压或工作电压VCC，此时晶体管T5和T6接通。

参见图5，从DATA[1:0]变动到DATA[0:1]的具体操作：其次，将位线B1的电压由电源电压VCC下拉为地电压VSS,而位线非B2的电压维持为电源电压VCC。注意此时晶体管T5接通。高电平控制信号CTL_B1驱动晶体管TB1导通且存储节点N1趋于被下拉的位线B1拉低到地电压VSS。控制信号CTL_B1随后跳变到低电位。

参见图5，从DATA[1:0]变动到DATA[0:1]的具体操作：再者，存储节点N1会被与其连通的位线B1下拉到一个较低的电压如接近VSS，存储节点N1的电压降低后会又会带动存储节点N2的电压的上升，注意存储节点N2的电压的上升还会进一步的促进存储节点N1的电压的下降，所以试图在存储节点N1-N2之间建立一个正反馈。

参见图5，从DATA[1:0]变动到DATA[0:1]的具体操作：最后，前述这样一个正反馈过程会一直将存储节点N1的电压下拉为地电压VSS、和将存储节点N2电压上拉为电源电压VCC。这样便实现了6T单元中存储的逻辑状态从1到0的转变。存在的疑虑是随着工艺节点的减小，PMOS晶体管T1-T2和NMOS晶体管T3-T6的驱动能力在关键尺寸的缩减过程中并不是按照同等比例变化的。譬如在N1被B1拉低的阶段N2的振荡电压情况也可能会接通驱动能力不稳定的PMOS晶体管T1，存储节点N1的电压就在状态不定的态势下出现各种随机结果。譬如CTL_B1过短的高电平会导致N1的电压回弹。

参见图5，控制信号CTL_B1随后跳变到低电位关断TB1后，从高电平翻转到低电平时会随之瞬态接通一次开关T6A，此时晶体管TB1关闭，接通的T6A会将图示的电源电压VCC耦合到存储节点N2，防止存储节点N1的电压反弹、以及防止此反弹所导致的存储节点N1-N2之间的正反馈所引起的存储节点N1/N2自振荡回最初电压。

参见图5，数据的存储操作或者对应的存储单元之作用如下文所言。在高频数据操作的阶段(例如为了迎合高速通信协议)，基于PMOS和NMOS两者在静态随机存储电路内的驱动能力趋同的条件下，在翻转时刻(第一位线信号从第一逻辑态翻转至第二逻辑态而关闭位线开关的翻转时刻)由第二电位对第二存储节点的瞬态耦合，使第一存储节点趋于接近第一电位但还未到第一电位的振荡、第二存储节点趋于接近第二电位但还未到第二电位的振荡，向着在第一与第二存储节点之间建立正反馈的趋势振荡，而不是打破正反馈的平衡而使第一存储节点振荡到第二电位或第二存储节点振荡到第一电位。图7的相关实施例同样也可以采用这里关于图5所言的各种技术实施方案。PMOS和NMOS两者在静态随机存储单元内的驱动能力趋同的负面影响表现在：第一存储节点趋于接近第一电位的振荡阶段有可能被第二存储节点拉向第二电位的水准、第二存储节点趋于接近第二电位的振荡阶段有可能被第一存储节点拉向第一电位的水准，第一存储节点与第二存储节点之间形成了负反馈。PMOS和NMOS用到的关键尺寸愈小这一后果愈严重。单边纠错或双边纠错针对这种问题而提出了较佳的解决方案。

参见图5，因而，抑制第一存储节点N1在第一电位VSS和第二电位VCC之间持续性的反复振荡、同时亦抑制第二存储节点N2在第一电位VSS和第二电位VCC之间持续性的反复振荡。振荡期间主动将第二存储节点N2向第二电位VCC引导，振荡期间同时通过正反馈而间接性的将第一存储节点N1向第一电位VSS引导。

参见图7，数据存储之操作：在静态随机存储电路存储数据的阶段，由第一逻辑态的字线信号如W0和第二位线信号如CTL_B2选择待存静态随机存储电路：由第一逻辑态的第二位线信号如CTL_B2将控制位线非B2电位的位线非开关TB2接通、将第一电位例如参考地电压VSS通过位线非B2锁存进第二存储节点N2，以及由第二逻辑态的第一位线信号如CTL_B1将控制位线B1电位的位线开关如晶体管TB1予以关闭、将第二电位例如该电源电压VCC通过位线B1而锁存进第一存储节点N1。藉此将指定数据替代之前存储的原始数据而刷新至待存的静态随机存储电路。第二位线信号如CTL_B2从第一逻辑态翻转至第二逻辑态而关闭位线非开关如TB2的翻转时刻，瞬态将第一存储节点N1耦合到第二电位例如电源电压VCC一次，防止指定数据反弹回原始数据。

参见图7，承上所述，如果写入数据1以及原始数据是0，在这种数据写入阶段意味着存储节点N1-N2的状态从DATA[0:1]变动到DATA[1:0]。

参见图7，从DATA[0:1]变动到DATA[1:0]的具体操作：首先，将字线W0充电为高电压例如通常等于电源电压或工作电压VCC，此时晶体管T5和T6接通。

参见图7，从DATA[0:1]变动到DATA[1:0]的具体操作：其次，位线非B2的电压由电源电压VCC下拉为地电压VSS,而位线B1的电压维持为电源电压VCC。注意此时该晶体管T6接通。高电平控制信号CTL_B2驱动晶体管TB2导通且存储节点N2趋于被下拉的位线非B2拉低到地电压VSS。控制信号CTL_B2随后跳变到低电位。

参见图7，从DATA[0:1]变动到DATA[1:0]的具体操作：再者，存储节点N2会被与其连通的位线非B2下拉到一个较低的电压如接近VSS，存储节点N2的电压降低后会又会带动存储节点N1的电压的上升，注意存储节点N1的电压的上升还会进一步的促进存储节点N2的电压的下降，所以试图在存储节点N1-N2之间建立一个正反馈。

参见图7，从DATA[0:1]变动到DATA[1:0]的具体操作：最后，前述这样一个正反馈过程会一直将存储节点N2的电压下拉为地电压VSS、和将存储节点N1电压上拉为电源电压VCC。这样便实现了6T单元中存储的逻辑状态从0到1的转变。存在的疑虑是随着工艺节点的减小，PMOS晶体管T1-T2和NMOS晶体管T3-T6的驱动能力在关键尺寸的缩减过程中并不是按照同等比例变化的。譬如在N2被B2拉低的阶段N1的振荡电压情况也可能会接通驱动能力不稳定的PMOS晶体管T2，存储节点N2的电压就在状态不定的态势下出现各种随机结果。譬如CTL_B2过短的高电平会导致N2的电压回弹。

参见图7，控制信号CTL_B2随后跳变到低电位关断TB2后，从高电平翻转到低电平时会随之瞬态接通一次开关T5A，此时晶体管TB2关闭，接通的T5A会将图示的电源电压VCC耦合到存储节点N1，防止存储节点N2的电压反弹、以及防止此反弹所导致的存储节点N1-N2之间的正反馈所引起的存储节点N1/N2自振荡回最初电压。

参见图7，数据的存储操作或者对应的存储单元之作用如下文所言。在高频数据操作的阶段(例如为了迎合高速通信协议)，基于PMOS和NMOS两者在静态随机存储电路内的驱动能力趋同的条件下，在翻转时刻(第二位线信号从第一逻辑态翻至第二逻辑态而关闭位线非开关的翻转时刻)由第二电位对第一存储节点的瞬态耦合，使第二存储节点趋于接近第一电位但还未到第一电位的振荡、第一存储节点趋于接近第二电位但还未到第二电位的振荡，向着在第一与第二存储节点之间建立正反馈的趋势振荡，而不是打破正反馈的平衡而使第二存储节点振荡到第二电位或第一存储节点振荡到第一电位。图5的相关实施例同样也可以采用这里关于图7所言的各种技术实施方案。PMOS和NMOS两者在静态随机存储单元内的驱动能力趋同的负面影响表现在：第二存储节点趋于接近第一电位的振荡阶段有可能被第一存储节点拉向第二电位的水准、第一存储节点趋于接近第二电位的振荡阶段有可能被第二存储节点拉向第一电位的水准，第一存储节点与第二存储节点之间形成了负反馈。PMOS和NMOS用到的关键尺寸愈小这一后果愈严重。单边纠错或双边纠错针对这种问题而提出了较佳的解决方案。

参见图7，因而，抑制第二存储节点N2在第一电位VSS和第二电位VCC之间持续性的反复振荡、同时亦抑制第一存储节点N1在第一电位VSS和第二电位VCC之间持续性的反复振荡。振荡期间主动将第一存储节点N1向第二电位VCC引导，振荡期间同时通过正反馈而间接性的将第二存储节点N2向第一电位VSS引导。

参见图7，对控制信号CTL_B1或CTL_B2而言，前次信号的逻辑态电平翻转而写完上一数据或前一比特位之后，后续需更新写下一数据或后一比特位，也即必然存在着后次信号的逻辑态电平翻转事件。数据存储的通信协议中如SRAM应用的缓存结构领域通常所用的总线协议规定的数据读写速率极高，控制信号CTL_B1或CTL_B2前后两次电平翻转事件之间的时间随着通信协议的速度提高而随之变短。所以本文首要的棘手挑战是不能影响控制信号CTL_B1和CTL_B2正常的电平操作，图5亦如此。基于通信协议之限制也意味着开关T6A和T5A的接通和关闭时机点需要针对性的设计，如它们的开关动作不允许影响位线B1和位线非B2在数据读写期间的电压和电流之正常变化、亦不允许影响到并联晶体管T6以及T5的字线选择权，而是协助正常数据顺利的存储，在克服这些问题方面所采取的措施，其也正是本申请较之传统技术最为突出的优势之一。如若不然会导致数据写入的负面影响：诱发B1和B2之电压和电流的非期望变化是主因。

参见图7，数据的存储操作或者对应的存储单元之作用如下文所述。在高频数据操作的阶段(例如为了迎合高速通信协议)，避免前次数据存入动作的存状态还未稳定下来而相邻后次数据存入动作又来了所导致的无法存入数据和存入错误数据的事件，防止后次数据存入动作是在前次数据存入动作的非稳定数据条件之下所构建的。否则从错误的某个存入动作开始，直至它后续的所有存入数据都有理由被质疑是出错的，因前次的非稳定数据是不精准的、则后次再次存入数据就是在不精准数据条件所建立的。显然本申请能够避免前次数据存入动作和相邻后次数据存入动作之间的极窄时间所导致的无法准确存入数据或存入错误数据的事件发生。在业界基于SRAM的高速缓存(cache)往往是要求使用高速通信协议来执行数据操作。相关负面事件典型的包括：前次数据存入的状态还未稳定下来如第一存储节点与第二存储节点两者的数据还在自行振荡而未稳定，高频的后次数据存入接着来了，那么后续存入的数据均出错。譬如CPU执行任务而利用缓存和内存交互则相关任务在执行过程中易崩溃或运行错误。第一位线信号从第一逻辑态翻至第二逻辑态而关闭位线开关的时刻，瞬态将第二电位耦合到N2一次；第二位线信号从第一逻辑态翻至第二逻辑态而关闭位线非开关的时刻，会瞬态将第二电位耦合到N1一次。后次数据存入时第一存储节点与第二存储节点两者由前次数据存入引起的自振荡已平稳。可保障相邻后次数据存入动作是处于前次数据存入动作的存状态稳定期间，亦可保障后次数据存入动作是在前次数据存入动作的数据稳定条件之下所构建的。前次数据存入动作和相邻后次数据存入动作之间的时间随着数据存入速度的提高而减小。通常后次数据存入动作和前次数据存入动作是绝对不允许发生任何时间上的交叠。但是前次数据存入动作利用第二电位耦合到位线非或者耦合到位线的耦合时机可设置成和后次数据存入动作在时间上存在交叠或存在部分交叠。尤其是高存储速度条件之下。该方案的优势是显而易见的，既满足高速存储的要求，又能避免无法存入数据和存入错误数据的负面事件发生。图5的相关实施例同样也可以采用这里关于图7所言的各种技术实施方案。

参见图8，双边纠错中，藉此可知第一存储节点N1和第二存储节点N2是交替式的执行交叉纠错，其中一者实施纠错之后再由交替至由另一者实施纠错。优势是在不影响正常数据存储的前提下，逐周期(数据存储周期)的对存储数据来纠错，数据出错的概率可近乎降低到零的程度。按照工作机制，每写入一比特位就实施双边纠错一次，任何单个比特位的数据都不会产生遗漏。这种优势是传统6T或改进型SRAM不具备的。

以上通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容都应认为仍属本发明的意图和范围内。