半导体装置及其制作方法

技术领域

本发明涉及一种半导体装置及其制作方法。

背景技术

半导体装置被用于各种电子应用中，例如高功率装置、个人计算机、手机、数字相机及其他电子装置。这些半导体装置一般通过在半导体基底上沉积绝缘层或介电层、导电层材料和半导体层材料，随后通过使用微影(photolithography)制程将各种材料层图案化以制造而成，而在半导体基板上形成电路装置和组件。在这些装置中，由于高电子迁移率晶体管(high-electron mobility transistors，HEMTs)具有例如高输出功率和高崩溃电压的优势，它们被广泛地使用于高功率的应用中。

发明内容

本发明的多个实施方式中，通过侧壁保护层的设计，在蚀刻p型半导体层的过程中，可以保护栅极电极的侧壁免于蚀刻损伤或残留金属。此设计可降低形成的元件的栅极漏电并提升元件可靠性。

根据本发明的部分实施方式，提供一种制造半导体装置的方法方法，包含：在基板上，沉积通道层；在通道层上，沉积主动层，主动层用以使二维电子气形成于该通道层中；在主动层上，沉积p型半导体层；在p型半导体层上，沉积栅极电极层；在栅极电极层上，沉积第一介电层；图案化第一介电层以及栅极电极层分别成为顶面保护层以及栅极电极；在该栅极电极的侧壁上，形成侧壁保护层，其中侧壁保护层的材料不同于顶面保护层的材料；以顶面保护层以及侧壁保护层作为蚀刻遮罩，蚀刻p型半导体层，以形成p型半导体区；在顶面保护层中，蚀刻一栅极开口，以露出栅极电极；以及在栅极电极上，形成栅极接触区。

于部分实施方式中，形成该侧壁保护层包含：在顶面保护层的上表面以及栅极电极的侧壁上，保形地沉积第二介电层；以及进行回蚀制程，以移除在顶面保护层的上表面上的第二介电层的部分。

于部分实施方式中，回蚀制程对第二介电层的蚀刻速率大于回蚀制程对顶面保护层的蚀刻速率。

于部分实施方式中，蚀刻p型半导体层后，主动层延伸超过p型半导体区的侧壁。

根据本发明的部分实施方式，半导体装置包含基板、通道层、主动层、p型半导体区、栅极电极、顶面保护层以及侧壁保护层。通道层位于基板上。主动层位于通道层上，主动层用以使二维电子气形成于通道层中。p型半导体区位于主动层上。栅极电极位于p型半导体区上。顶面保护层位于栅极电极的上表面上，其中顶面保护层露出栅极电极的该上表面的一部分。侧壁保护层邻接该栅极电极的侧壁，其中侧壁保护层的材料不同于顶面保护层的材料。

于部分实施方式中，侧壁保护层的氧含量高于顶面保护层的氧含量。

于部分实施方式中，顶面保护层的氮含量高于侧壁保护层的氮含量。

于部分实施方式中，侧壁保护层位于p型半导体区上。

于部分实施方式中，栅极电极为一金属阻障层。

于部分实施方式中，半导体装置还包含栅极接触区，位于该栅极电极上。

于部分实施方式中，p型半导体区的侧壁对齐于该侧壁保护层远离该栅极电极的侧壁。

于部分实施方式中，p型半导体区的上表面整体被侧壁保护层以及栅极电极覆盖。

于部分实施方式中，该侧壁保护层还邻接该顶面保护层的一侧壁。

附图说明

为了更完整了解实施例及其优点，现参照结合所附附图所做的下列描述，其中：

图1至图8为依据本揭露的部分实施方式的半导体装置于制作过程的多个阶段的剖面示意图；

图9A与图9B为依据本揭露的部分实施方式的半导体装置的剖面示意图。

【符号说明】

110:基板

120:成核缓冲层

130:通道层

132:第一部分

134:第二部分

140:主动层

150:p型半导体层

150S:侧壁

150’:p型半导体区

150T:上表面

160:栅极电极层

160’:栅极电极

160S:侧壁

160T:上表面

170:第一介电层

170’:顶面保护层

170S:侧壁

180:第二介电层

180’:侧壁保护层

190:保护层

200:绝缘覆盖层

210:栅极接触电极

220:钝化层

230:漏极/源极接触电极

240:绝缘层

240V:通孔

250:场板金属电极

260:绝缘层

260V:通孔

270:高电流传导电极

2DEG:二维电子气

GO:栅极开口

GA:栅极接触区

SDO:漏极/源极开口

具体实施方式

以下仔细讨论本揭示的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论的特定实施例仅供说明，并非用以限定本揭示的范围。

在本文中所使用的用语仅是为了描述特定实施例，非用以限制申请专利范围。除非另有限制，否则单数形式的“一”或“该”用语也可用来表示复数形式。

可理解的是，虽然在本文中所使用的“第一”、“第二”、“第三”等术语可用来描述不同的信号和/或实体，此些信号和/或实体应不受此些术语的限制。此些术语仅为了将一个信号和/或实体与其他信号和/或实体作区别。

为了简化和明确说明，本文可能会在各种实施例中重复使用元件符号和/或字母，但这并不表示所讨论的各种实施例及/或配置之间有因果关系。

图1至图8为依据本揭露的部分实施方式的半导体装置于制作过程的多个阶段的剖面示意图。应当理解，可以在图1至图8所示的步骤之前、期间和之后，提供额外的步骤。对于该方法的额外实施方式，可以替换、消除或调换以下描述的部分步骤。

参考图1，在基板110上，依序沉积成核缓冲层120、通道层130、主动层140、p型半导体层150、栅极电极层160以及第一介电层170。基板110可以是绝缘或半绝缘的材料形成。举例而言，基板110可由蓝宝石、半导体和金刚石中的一者或多者形成，且基板的尺寸范围为大约2英吋至大约12英吋。于部分实施方式中，基板110的半导体材料可包含元素半导体，例如硅、锗；化合物半导体，例如碳化硅、氮化镓；合金半导体；及其组合。

在基板110上，沉积成核缓冲层120。成核缓冲层120(包含成核层与缓冲层)可包含一或多个三五族半导体化合物层。于部分实施方式中，成核缓冲层120的沉积可包含先在基板上沉积成核层(例如AlN成核层)，再于成核层上沉积缓冲层(例如GaN缓冲层)。成核层可以提供适当的晶格结构，以供后续磊晶成长于其上的半导体层具有对应的晶格结构。以三氮族半导体材料为例，成核层可以提供纤锌矿(wurtzite)晶格结构。缓冲层可具有适当的晶格结构以及/或热膨胀系数，以弥补成核层以及其上覆盖的层体(例如通道层130(例如氮化镓(GaN)层))之间的晶格不匹配以及/或热膨胀系数不匹配。在沉积成核缓冲层120的GaN缓冲层时，可以使用碳掺杂(Carbon doping)以及/或铁掺杂(Fe doping)，借以形成半绝缘高质量的GaN缓冲层，避免后续形成的通道层130的电位漏到基板110上。

成核缓冲层120的沉积可包含适当的磊晶成长制程，例如金属有机化学气相沉积(metal organic chemical vapor deposition；MOCVD)、分子束磊晶(molecular beamdeposition；MBE)等或其组合。成核缓冲层120的厚度可在大约100纳米至大约10微米的范围内。

接着，在成核缓冲层120上，沉积通道层130。通道层130可包含一或多个三五族半导体化合物层。举例而言，通道层130可包含三氮族半导体化合物层，例如GaN层。通道层130的厚度可在大约60纳米至大约600纳米的范围内。通道层130的沉积可包含适当的磊晶成长制程，例如MOCVD、MBE等或其组合。

在通道层130上，沉积主动层140，可包含一或多个三五族半导体化合物层，例如三氮族半导体化合物层，但其组分不同于通道层130。举例而言，主动层可包含金属元素，例如铝。于部分实施例中，通道层130是由GaN所组成，而主动层是由AlGaN所组成。主动层140的能隙大于通道层130的能隙。因此，在主动层140以及通道层130之间，形成异质接面。在此异质界面，发生大规模的导带不连续，而使自由电子从较高能隙的主动层140扩散至较低能隙的通道层130，而形成二维电子气(two-dimensional electron gas；2DEG)(参考图9A及9B的二维电子气2DEG)。换言之，主动层140用以使二维电子气形成于该通道层130中。此二维电子气也可称为载体通道。主动层140的厚度可在大约1纳米至大约30纳米的范围内。主动层140的沉积可包含适当的磊晶成长制程，例如MOCVD、MBE等或其组合。

于部分实施方式中，成核缓冲层120、通道层130以及主动层140皆由三氮族半导体所形成，其具有例如纤锌矿(wurtzite)晶格结构，而具有极化面。举例而言，通道层130包含氮化镓(GaN)，主动层140包含氮化铝镓(AlGaN)。在这些实施方式中，经由极化面，压电效应产生的电子从主动层140掉至通道层130，继而在通道层130中产生高移动传导电子的二维电子气(参考图9A及9B的二维电子气2DEG)。于其他实施方式中，成核缓冲层120、通道层130以及主动层140亦可采用其他种三五族半导体，而不以三氮族半导体为限。

于部分实施方式中，主动层140以及通道层130可以被称为本征(intrinsic)半导体层，其中主动层140以及通道层130并未有意地掺杂。举例而言，主动层140以及通道层130并未有意地设置掺质。

其后，在主动层140上，沉积p型半导体层150。p型半导体层150可由适当的三五族半导体层(例如三氮族半导体)所组成，而具有与其下主动层140相同的晶格结构型态(例如纤锌矿晶格结构)。p型半导体层150的厚度可在大约50纳米至大约120纳米的范围内。p型半导体层150的沉积可包含适当的磊晶成长制程，例如MOCVD、MBE等或其组合。于部分实施方式中，p型半导体层150可以在磊晶成长的过程中被原位(in situ)掺杂p型掺质，例如但不限于，镁、铁、碳及其组合。p型半导体层150可具有高于10

以上成核缓冲层120、通道层130、主动层140以及半导体层150可以是原位(insitu)沉积的。换句话说，在同一沉积室中，例如透过MOCVD，依序沉积成核缓冲层120、通道层130、主动层140以及半导体层150，但不以此为限。于其他实施方式中，成核缓冲层120、通道层130、主动层140以及半导体层150中的至少二个可以在不同沉积室中分别沉积。

然后，从沉积室中取出基板110。接着，在p型半导体层150上，沉积栅极电极层160。栅极电极层160可以包含一或多层金属电极层。于部分实施方式中，栅极电极层160可以是一金属阻障层，例如具有良好导电性且具有较高介电系数的陶瓷材料，如TiN、TaN、W、WN。其中，TiN电阻率为大约30微欧姆-厘米(μΩ-cm)至大约70微欧姆-厘米(μΩ-cm)，足够应用于电子传递；且TiN的介电系数高于SiO

在栅极电极层160上，沉积第一介电层170。第一介电层170可包含适当的介电材料，例如Si

参考图2，图案化第一介电层170以及栅极电极层160(参考图1)分别成为顶面保护层170’以及栅极电极160’。此图案化的步骤包含适当的光刻微影制程以及适当的蚀刻制程。光刻微影制程包含涂布感光材料、曝光、显影、冲洗、烘烤等。首先，透过光刻微影制程，在第一介电层170(参考图1)形成适当的光阻图案。再以该光阻图案作为蚀刻遮罩，进行一第一蚀刻制程，以蚀刻第一介电层170(参考图1)，进而形成顶面保护层170’。于部分实施例中，第一介电层170(参考图1)可称为遮罩层，而顶面保护层170’可称为遮罩。接者，以顶面保护层170’作为蚀刻遮罩，进行一第二蚀刻制程，以蚀刻栅极电极层160(参考图1)，而形成栅极电极160’。

于此，第一以及第二蚀刻制程可包含适当的干蚀刻，其中可使用不同的蚀刻气体，而有蚀刻选择比的差异。举例而言，第一蚀刻制程可采用氟基(Fluorine-based)气体(如SF

如此一来，在完成这些蚀刻制程之后，顶面保护层170’位于栅极电极160’上，且覆盖栅极电极160’的整个上表面(或称为顶面)160T上。借此，顶面保护层170’还能在后续蚀刻步骤保护栅极电极160’的上表面160T免于蚀刻损伤。

参考图3，在顶面保护层170’的上表面、顶面保护层170’的侧壁170S与栅极电极160’的侧壁160S以及p型半导体层150的上表面上，保形地(conformally)沉积第二介电层180。于部分实施方式中，第二介电层180的材料不同于顶面保护层170’的材料。举例而言，顶面保护层170’包含SiN

于本文中，“保形地”是指覆盖的层体具有均匀的厚度，而具有与下方结构相似的表面形貌。于此，“保形地沉积第二介电层180”是指第二介电层180在顶面保护层170’上的局部厚度相似于其在p型半导体层150上的局部厚度。举例而言，第二介电层180在顶面保护层170’上的局部厚度与在p型半导体层150上的局部厚度差异小于10％。

参考图4，进行回蚀(etch back)制程，以移除在顶面保护层170’的上表面以及p型半导体层150的上表面上的第二介电层180(参考图3)的水平部分。第二介电层180(参考图3)的剩余垂直部分形成侧壁保护层180’。于部分实施方式中，侧壁保护层180’也可称为间隔物(spacer)。此回蚀制程可以采用适当的干蚀刻，其可为各向同性蚀刻或各向异性蚀刻。举例而言，此回蚀制程可以采用适当的蚀刻气体，例如氟基(Fluorine-based)气体(如SF

于部分实施方式中，此回蚀制程所使用的蚀刻气体对于p型半导体层150的蚀刻速率小于对于第二介电层180(参考图3)的蚀刻速率，因此可降低此回蚀制程对于p型半导体层150的蚀刻损伤。

参考图5，以侧壁保护层180’以及顶面保护层170’作为蚀刻遮罩，蚀刻p型半导体层150(参考图4)，而形成p型半导体区150’。借此，在蚀刻p型半导体层150(参考图4)之后，侧壁保护层180’位于所形成的p型半导体区150’上，而使p型半导体区150’的侧壁150S对齐于侧壁保护层180’远离该栅极电极160’的侧壁。如此一来，因侧壁保护层(或间隔物)180’的配置，p型半导体区150’的侧壁150S与栅极电极160’的侧壁160S具有一间距，该间距不小于侧壁保护层180’在水平方向任一侧的最大宽度。

蚀刻p型半导体层150(参考图4)可以采用电浆干蚀刻制程，例如可使用包含He、BCl

在部分未设置侧壁保护层180’的情况下，栅极电极160’的侧壁160S外露，而可能在蚀刻p型半导体层150(参考图4)的过程中，让栅极电极160’的侧壁160S受到蚀刻损伤或是残留部分金属于其上，这可能会造成形成的元件的栅极漏电增加而影响元件特性。

于部分实施方式中，通过侧壁保护层180’的设计，在蚀刻p型半导体层150(参考图4)的过程中，栅极电极160’的侧壁160S被侧壁保护层180’保护，而免于在后续制程接触蚀刻剂，进而避免蚀刻损伤或金属残留。此设计可降低形成的元件的栅极漏电并提升元件可靠性。此外，在蚀刻p型半导体层150(参考图4)的过程中，栅极电极160’的上表面160T也被顶面保护层170’保护，而免于蚀刻损伤。

参考图6，在图5的结构上，保形地沉积保护层190以及绝缘覆盖层200。于部分实施方式中，保护层190可以包含适当的介电材料，其可为陶瓷材料，例如金属化合物，如氧化铝(Al

参考图7，在绝缘覆盖层200、保护层190以及顶面保护层170’中，蚀刻栅极开口GO，以露出栅极电极160’。可先透过光刻微影制程，在绝缘覆盖层200上形成适当的光阻图案。光刻微影制程包含涂布感光材料、曝光、显影、冲洗、烘烤等。其后，以该光阻图案作为蚀刻遮罩，蚀刻绝缘覆盖层200、保护层190以及顶面保护层170’，而形成栅极开口GO。此蚀刻栅极开口GO步骤可包含一或多次的干蚀刻制程，分别采用适当的蚀刻气体。此蚀刻栅极开口GO步骤可包含第一蚀刻制程、第二蚀刻制程以及第三蚀刻制程，其中第一蚀刻制程用以蚀刻绝缘覆盖层200，第二蚀刻制程用以蚀刻保护层190，第三蚀刻制程用以蚀刻顶面保护层170’。举例而言，第一蚀刻制程的蚀刻气体包含氟基(Fluorine-based)气体，包含SF

参考图8，在该栅极电极160’上，形成一栅极接触电极210。借此，在栅极接触电极210以及栅极电极160’接触的区域，形成栅极接触区GA。于部分实施方式中，栅极电极160’可为金属阻障层(例如TiN)，栅极接触电极210可选用导电率高于栅极电极160’的材料，例如铝、铜等导电材料或其合金组合。于此，可透过沉积一导电层(例如铝层)以填入栅极开口GO并图案化该导电层，而形成栅极接触电极210。此图案化的步骤包含适当的光刻微影制程以及适当的蚀刻制程。举例而言，透过光刻微影制程，在所沉积的导电层(例如铝层)上，形成适当的光阻图案。再以该光阻图案作为蚀刻遮罩，蚀刻导电层，进而形成栅极接触电极210。

图9A为依据本揭露的部分实施方式的半导体装置100的剖面示意图。可在图8的结构中，形成漏极/源极接触电极230。借此，在漏极/源极接触电极230以及半导体层(例如主动层140以及/或通道层130)接触的区域，形成漏极/源极接触区SDA。在此，前述提到的二维电子气2DEG以虚线表示于图中。如此一来，半导体装置100包含含有二维电子气2DEG的通道层130、栅极接触区GA、漏极/源极接触区SDA，而能实现电性开关。

详细而言，接续图8的步骤，在栅极接触电极210上，沉积钝化层220。钝化层220可包含适当介电材料，例如SiO

需说明的是，本发明部分实施方式的半导体装置100为常态关闭(normally off)型半导体装置(亦称为增强(enhancement)型半导体装置)，且图9A绘示的半导体装置100是处于栅极接触电极210施加大于阀值电压(threshold voltage)的偏压且半导体装置100导通时的状态。请参考图9B，图9B为依据本揭露的部分实施方式的半导体装置100的另一剖面示意图。图9B绘示的半导体装置100是处于栅极接触电极210施加小于阀值电压的偏压(例如偏压为零)或未施加偏压，且半导体装置100关闭(亦即不导通)时的状态。当半导体装置100未施加偏压或施加小于阀值电压的偏压时，位于栅极电极160’与p型半导体区150’正下方的二维电子气2DEG会被耗尽(depleted)而形成二维电子气2DEG截断区使得半导体装置100关闭，也就是通道层130包括第一部分132与第二部分134，第一部分132与p型半导体区150’重叠，第二部分134不与p型半导体区150’重叠，通道层130的第二部分134具二维电子气2DEG，但通道层130的第一部分132不具二维电子气2DEG并且形成二维电子气2DEG的截断区。

本发明的多个实施方式中，通过侧壁保护层的设计，在蚀刻p型半导体层的过程中，可以保护顶面保护层的侧壁与栅极电极的侧壁而免于蚀刻损伤或残留金属。此设计可降低形成的元件的栅极漏电并提升元件可靠性。

根据本发明的部分实施方式，提供一种制造半导体装置的方法方法，包含：在基板上，沉积通道层；在通道层上，沉积主动层，主动层用以使二维电子气形成于该通道层中；在主动层上，沉积p型半导体层；在p型半导体层上，沉积栅极电极层；在栅极电极层上，沉积第一介电层；图案化第一介电层以及栅极电极层分别成为顶面保护层以及栅极电极；在该栅极电极的侧壁上，形成侧壁保护层，其中侧壁保护层的材料不同于顶面保护层的材料；以顶面保护层以及侧壁保护层作为蚀刻遮罩，蚀刻p型半导体层，以形成p型半导体区；在顶面保护层中，蚀刻一栅极开口，以露出栅极电极；以及在栅极电极上，形成栅极接触区。

根据本发明的部分实施方式，半导体装置包含基板、通道层、主动层、p型半导体区、栅极电极、顶面保护层以及侧壁保护层。通道层位于基板上。主动层位于通道层上，主动层用以使二维电子气形成于通道层中。p型半导体区位于主动层上。栅极电极位于p型半导体区上。顶面保护层位于栅极电极的上表面上，其中顶面保护层露出栅极电极的该上表面的一部分。侧壁保护层邻接该栅极电极的侧壁，其中侧壁保护层的材料不同于顶面保护层的材料。

以上概述多个实施方式的特征。该技术领域具有通常知识者应了解，可将本发明作为设计或修饰其他制程或结构的基础，可以进行各种改变、替换、转化，在此，本发明精神与范围涵盖这些改变、替换、转化。