半导体器件

相关申请的交叉引用

本申请要求于2021年11月2日在韩国知识产权局提交的韩国专利申请No.10-2021-0149072的优先权，出于所有目的，通过引用将上述韩国专利申请的全部公开内容并入本文。

技术领域

本公开涉及半导体器件。

背景技术

随着对半导体器件的高性能、高速度和/或多功能性的需求增加，半导体器件的集成度也在增加。在制造具有与半导体器件的高集成度趋势相对应的精细图案的半导体器件时，实现具有精细宽度或精细分隔距离的图案可能是有益的。此外，为了减少由于平面金属氧化物半导体FET(MOSFET)的尺寸减小而导致的工作特性的限制，正在努力开发具有包括三维结构的沟道的半导体器件。

发明内容

示例实施例提供了一种具有改善的电特性和可靠性的半导体器件。

根据示例实施例，一种半导体器件包括：衬底，所述衬底包括在与所述衬底的上表面平行的第一方向上延伸的有源区；栅电极，所述栅电极在所述衬底上在与所述第一方向垂直的第二方向上延伸并且与所述有源区交叉，并且包括至少一个第一电极层和第二电极层；多个沟道层，所述多个沟道层位于所述有源区上，在与所述衬底的所述上表面垂直的第三方向上彼此间隔开，并且至少部分地被所述栅电极围绕；多个源极/漏极区，在所述栅电极的每一侧有所述多个源极/漏极区中的至少一个源极/漏极区，并且所述多个源极/漏极区与所述多个沟道层电连接；以及一个或更多个气隙区，所述一个或更多个气隙区沿所述第三方向在所述多个沟道层之间以及所述多个沟道层中的最下面的沟道层与所述有源区之间位于所述第二电极层中。所述至少一个第一电极层或所述第二电极层在所述多个沟道层中的在所述第三方向上相邻的沟道层之间具有第一厚度，并且在所述多个沟道层的侧表面上具有第二厚度，其中，所述第二厚度大于所述第一厚度。

根据示例实施例，一种半导体器件包括：衬底，所述衬底具有第一区域和第二区域，并且在所述第一区域和所述第二区域中的每一者上分别包括有源区；第一栅电极，所述第一栅电极位于所述第一区域上，与所述有源区交叉，并且包括至少一个第一电极层和第二电极层；第二栅电极，所述第二栅电极位于所述第二区域上，与所述有源区交叉，并且包括至少一个第三电极层和第四电极层；多个沟道层，所述多个沟道层分别位于每一个所述有源区上，在与所述衬底的上表面垂直的垂直方向上彼此间隔开，并且至少部分地分别被所述第一栅电极和所述第二栅电极围绕；以及一个或更多个气隙区，所述一个或更多个气隙区沿所述垂直方向在所述第二区域上的所述多个沟道层中的至少一部分沟道层之间位于所述第四电极层中。所述至少一个第三电极层包括与所述至少一个第一电极层的材料相同的材料，并且所述第四电极层包括与所述第二电极层的材料相同的材料，其中，所述第一区域上的所述至少一个第一电极层具有第一厚度，并且所述第二区域上的所述至少一个第三电极层具有小于所述第一厚度的第二厚度。

根据示例实施例，一种半导体器件包括：衬底，所述衬底包括有源区；栅电极，所述栅电极在所述衬底上延伸，与所述有源区交叉，并且包括第一电极层；多个沟道层，所述多个沟道层位于所述有源区上，在与所述衬底的上表面垂直的垂直方向上彼此间隔开，并且至少部分地被所述栅电极围绕；多个源极/漏极区，在所述栅电极的每一侧有所述多个源极/漏极区中的至少一个源极/漏极区，并且所述多个源极/漏极区与所述多个沟道层电连接；以及一个或更多个气隙区，所述一个或更多个气隙区沿所述垂直方向在所述多个沟道层之间位于所述栅电极中。所述第一电极层完全地围绕所述一个或更多个气隙区中的每一者，并且在沿所述垂直方向与所述一个或更多个气隙区交叠的区域中具有减小的厚度。

附图说明

根据以下结合附图的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点，其中：

图1是示出根据示例实施例的半导体器件的布局图；

图2包括示出根据示例实施例的半导体器件的示意性截面图；

图3是示出根据示例实施例的图2的半导体器件的一部分的局部放大图；

图4A和图4B是示出根据示例实施例的半导体器件的示意性截面图和部分放大图；

图5包括示出根据示例实施例的半导体器件的示意性截面图；

图6A和图6B分别是示出根据示例实施例的半导体器件的布局图和示意性截面图；

图7包括示出根据示例实施例的半导体器件的示意性截面图；

图8包括示出根据示例实施例的半导体器件的示意性截面图；

图9是示出根据示例实施例的制造半导体器件的方法的流程图；

图10A至图10H是示出工艺顺序的图，以示出根据示例实施例的制造半导体器件的方法；

图11A至图11G是示出工艺顺序的图，以示出根据示例实施例的制造半导体器件的方法。

具体实施方式

在下文中，将参考附图描述示例实施例。

图1是示出根据示例实施例的半导体器件的布局图。为了描述方便，在图1中仅示出了半导体器件的一些组件。

图2包括示出根据示例实施例的半导体器件的示意性截面图。图2示出了沿着图1的线I-I'和线II-II'截取的截面。

图3是示出根据示例实施例的图2的半导体器件的一部分的局部放大图。图3示出了图2的放大区域“A”。

参考图1至图3，半导体器件100可以包括：衬底101，其包括有源区105；沟道结构140，其包括在有源区105上彼此垂直地间隔开的第一沟道层141、第二沟道层142和第三沟道层143；栅极结构GS，其延伸穿过有源区105并与有源区105交叉，并且包括栅电极170；源极/漏极区150，其与沟道结构140接触；气隙区AG，其位于栅电极170中；以及接触插塞180，其与源极/漏极区150连接。半导体器件100还可以包括隔离层110、内间隔物层130和层间绝缘层190。栅极结构GS包括栅极电介质层162、栅极间隔物层164和包括第一电极层172、第二电极层174和第三电极层176的栅电极170。

在半导体器件100中，有源区105可以具有鳍形状，并且栅电极170可以位于有源区105与沟道结构140之间、位于沟道结构140的第一沟道层141、第二沟道层142和第三沟道层143之间以及位于沟道结构140上。因此，半导体器件100可以包括具有多桥沟道FET(MBCFET

衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以设置为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。

衬底101可以在其上部包括有源区105。有源区105可以由衬底101中的器件隔离层110限定，并且可以在第一方向(例如，X方向)上延伸。然而，根据一个实施例，可以将有源区105描述为与衬底101分开的元件。有源区105可以具有向上延伸的结构。有源区105可以形成为衬底101的一部分，或者可以包括从衬底101生长的外延层。然而，在栅极结构GS的两侧，有源区105可以部分地凹陷以形成凹陷区，并且源极/漏极区150可以设置在凹陷区中。

在示例实施例中，有源区105可以包括或不包括包括杂质的阱区。例如，在P型晶体管(pFET)的情况下，阱区可以包括诸如磷(P)、砷(As)或锑(Sb)的N型杂质，并且在N型晶体管的情况下，阱区可以包括诸如硼(B)、镓(Ga)或铝(Al)的P型杂质。在包括阱区的情况下，阱区可以位于距离有源区105的上表面的预定深度处。

器件隔离层110可以在衬底101中限定有源区105。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。在一些实施例中，器件隔离层110可以进一步包括延伸相对更深的区域，同时具有进入衬底101的下部的台阶。器件隔离层110可以暴露有源区105的上表面，或者部分地暴露有源区105的上部。在示例实施例中，器件隔离层110可以具有弯曲的上表面，以随着其接近有源区105而具有更高的水平。在一些实施例中，“水平”可以指相对于参考平面(例如衬底101的上表面)观察时的高度水平。当元件A被称为处于比元件B“更高的水平”时，这可以意味着元件A的高度水平比元件B的高度水平更远离衬底101的上表面。当元件A被称为处于比元件B“更低的水平”时，这可以意味着元件A的高度水平比元件B的高度水平更接近衬底101的上表面。器件隔离层110可以由绝缘材料形成。器件隔离层110可以由例如氧化物、氮化物或它们的组合形成。

沟道结构140可以在有源区105与栅极结构GS交叉的区域中位于有源区105上。沟道结构140可以包括第一沟道层141、第二沟道层142和第三沟道层143，第一沟道层141、第二沟道层142和第三沟道层143是在Z方向上彼此间隔开的两个或更多个沟道层。沟道结构140可以例如通过电连接与源极/漏极区150连接。沟道结构140在Y方向上的宽度可以等于或小于有源区105在Y方向上的宽度，并且沟道结构140在X方向上的宽度可以等于或类似于栅极结构GS在X方向上的宽度。在一些实施例中，沟道结构140可以具有减小的宽度，使得侧表面在X方向上在栅极结构GS下方。如本文使用的，当使用术语元件A位于元件B的“下方”时，其可以指元件A在特定方向上比元件B更靠近参考平面(例如，衬底101)的情况。同样，当使用术语元件A位于元件B“上方”时，其可以指元件A在特定方向上比元件B更远离参考平面(例如，衬底101)的情况。

沟道结构140可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。沟道结构140可以由例如与衬底101的材料相同的材料形成。在一些实施例中，沟道结构140可以在与源极/漏极区150相邻的区域中包括杂质区。在示例实施例中，构成一个沟道结构140的沟道层的数目和形状可以不同地改变。例如，在一些实施例中，沟道结构140可以进一步包括位于栅电极170的最下部分下方的沟道层。

源极/漏极区150可以在栅极结构GS的两侧位于从有源区105的上部部分地凹陷的凹陷区中，使得至少一个源极/漏极区150位于栅极结构GS的每一侧。源极/漏极区150可以位于沟道结构140的第一沟道层141、第二沟道层142和第三沟道层143中的每一者的侧表面上，并且至少部分地覆盖这些侧表面。源极/漏极区150的上表面可以与栅电极170的最上部的下表面处于相同或相近的高度，并且该高度在示例实施例中可以不同地改变。根据示例实施例，源极/漏极区150可以在沿Y方向彼此相邻的两个或更多个有源区105上彼此连接或合并，以形成一个源极/漏极区150。源极/漏极区150可以包括杂质。

栅极结构GS可以与有源区105和沟道结构140交叉，以在第二方向(例如，Y方向)上延伸。晶体管的沟道区可以形成在与栅极结构GS的栅电极170交叉的沟道结构140中。栅极结构GS可以包括栅电极170、位于栅电极170与沟道结构140之间的栅极电介质层162以及位于栅电极170的侧面上的栅极间隔物层164。在一些实施例中，栅极结构GS还可以包括位于栅电极170的上表面上的覆盖层。或者，层间绝缘层190的位于栅极结构GS上的部分可以被称为栅极覆盖层。

栅极电介质层162可以位于有源区105与栅电极170之间以及位于沟道结构140与栅电极170之间，并且可以位于栅电极170的表面上并覆盖栅电极170的表面的至少一部分。例如，栅极电介质层162可以围绕除了栅电极170的最上表面之外的所有表面。栅极电介质层162可以在栅电极170与栅极间隔物层164之间延伸，但是构造不限于此。栅极电介质层162可以包括氧化物、氮化物或高k材料。高k材料可以指介电常数高于氧化硅层(SiO

栅极间隔物层164可以位于栅电极170的两侧。栅极间隔物层164可以使源极/漏极区150与栅电极170绝缘。在一些实施例中，栅极间隔物层164可以具有多层结构。栅极间隔物层164可以由氧化物、氮化物和氮氧化物形成，具体地，由低k膜形成，其中，低k膜可以指介电常数与氧化硅层(SiO

栅电极170可以位于有源区105上，以至少部分地填充沟道结构140之间的间隙，并且从沟道结构140向上延伸。栅电极170可以通过栅极电介质层162与沟道结构140间隔开。栅电极170可以包括从栅极电介质层162顺序地堆叠的第一电极层172、第二电极层174和第三电极层176。在一些实施例中，第一电极层172可以包括多个层，而在其他实施例中可以是单层。这里使用的术语“第一电极层172”可以指单层或多个层，但是将包括至少一层。

如图2和图3所示，在栅电极170的截面中，第一电极层172可以分别围绕第一沟道层141、第二沟道层142和第三沟道层143，并且可以在Z方向上彼此间隔开。应当理解，这里使用的“元件A围绕元件B”(或类似的语言)意味着元件A至少部分地围绕元件B，但不一定意味着元件A完全围绕元件B，除非如此指明。第一电极层172可以进一步位于有源区105和器件隔离层110的上表面上。栅极电介质层162可以位于第一电极层172与第一沟道层141、第二沟道层142和第三沟道层143之间，并且位于第一电极层172与有源区105之间。在该实施例中，第一电极层172可以具有均匀或恒定的厚度。第一电极层172可以与气隙区AG间隔开，并且可以不与气隙区AG接触。

第二电极层174可以位于第一电极层172上。第二电极层174可以与第一电极层172一起位于第一沟道层141、第二沟道层142和第三沟道层143之间。如图2和图3所示，第二电极层174可以在栅电极170的截面中围绕相应的第一沟道层141、第二沟道层142和第三沟道层143，并且可以在Z方向上一体地形成为单层。第二电极层174可以沿着第一沟道层141、第二沟道层142和第三沟道层143的侧表面向下延伸，并且可以具有与第一沟道层141、第二沟道层142和第三沟道层143的侧表面相对应的曲线。气隙区AG位于第二电极层174中，并且在一些实施例中，第二电极层174可以完全或完整地围绕相应的气隙区AG。

第二电极层174可以具有不均匀或不恒定的厚度，并且可以非共形地设置为围绕第一沟道层141、第二沟道层142和第三沟道层143。第二电极层174可以位于有源区105的上表面上、位于第一沟道层141、第二沟道层142和第三沟道层143的上表面的一部分上以及位于第一沟道层141、第二沟道层142和第三沟道层143的下表面上，并且可以具有相对薄的厚度或减小的厚度。第二电极层174在第一沟道层141、第二沟道层142和第三沟道层143之间以及在第一沟道层141与有源区105之间可以具有相对薄的厚度。第二电极层174可以在气隙区AG上方和下方具有相对薄的厚度。如图3所示，第二电极层174可以在朝着气隙区AG水平地延伸的区域中具有第一厚度T1，并且可以在第一沟道层141、第二沟道层142和第三沟道层143的侧表面以及器件隔离层110的上表面上具有大于第一厚度T1的第二厚度T2。第二电极层174可以在沿Z方向与气隙区AG交叠的区域中具有第一厚度T1。如这里所使用的，当元件A被称为与元件B“交叠”或“重叠”时，其可以指其中元件A被称为在给定方向上在元件B上方延伸或经过元件B，并且覆盖元件B的一部分的情况。注意，元件A可以在第一方向上与元件B交叠，但是在第二方向上与元件B可以交叠或可以不交叠。第二电极层174可以通过与第一电极层172的方法不同的方法形成，以具有如上所述的轮廓。这将在下面参考图9和图10G更详细地描述。

第三电极层176可以位于第二电极层174上，并且可以在Y方向上延伸，同时填充在相邻的有源区105之间。与第一电极层172和第二电极层174不同，第三电极层176在Z方向上可以不位于第一沟道层141、第二沟道层142和第三沟道层143之间。第三电极层176的厚度可以大于第一电极层172和第二电极层174的厚度。在一些实施例中，可以省略第三电极层176。

栅电极170可以包括：导电材料，例如，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属氮化物和/或诸如铝(Al)、钨(W)或钼(Mo)的金属材料；或者诸如掺杂的多晶硅的半导体材料。第一电极层172、第二电极层174和第三电极层176可以包括不同的材料。第一电极层172和第二电极层174可以包括具有不同的功函数的材料。例如，第二电极层174可以包括功函数比第一电极层172的功函数低的材料。例如，第一电极层172可以包括氮化钛(TiN)，第二电极层174可以包括含铝(Al)的导电材料，例如碳化钛铝(TiAlC)或氮化钛铝(TiAlN)，第三电极层176可以包括钨(W)或钼(Mo)。

气隙区AG可以位于第一沟道层141、第二沟道层142和第三沟道层143之间以及作为第一沟道层141、第二沟道层142和第三沟道层143中的最下面的沟道层的第一沟道层141与有源区105之间。气隙区AG可以位于第二电极层174中，因此可以由第二电极层174限定。气隙区AG是由空气或气体形成的区域，但是在本说明书中，为了易于理解，可以被视为一个区域或层。多个气隙区AG可以在Z方向上彼此间隔开。气隙区AG的数目可以根据构成沟道结构140的沟道层的数目而改变。

气隙区AG在水平方向(例如，X方向和Y方向)上的长度可以相对长于在垂直方向(例如，Z方向)上的长度。气隙区AG在垂直方向上的长度可以由第一沟道层141、第二沟道层142和第三沟道层143之间的距离(分隔距离)以及第一电极层172和第二电极层174的厚度来确定。通过调整第一电极层172的均匀的厚度和第二电极层174的不均匀的厚度中的至少一者，可以调整气隙区AG的尺寸，因此，可以调整半导体器件100的阈值电压。例如，气隙区AG在垂直方向上的长度可以在相邻的沟道层141、142和143之间的距离的大约20％至大约50％的范围内。例如，长度可以在大约一纳米(1nm)至大约五(5)nm的范围内，但是不限于此。

内间隔物层130可以与栅电极170平行地位于沟道结构140之间。栅电极170可以通过内间隔物层130与源极/漏极区150稳定地间隔开，以彼此电隔离。内间隔物层130可以具有其中面向栅电极170的侧表面朝着栅电极170向内凸起地变圆的形状，但是构造不限于此。内间隔物层130可以由氧化物、氮化物或氮氧化物形成，具体地，可以由低k膜形成。然而，在一些实施例中，可以省略内间隔物层130。

接触插塞180可以穿过层间绝缘层190以与源极/漏极区150连接，并且可以向源极/漏极区150施加电信号。接触插塞180可以具有倾斜的侧表面，其中根据纵横比，下宽度比上宽度窄，但是构造不限于此。例如，接触插塞180可以从上部向下延伸，例如进一步延伸到第三沟道层143的下表面下方，但是构造不限于此。在一些示例实施例中，接触插塞180可以接触源极/漏极区150的上表面，而不使源极/漏极区150凹陷。

接触插塞180可以在包括下表面的下端包括金属硅化物层，并且可以进一步在金属硅化物层的上表面和侧壁上包括阻挡层。阻挡层可以包括例如诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属氮化物。接触插塞180可以包括例如金属材料，诸如铝(Al)、钨(W)或钼(Mo)。在示例实施例中，构成接触插塞180的导电层的数目和布置可以不同地改变。

层间绝缘层190可以位于源极/漏极区150和栅极结构GS上并至少部分地覆盖源极/漏极区150和栅极结构GS，并且位于器件隔离层110上并至少部分地覆盖器件隔离层110。层间绝缘层190可以包括氧化物、氮化物和氮氧化物中的至少一种，并且可以包括例如低k材料。在一些实施例中，层间绝缘层190可以包括多个绝缘层。

图4A和图4B是示出根据示例实施例的半导体器件的示意性截面图和部分放大图。图4B示出了图4A的放大区域“B”。图4A和图4B可以包括与先前讨论的元件类似的元件。因此，相同或类似的附图标记可以用于指代相同或类似的元件，并且这里将不再重复对这些元件的描述。

参考图4A和图4B，在半导体器件100a中，栅电极层170a的第一电极层172a和第二电极层174a的形状可以不同于图2和图3的示例实施例的第一电极层172和第二电极层174的形状。

第一电极层172a可以围绕第一沟道层141、第二沟道层142和第三沟道层143具有不均匀或不恒定的厚度，并且可以非共形地设置在第一沟道层141、第二沟道层142和第三沟道层143上。第一电极层172a在第一沟道层141、第二沟道层142和第三沟道层143之间以及在有源区105的上表面上具有相对薄的第一厚度T1'，并且可以在第一沟道层141、第二沟道层142和第三沟道层143的侧表面上具有大于第一厚度T1'的第二厚度T2'。第一电极层172a在沿Z方向与气隙区AGa交叠的区域中可以具有相对薄的厚度。相反，第二电极层174a可以在第一电极层172a上具有均匀或恒定的厚度。

在一些实施例中，根据第一电极层172a和第二电极层174a的轮廓，在沿Y方向的截面中，气隙区AGa在端部与在中心部分相比可以具有相对较薄的形状。然而，气隙区AGa的详细形状不限于此。

在一些实施例中，可以在栅极电介质层162与第一电极层172a之间存在第四电极层(未示出)。在此情况下，第四电极层可以是与第二电极层174a的层类似的具有恒定厚度的层，并且可以在与第一电极层172a的工艺不同的工艺中形成，并且可以在与第二电极层174a相同的工艺中形成。

图5包括示出根据示例实施例的半导体器件的示意性截面图。图5可以包括与先前讨论的元件类似的元件。因此，相同或类似的附图标记可以用于指代相同或类似的元件，并且这里将不再重复对这些元件的描述。

参考图5，在半导体器件100b中，栅电极层170b可以不包括与图2和图3的示例实施例中的第一电极层172相对应的层。栅电极层170b可以包括第二电极层174和第三电极层176。第二电极层174可以位于栅极电介质层162上，并且如上面参考图1至图3描述的，可以在第一沟道层141、第二沟道层142和第三沟道层143之间以及在有源区105的上表面上具有减小的厚度。

图6A和图6B分别是示出根据示例实施例的半导体器件的布局图和示意性截面图。图6B示出了沿着图6A的线III-III'、线IV-IV'和线V-V'截取的截面。

参考图6A和图6B，在半导体器件100c中，衬底101可以具有第一区域R1、第二区域R2和第三区域R3。第一区域R1、第二区域R2和第三区域R3可以是彼此相邻或间隔开的区域，并且可以是分别设置有第一栅电极170A、第二栅电极170B和第三栅电极170C的区域，第一栅电极170A、第二栅电极170B和第三栅电极170C均包括具有不同厚度的相应的第一电极层172。

分别包括第一栅电极170A、第二栅电极170B和第三栅电极170C的第一晶体管、第二晶体管和第三晶体管可以是在不同的阈值电压下驱动的晶体管，并且可以构成半导体器件100c中的相同电路或不同电路。例如，当第一晶体管、第二晶体管和第三晶体管是pFET时，基于绝对值，第一区域R1的第一晶体管可以具有最低的阈值电压和操作电压，并且第三晶体管R3的第三区域可以具有最高的阈值电压和操作电压。

在第一区域R1、第二区域R2和第三区域R3中的每一者中，每个第一电极层172可以具有基本均匀的厚度。在第一区域R1上，第一电极层172具有第三厚度T3，并且在第二区域R2上，第一电极层172具有小于第三厚度T3的第四厚度T4，并且在第三区域R3上，第一电极层172可以具有小于第四厚度T4的第五厚度T5。厚度可以是例如平均厚度或在相应位置上的厚度。例如，第一区域R1的第一电极层172可以通过沉积初步第一电极层三次来形成，第二区域R2的第一电极层172可以通过沉积初步第一电极层两次来形成，第三区域R3的第一电极层172可以通过沉积初步第一电极层一次来形成。第一电极层172的这种结构可以通过在第一沟道层141、第二沟道层142和第三沟道层143之间使用沉积到相对薄的厚度的保护层的图案化来形成，以具有与第二电极层174的形式类似的形式。这将在下面参考图11A至图11G更详细地描述。

在第一区域R1中，气隙区AG可以不位于第一栅电极170A中。因此，第一电极层172可以垂直地连接以形成一层，并且第一沟道层141、第二沟道层142和第三沟道层143之间的空间可以至少部分地被第一电极层172填充。在第二区域R2和第三区域R3内，气隙区AG可以位于第二栅电极170B和第三栅电极170C内，如参考图1至图3描述的。

第二电极层174可以在第一区域R1、第二区域R2和第三区域R3中具有相同的平均厚度，但是构造不限于此。在第一区域R1中，第二电极层174可以沿着第一电极层172向衬底101延伸。关于第二区域R2和第三区域R3内的第二电极层174的描述，参考图1至图3的描述同样适用。在示例实施例中，由于第一电极层172的厚度彼此不同，所以当第二电极层174的厚度彼此相等时，第二区域R2中的气隙区AG在Z方向上的高度L1可以小于第三区域R3中的气隙区AG在Z方向上的高度L2。在一些实施例中，半导体器件100c可以仅包括第一区域R1、第二区域R2和第三区域R3中的两个区域。

图7包括示出根据示例实施例的半导体器件的示意性截面图。图7可以包括与先前讨论的元件类似的元件。因此，相同或类似的附图标记可以用于指代相同或类似的元件，并且这里将不再重复对这些元件的描述。

参考图7，在半导体器件100d中，与图6B的示例实施例不同，气隙区AG可以位于第一区域R1中的第一栅电极170A中。同样在该实施例中，第一区域R1上的第一电极层172可以具有第三厚度T3d，第二区域R2上的第一电极层172可以具有小于第三厚度T3d的第四厚度T4d，并且第三区域R3上的第一电极层172可以具有小于第四厚度T4d的第五厚度T5d。在一些实施例中，半导体器件100d可以仅包括第一区域R1、第二区域R2和第三区域R3中的两个区域。

这样，在示例实施例中，根据区域的气隙区AG的存在与否可以根据第一沟道层141、第二沟道层142和第三沟道层143之间的分隔距离以及第一电极层172的相对厚度而改变。

图8包括示出根据示例实施例的半导体器件的示意性截面图。图8可以包括与先前讨论的元件类似的元件。因此，相同或类似的附图标记可以用于指代相同或类似的元件，并且这里将不再重复对这些元件的描述。

参考图8，与图2和图3的示例实施例不同，半导体器件100e可以不包括内间隔物层130。在此情况下，源极/漏极区150可以扩展到省略了内间隔物层130的区域，以具有扩展的形状。栅电极170可以通过栅极电介质层162与源极/漏极区150间隔开。在另一实施例中，源极/漏极区150可以不扩展到省略了内间隔物层130的区域，但是栅电极170可以在X方向上扩展。

根据该结构，当省略了内间隔物层130并且源极/漏极区150生长时，源极/漏极区150可以具有改善的结晶度。在一些实施例中，可以仅在半导体器件100e的一些器件中省略内间隔物层130。例如，当SiGe用于pFET中的源极/漏极区150时，可以仅在pFET中选择性地省略内间隔物层130，以改善SiGe的结晶度。

图9是示出根据示例实施例的制造半导体器件的方法的流程图。

图10A至图10H是示出工艺顺序的图，以示出根据示例实施例的制造半导体器件的方法。参考图10A至图10H描述制造图1至图3的半导体器件的方法的示例实施例。

参考图9和图10A，可以在衬底101上交替地堆叠牺牲层120以及第一沟道层141、第二沟道层142和第三沟道层143(S110)。

牺牲层120可以是通过后续工艺由如图2所示的栅极电介质层162和栅电极170替代的层。牺牲层120可以由分别相对于第一沟道层141、第二沟道层142和第三沟道层143具有蚀刻选择性的材料形成。第一沟道层141、第二沟道层142和第三沟道层143可以包括与牺牲层120的材料不同的材料。牺牲层120以及第一沟道层141、第二沟道层142和第三沟道层143可以包括半导体材料，但是可以包括不同的材料，并且可以包含或不包含杂质，上述半导体材料包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。例如，牺牲层120可以包括硅锗(SiGe)，并且第一沟道层141、第二沟道层142和第三沟道层143可以包括硅(Si)。

牺牲层120以及第一沟道层141、第二沟道层142和第三沟道层143可以通过从衬底101执行外延生长工艺来形成。牺牲层120以及第一沟道层141、第二沟道层142和第三沟道层143中的每一者可以具有在大约一埃

参考图9和图10B，可以通过去除牺牲层120的一部分、第一沟道层141、第二沟道层142和第三沟道层143的一部分以及衬底101的一部分来形成有源结构，并且可以形成器件隔离层110(S120)。

有源结构可以包括彼此交替地堆叠的牺牲层120以及第一沟道层141、第二沟道层142和第三沟道层143，并且还可以包括通过去除衬底101的一部分而形成为从衬底101延伸的有源区105。有源结构可以形成为在一个方向(例如，X方向)上延伸的线的形式，并且有源结构可以形成为在Y方向上彼此间隔开。

在衬底101的一部分已经被去除的区域中，部分地或完全地填充绝缘材料，然后，部分地去除绝缘材料，使得有源区105突出，从而形成器件隔离层110。器件隔离层110的上表面可以形成为低于有源区105的上表面。

参考图9和图10C，可以在有源结构上形成牺牲栅极结构SS和栅极间隔物层164(S130)。

如图2所示，牺牲栅极结构SS可以是通过后续工艺在沟道结构140上的其中设置有栅极电介质层162和栅电极170的区域中形成的牺牲结构。牺牲栅极结构SS可以包括顺序地堆叠的第一牺牲栅极层202和第二牺牲栅极层204以及掩模图案层206。可以使用掩模图案层206来图案化第一牺牲栅极层202和第二牺牲栅极层204。第一牺牲栅极层202和第二牺牲栅极层204可以分别是绝缘层和导电层，但是不限于此，并且第一牺牲栅极层202和第二牺牲栅极层204也可以形成为单层。例如，第一牺牲栅极层202可以包括氧化硅，并且第二牺牲栅极层205可以包括多晶硅。掩模图案层206可以包括氧化硅和/或氮化硅。牺牲栅极结构SS可以具有与有源结构交叉并在一个方向上延伸的线形。牺牲栅极结构SS可以在例如Y方向上延伸，并且可以在X方向上与相邻于其的牺牲栅极结构SS间隔开。

栅极间隔物层164可以形成在牺牲栅极结构SS的两个侧壁上。栅极间隔物层164可以由低k材料形成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。

参考图9和图10D，在牺牲栅极结构SS的外侧，可以部分地去除暴露的牺牲层120以及第一沟道层141、第二沟道层142和第三沟道层143以形成凹陷区域，可以形成内间隔物层130，并且可以形成部分地或完全地填充凹陷区域的源极/漏极区150(S140)。

首先，使用牺牲栅极结构SS和栅极间隔物层164作为掩模去除暴露的牺牲层120以及第一沟道层141、第二沟道层142和第三沟道层143，由此形成凹陷区域。因此，第一沟道层141、第二沟道层142和第三沟道层143可以形成在X方向上具有有限长度的沟道结构140。

接下来，可以去除牺牲层120的一部分。可以通过例如湿法蚀刻工艺相对于沟道结构140选择性地蚀刻牺牲层120，并且可以将牺牲层120在X方向上从侧表面去除预定深度。如上所述，通过侧蚀刻，牺牲层120可以具有向内凹陷的侧表面。然而，牺牲层120的侧表面的形状不限于图示。

接下来，可以在牺牲层120已经被部分去除的区域中形成内间隔物层130。内间隔物层130可以由与栅极间隔物层164相同的材料形成，但是材料不限于此。例如，内间隔物层130可以包括SiN、SiCN、SiOCN、SiBCN和SiBN中的至少一种。

接下来，可以通过从有源区105的上表面和沟道结构140的侧表面生长(例如，通过选择性外延工艺)来形成源极/漏极区150。源极/漏极区150可以包括通过原位掺杂的杂质，并且还可以包括具有不同掺杂元素和/或掺杂浓度的多个层。

参考图9和图10E，在形成层间绝缘层190之后，可以去除牺牲层120和牺牲栅极结构SS(S150)。

可以通过形成至少部分地覆盖牺牲栅极结构SS和源极/漏极区150的绝缘层并执行平坦化工艺来形成层间绝缘层190。

可以相对于栅极间隔物层164、层间绝缘层190和沟道结构140选择性地去除牺牲层120和牺牲栅极结构SS。首先，去除牺牲栅极结构SS以形成上间隙区UR，并且可以通过去除通过上间隙区UR暴露的牺牲层120来形成下间隙区LR。例如，当牺牲层120包括硅锗(SiGe)并且沟道结构140包括硅(Si)时，可以通过执行使用过乙酸作为蚀刻剂的湿法蚀刻工艺来选择性地去除牺牲层120。在去除工艺期间，源极/漏极区150可以被层间绝缘层190和内间隔物层130保护。

在下文中，将参考图9和图10F至图10H描述形成栅极结构160的操作(S160)。

首先，参考图9和图10F，可以形成栅极电介质层162(S162)，并且可以形成具有均匀的厚度的第一电极层172(S164)。

栅极电介质层162可以形成为符合并至少部分地覆盖上间隙区UR和下间隙区LR的内表面。

第一电极层172可以形成为符合并至少部分地覆盖上间隙区UR和下间隙区LR中的栅极电介质层162。例如，可以使用热原子层沉积来形成具有均匀的厚度的第一电极层172。第一电极层172可以形成为在沟道结构140的外围具有基本均匀的厚度。随后形成的气隙区AG(参考图10G)的尺寸可以通过第一电极层172的厚度来调整。

参考图9和图10G，可以形成具有不均匀的厚度的第二电极层174(S166)。

第二电极层174可以在上间隙区UR和下间隙区LR中围绕第一电极层172，并且延伸到有源区105和器件隔离层110上。在一些实施例中，第二电极层174可以形成为完全地填充下间隙区LR。

可以通过使用与第一电极层172的沉积工艺不同的沉积工艺来形成第二电极层174。例如，可以使用等离子体增强原子层沉积(PEALD)方法来形成具有不均匀的厚度的第二电极层174。这可能是因为，在PEALD工艺中，沉积材料由等离子体定向供应和沉积。第二电极层174形成为在沟道结构140之间以及第一沟道层141与有源区105之间水平地延伸的区域中相对薄，而在其他区域中相对厚。

在第一沟道层141、第二沟道层142和第三沟道层143之间以及在第一沟道层141与有源区105之间，第二电极层174可以沉积至不填充第一沟道层141、第二沟道层142和第三沟道层143之间的空间的厚度。因此，可以在第一沟道层141、第二沟道层142和第三沟道层143之间以及第一沟道层141与有源区105之间形成气隙区AG。气隙区AG的尺寸也可以通过第二电极层174的厚度来调整。在示例实施例中，第一电极层172和第二电极层174的相对厚度可以不同地改变。

在图4A和图4B的示例实施例的情况下，与本实施例相反，可以通过PEALD形成第一电极层172a，然后可以通过热ALD形成第二电极层174a。

参考图9和图10H，可以形成第三电极层176(S168)。

在一些实施例中，第三电极层176可以形成在上间隙区UR中的第二电极层174上，并且可以形成为完全地填充上间隙区UR。因此，可以形成栅极结构GS。第三电极层176可以通过平坦化工艺等形成为具有基本平坦的上表面。在一些实施例中，第三电极层176可以包括多个导电层。

接下来，可以在栅极结构GS上进一步形成层间绝缘层190。

接下来，参考图2，可以形成接触插塞180(S170)。

首先，可以将层间绝缘层190图案化以形成暴露源极/漏极区150的接触孔。可以通过用导电材料部分地或完全地填充接触孔来形成接触插塞180。详细地，在接触孔中沉积形成阻挡层的材料之后，可以执行硅化工艺以在下端形成金属-半导体化合物层，例如硅化物层。接下来，可以沉积导电材料以部分地或完全地填充接触孔，从而形成接触插塞180。因此，可以制造图1至图3的半导体器件100。

图11A至图11G是示出工艺顺序的图，以示出根据示例实施例的制造半导体器件的方法。将参考图11A至图11G描述制造图6A和图6B的半导体器件的方法的示例实施例。图11A至图11G可以包括与先前讨论的元件类似的元件。因此，相同或类似的附图标记可以用于指代相同或类似的元件，并且这里将不再重复对这些元件的描述。

参考图11A，在第一区域R1、第二区域R2和第三区域R3中，以相同的方式执行上面参考图10A至图10E描述的操作，并且在形成上间隙区UR和下间隙区LR之后，可以形成初步第一电极层172P。

初步第一电极层172P可以形成为符合并至少部分地覆盖第一区域R1、第二区域R2和第三区域R3中的上间隙区UR和下间隙区LR中的栅极电介质层162。在该操作中，初步第一电极层172P可以形成为具有第五厚度T5。在制造方法的以下实施例中，将描述图6B的第三厚度(T3)、第四厚度(T4)和第五厚度(T5)的比率(T3∶T4∶T5)为3∶2∶1的情况。然而，比率(T3∶T4∶T5)不限于此。

参考图11B，可以在第一区域R1、第二区域R2和第三区域R3中形成第一保护层PL1，并且可以在第一区域R1中形成第一掩模层ML1。

第一保护层PL1可以非共形地形成，同时围绕初步第一电极层172P。第一保护层PL1可以包括例如氧化铝(AlO

第一掩模层ML1可以形成为至少部分地覆盖第一区域R1。第一掩模层ML1可以是例如光刻胶层，但是不限于此。

参考图11C，可以从第二区域R2和第三区域R3去除第一保护层PL1和初步第一电极层172P。

可以从由第一掩模层ML1暴露的第二区域R2和第三区域R3去除第一保护层PL1，由此去除暴露的初步第一电极层172P。因此，初步第一电极层172P可以仅保留在第一区域R1中。

在该操作中，由于气隙区AG'形成在第一保护层PL1中，所以确保了蚀刻剂的路径，并且可以防止第一保护层PL1保留在第一沟道层141、第二沟道层142和第三沟道层143之间以及第一沟道层141与有源区105之间的缺陷。

参考图11D，可以从第一区域R1去除第一掩模层ML1和第一保护层PL1，并且可以在第一区域R1、第二区域R2和第三区域R3中另外形成初步第一电极层172P。

首先，可以从第一区域R1依次去除第一掩模层ML1和第一保护层PL1，以暴露初步第一电极层172P。在该操作中，由于气隙区AG'形成在第一保护层PL1中，所以确保了蚀刻剂的路径，因此，可以防止第一保护层PL1保留在第一沟道层141、第二沟道层142和第三沟道层143之间以及第一沟道层141与有源区105之间的缺陷或者下面的初步第一电极层172P被损坏的缺陷。

接下来，可以在全部的第一区域R1、第二区域R2和第三区域R3中另外地形成初步第一电极层172P。在该操作中，可以进一步形成具有第五厚度T5的初步第一电极层172P。因此，在第一区域R1中，初步第一电极层172P的第四厚度T4可以是第五厚度T5的两倍，并且在第二区域R2和第三区域R3中，初步第一电极层172P可以具有第五厚度T5。

参考图11E，可以在第一区域R1、第二区域R2和第三区域R3中形成第二保护层PL2，并且可以在第一区域R1和第二区域R2中形成第二掩模层ML2。

第二掩模层ML2可以形成为暴露第三区域R3。第二保护层PL2和第二掩模层ML2可以分别以与上面参考图11B描述的第一保护层PL1和第一掩模层ML1相同的方式形成。

参考图11F，可以从第三区域R3去除第二保护层PL2和初步第一电极层172P。

可以从由第二掩模层ML2暴露的第三区域R3去除第二保护层PL2，由此去除暴露的初步第一电极层172P。因此，在第一区域R1中，初步第一电极层172P具有第四厚度T4，在第二区域R2中，初步第一电极层172P具有第五厚度T5，并且初步第一电极层172P可以不保留在第三区域R3内。

参考图11G，从第一区域R1和第二区域R2去除第二掩模层ML2和第二保护层PL2，并且可以在第一区域R1、第二区域R2和第三区域R3中另外地形成初步第一电极层172P，由此形成第一电极层172。

首先，从第一区域R1和第二区域R2依次去除第二掩模层ML2和第二保护层PL2，由此暴露初步第一电极层172P。接下来，可以在全部的第一区域R1、第二区域R2和第三区域R3另外地形成初步第一电极层172P。在该操作中，可以进一步形成具有第五厚度T5的初步第一电极层172P。因此，初步第一电极层172P在第一区域R1中堆叠三次以具有三倍于第五厚度T5的第三厚度T3，并且在第二区域R2中，初步第一电极层172P堆叠两次以具有两倍于第五厚度T5的第四厚度T4，并且在第三区域R3中，初步第一电极层172P可以形成一次以具有第五厚度T5。

接下来，可以通过进一步执行上面参考图10G和图10H描述的工艺来制造图6A和图6B的半导体器件。根据该制造方法，通过在不同的区域中形成具有不同的厚度的第一电极层172，可以无缺陷地促进具有各种阈值电压的MBCFET

如上所述，通过在栅电极中包括具有可控尺寸的气隙，可以提供具有改善的电特性和可靠性的半导体器件。

尽管上面已经示出并描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。