半导体封装

技术领域

本公开涉及半导体封装以及制造该半导体封装的方法，具体地，涉及可包括基板和堆叠在其上的多个半导体芯片的堆叠型半导体封装以及制造该堆叠型半导体封装的方法。

背景技术

随着近来电子工业的进步，对高性能、高速度和紧凑电子部件的需求正在增长。为了满足这种需求，正在开发用于将多个半导体芯片安装在单个封装中的封装技术。

近来，在市场中对便携式电子装置的需求已经迅速增长，因此，可能需要减小构成便携式电子装置的电子部件的尺寸和重量。为此，需要开发减小每个部件的尺寸和重量以及将多个单独的部件集成在单个封装中的封装技术。可以使用多个粘合构件将部件彼此附接，但是增加粘合构件的数量可能导致各种技术问题。

发明内容

一个或更多个示例实施方式提供具有改善的结构稳定性的半导体封装以及制造该半导体封装的方法、以及减少在制造半导体封装的工艺中的故障的方法和由此制造的半导体封装。

根据一示例实施方式的一方面，一种半导体封装包括：基板，包括多个通路；芯片堆叠，在基板上；以及模层，在基板上以及在芯片堆叠的至少一部分上，其中芯片堆叠包括：第一半导体芯片；第二半导体芯片，堆叠在第一半导体芯片上；第三半导体芯片，在第二半导体芯片中的最上面一个上；以及非导电层，在第一半导体芯片和第二半导体芯片之间，其中第一半导体芯片的第一芯片焊盘接合到基板的基板焊盘，其中第一芯片焊盘和基板焊盘的每个包括相同的金属材料并形成第一单个结构或层，其中第二半导体芯片中的最上面一个的第二芯片焊盘接合到第三半导体芯片的第三芯片焊盘，其中第二芯片焊盘和第三芯片焊盘的每个包括相同的金属材料并形成第二单个结构或层，每个第二半导体芯片使用在每个第二半导体芯片的底表面上的连接端子电连接到第二半导体芯片中的另一个或第一半导体芯片。

根据一示例实施方式的一方面，一种半导体封装包括：半导体基板；芯片堆叠，在半导体基板上；以及模层，在半导体基板和芯片堆叠上，其中芯片堆叠包括：第一半导体芯片，在半导体基板上；芯片结构，堆叠在第一半导体芯片上；以及非导电层，在第一半导体芯片和芯片结构中的最下面一个之间以及在相邻的芯片结构之间，其中每个芯片结构包括：第二半导体芯片；第三半导体芯片，在第二半导体芯片上；以及第一连接端子，在第二半导体芯片的底表面上，第一半导体芯片的底表面与半导体基板的顶表面直接接触，其中，在芯片结构中，第三半导体芯片的底表面与第二半导体芯片的顶表面直接接触，其中非导电层在第一半导体芯片和芯片结构中的最下面一个之间以及在相邻的芯片结构之间设置在第一连接端子周围，以及其中非导电层与半导体基板间隔开。

根据一示例实施方式的一方面，一种半导体封装包括：半导体基板，包括基板焊盘；在半导体基板上的第一半导体芯片，第一半导体芯片包括接合到半导体基板的基板焊盘的第一芯片焊盘，第一芯片焊盘和基板焊盘的每个包括相同的金属材料并形成单个结构或层；第二半导体芯片，在第一半导体芯片上并使用设置在第二半导体芯片的底表面上的连接端子电连接到第一半导体芯片；非导电层，在第二半导体芯片的底表面上和在连接端子周围；在第二半导体芯片上的第三半导体芯片，第二半导体芯片和第三半导体芯片分别包括第二芯片焊盘和第三芯片焊盘，其中第二芯片焊盘和第三芯片焊盘的每个包括相同的金属材料并彼此接合并且形成单个结构或层；以及模层，在半导体基板和第一至第三半导体芯片上，其中非导电层与半导体基板和第三半导体芯片间隔开。

根据一示例实施方式的一方面，一种制造半导体封装的方法包括：提供包括基板焊盘的半导体基板；提供包括第一芯片焊盘的第一半导体芯片；使第一半导体芯片与半导体基板接触，使得第一芯片焊盘与基板焊盘垂直对准；对半导体基板和第一半导体芯片执行第一热处理工艺，以将第一半导体芯片接合到半导体基板；提供包括第二芯片焊盘的第二半导体芯片；提供包括第三芯片焊盘的第三半导体芯片；使第三半导体芯片与第二半导体芯片接触，使得第二芯片焊盘与第三芯片焊盘垂直对准；对第二半导体芯片和第三半导体芯片执行第二热处理工艺，以将第三半导体芯片接合到第二半导体芯片；以及使用第一连接端子将第二半导体芯片安装在第一半导体芯片上，其中基板焊盘和第一芯片焊盘的每个包括相同的金属材料并通过第一热处理工艺形成单个结构或层，第二芯片焊盘和第三芯片焊盘通过第二热处理工艺形成由与基板焊盘相同的金属材料形成的单个结构或层。

附图说明

从以下结合附图对示例实施方式的描述，以上和其它的方面和特征将更加明显，附图中：

图1是示出根据一实施方式的半导体封装的剖视图。

图2是示出图1的区域A的放大剖视图。

图3、图4、图5、图6、图7和图8是剖视图，其每个示出根据一实施方式的半导体封装。

图9是示出根据一实施方式的半导体模块的剖视图。

图10、图11、图12、图13、图14、图15、图16、图17、图18、图19和图20是示出根据一实施方式的制造半导体封装的方法的剖视图。

具体实施方式

将参照附图更全面地描述示例实施方式，附图中示出示例实施方式。这里描述的实施方式作为示例提供，因此，本公开不限于此，并可以以各种其它形式实现。在以下描述中提供的每个实施方式不排除与也在这里提供或者未在这里提供但与本公开一致的另一示例或另一实施方式的一个或更多个特征相关联。将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层或“联接到”另一元件或层时，它可以直接在该另一元件或层上、直接连接到该另一元件或层或者直接联接到该另一元件或层，或者可以存在居间的元件或层。相比之下，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层或者“直接联接到”另一元件或层时，不存在居间的元件或层。诸如“……中的至少一个”的表述，当在一列元件之后时，修饰整列元件而不是修饰该列表的个别元件。例如，表述“a、b和c中的至少一个”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。

图1是示出根据一实施方式的半导体封装的剖视图。图2是示出图1的区域A的放大剖视图。

根据一实施方式的半导体封装可以是使用通路图案实现的堆叠型封装。例如，相同种类的半导体芯片可以堆叠在基底基板上并可以通过穿透基底基板的通路图案彼此电连接。半导体芯片可以使用提供在其底表面上的芯片端子彼此联接。

参照图1和图2，可以提供基底基板100。基底基板100可以包括提供在其中的集成电路。详细地，基底基板100可以是包括电子器件(例如晶体管)的基底半导体芯片。例如，基底基板100可以是由半导体材料(例如硅(Si))形成的晶片级管芯。图1示出其中基底基板100是基底半导体芯片的示例，但是实施方式不限于此示例。在一实施方式中，基底基板100可以是其中不提供电子元件(例如晶体管)的基板(例如印刷电路板(PCB))。硅晶片可以比印刷电路板(PCB)更薄。在下文，基底基板100可以被称为基底半导体芯片100。

基底半导体芯片100可以包括第一电路层110、第一通路120、第一后焊盘130、第一保护层140和第一前焊盘150。

第一电路层110可以提供在基底半导体芯片100的底表面上。第一电路层110可以包括前述集成电路。例如，第一电路层110可以是存储器电路、逻辑电路或其组合。也就是，基底半导体芯片100的底表面可以是有源表面。第一电路层110可以包括例如电子元件(例如晶体管)、绝缘图案和互连图案中的一个或更多个。

第一通路120可以提供为垂直地穿透并延伸穿过基底半导体芯片100。例如，第一通路120可以将提供在基底半导体芯片100的顶表面上的元件连接到第一电路层110。第一通路120和第一电路层110可以彼此电连接。在一实施方式中，可以提供多个第一通路120。在一些实施方式中，可以提供绝缘层(未示出)以围绕第一通路120。例如，绝缘层(未示出)可以由硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和低k电介质材料中的至少一种形成，或者包括硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和低k电介质材料中的至少一种。

第一后焊盘130可以设置在基底半导体芯片100的顶表面上。第一后焊盘130可以联接到第一通路120。在一实施方式中，可以提供多个第一后焊盘130。在这种情况下，所述多个第一后焊盘130可以分别联接到多个第一通路120，并且第一后焊盘130可以以与第一通路120的布置对应的形状布置。第一后焊盘130可以通过第一通路120联接到第一电路层110。第一后焊盘130可以由各种金属材料(例如铜(Cu)、铝(Al)和/或镍(Ni))中的至少一种形成，或者包括各种金属材料(例如铜(Cu)、铝(Al)和/或镍(Ni))中的至少一种。

第一保护层140可以设置在基底半导体芯片100的顶表面上并在第一后焊盘130的一部分周围。例如，第一保护层140可以设置在第一后焊盘130的底部周围，该底部与基底半导体芯片100的顶表面相邻。在一实施方式中，第一保护层140可以围绕第一后焊盘130的至少一部分。例如，在一实施方式中，第一保护层140可以围绕第一后焊盘130的与基底半导体芯片100的顶表面相邻的底部。第一保护层140可以设置为使得第一后焊盘130的至少一部分被暴露。例如，在一实施方式中，第一保护层140可以设置在第一后焊盘130的底部周围，并且第一后焊盘130的顶部可以被暴露。在一些实施方式中，第一保护层140的顶表面可以与第一后焊盘130的顶表面共面。基底半导体芯片100可以被第一保护层140保护。第一保护层140可以由硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和硅碳氮化物(SiCN)中的至少一种形成，或者包括硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和硅碳氮化物(SiCN)中的至少一种。

第一前焊盘150可以设置在基底半导体芯片100的底表面上。更详细地，第一前焊盘150可以在第一电路层110的底表面附近暴露于第一电路层110的外部。第一前焊盘150的底表面可以与第一电路层110的底表面共面。第一前焊盘150可以电连接到第一电路层110。在一实施方式中，可以提供多个第一前焊盘150。第一前焊盘150可以由各种金属材料(例如铜(Cu)、铝(Al)和/或镍(Ni))中的至少一种形成，或者包括各种金属材料(例如铜(Cu)、铝(Al)和/或镍(Ni))中的至少一种。

尽管没有示出，但是在一些实施方式中，基底半导体芯片100还可以包括下保护层(未示出)。下保护层(未示出)可以设置在基底半导体芯片100的底表面和第一电路层110上。在一实施方式中，下保护层可以覆盖第一电路层110。第一电路层110可以被下保护层(未示出)保护。下保护层(未示出)可以使第一前焊盘150的至少一部分暴露。下保护层(未示出)可以由硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和硅碳氮化物(SiCN)中的至少一种形成，或者包括硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和硅碳氮化物(SiCN)中的至少一种。

外部端子160可以提供在基底半导体芯片100的底表面上。外部端子160可以设置在第一前焊盘150上。外部端子160可以电连接到第一电路层110和第一通路120。在一实施方式中，外部端子160可以设置在第一通路120下面。在这种情况下，第一通路120可以穿透第一电路层110并可以在第一电路层110的底表面附近暴露于第一电路层110的外部，外部端子160可以直接联接到第一通路120。在一实施方式中，可以提供多个外部端子160。在这种情况下，所述多个外部端子160可以分别联接到多个第一前焊盘150。外部端子160可以由包含锡(Sn)、银(Ag)、铜(Cu)、镍(Ni)、铋(Bi)、铟(In)、锑(Sb)和铈(Ce)中的至少一种的合金形成，或者包括该合金。

芯片堆叠CS可以设置在基底半导体芯片100上。芯片堆叠CS可以包括多个半导体芯片210、220和230。半导体芯片210、220和230可以是相同的种类。例如，半导体芯片210、220和230可以是存储器芯片。芯片堆叠CS可以包括直接连接到基底半导体芯片100的下半导体芯片210、设置在下半导体芯片210上的中间半导体芯片220、以及设置在中间半导体芯片220上的上半导体芯片230。下半导体芯片210、中间半导体芯片220和上半导体芯片230可以依次堆叠在基底半导体芯片100上。

下半导体芯片210可以包括第二电路层211，第二电路层211设置为面对基底半导体芯片100。第二电路层211可以提供在下半导体芯片210的底表面上。第二电路层211可以包括前述集成电路。例如，第二电路层211可以包括存储器电路。换句话说，下半导体芯片210的底表面可以是有源表面。第二电路层211可以包括电子元件(例如晶体管)、绝缘图案和互连图案中的一个或更多个。

下半导体芯片210可以包括与第二电路层211相反地提供的第二保护层214。第二保护层214可以提供在下半导体芯片210的顶表面上。第二保护层214可以保护下半导体芯片210。第二保护层214可以由硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和硅碳氮化物(SiCN)中的至少一种形成，或者包括硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和硅碳氮化物(SiCN)中的至少一种。

下半导体芯片210可以包括第二通路212，第二通路212被提供为在从第二保护层214朝向第二电路层211的方向上穿透并延伸穿过下半导体芯片210。在一实施方式中，可以提供多个第二通路212。绝缘层(未示出)可以提供在第二通路212的一部分或全部处。绝缘层可以围绕第二通路212的一部分或全部。例如，绝缘层(未示出)可以由硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和低k电介质材料中的至少一种形成，或者包括硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)和低k电介质材料中的至少一种。第二通路212可以电连接到第二电路层211。

第二后焊盘213可以设置在第二保护层214中。第二后焊盘213可以具有没有被第二保护层214遮盖的顶表面，使得该顶表面被暴露并可以与其它元件连接。在一实施方式中，第二后焊盘213可以具有顶表面并且第二保护层214可以不设置在第二后焊盘213的顶表面的至少一部分上。第二保护层214的顶表面可以与第二后焊盘213的顶表面共面。第二后焊盘213可以连接到第二通路212。第二前焊盘215可以设置在第二电路层211中。更详细地，第二前焊盘215可以在第二电路层211的底表面附近暴露于第二电路层211的外部。第二前焊盘215的底表面可以与第二电路层211的底表面共面。第二前焊盘215可以联接到第二电路层211。第二后焊盘213和第二前焊盘215可以通过第二通路212彼此电连接。在一实施方式中，可以提供多个第二后焊盘213和多个第二前焊盘215。第二后焊盘213和第二前焊盘215可以由各种金属材料(例如铜(Cu)、铝(Al)和/或镍(Ni))中的至少一种形成，或者包括各种金属材料(例如铜(Cu)、铝(Al)和/或镍(Ni))中的至少一种。

下半导体芯片210可以安装在基底半导体芯片100上。更详细地，下半导体芯片210可以设置在基底半导体芯片100上。下半导体芯片210可以面朝下地设置在基底半导体芯片100上。基底半导体芯片100的第一后焊盘130可以与下半导体芯片210的第二前焊盘215垂直地对准。基底半导体芯片100和下半导体芯片210可以彼此接触，使得第一后焊盘130连接到第二前焊盘215。

下半导体芯片210可以连接到基底半导体芯片100。下半导体芯片210和基底半导体芯片100可以彼此接触。在下半导体芯片210和基底半导体芯片100之间的界面处，基底半导体芯片100的第一后焊盘130可以接合到下半导体芯片210的第二前焊盘215。这里，第一后焊盘130和第二前焊盘215可以形成金属到金属混合接合结构。在本说明书中，混合接合结构可以表示其中相同种类的两个材料在其间的界面处熔合的接合结构。例如，彼此接合的第一后焊盘130和第二前焊盘215可以具有连续的结构，并且在第一后焊盘130和第二前焊盘215之间的第一界面IF1可以是不可见的。例如，第一后焊盘130和第二前焊盘215可以由相同的材料形成，在这种情况下，在第一后焊盘130和第二前焊盘215之间可以没有界面。换句话说，第一后焊盘130和第二前焊盘215可以作为单个元件提供。例如，第一后焊盘130和第二前焊盘215可以彼此接合或联接以形成单个结构或层，而在其间没有界面。

在基底半导体芯片100和下半导体芯片210之间的界面处，基底半导体芯片100的第一保护层140可以接合到下半导体芯片210的第二电路层211的绝缘图案。这里，第二电路层211的绝缘图案和第一保护层140可以形成氧化物、氮化物或氮氧化物的混合接合结构。例如，第二电路层211的绝缘图案和第一保护层140可以由相同的材料形成，在这种情况下，在第二电路层211的绝缘图案和第一保护层140之间可以没有界面。换句话说，第二电路层211的绝缘图案和第一保护层140可以彼此接合或联接以形成单个结构或层，而在其间没有界面。然而，实施方式不限于此示例。第二电路层211的绝缘图案和第一保护层140可以由不同的材料形成并可以不具有连续的结构，在这种情况下，在第二电路层211的绝缘图案和第一保护层140之间可以存在可见的界面。

中间半导体芯片220可以具有与下半导体芯片210基本上相同的结构。例如，中间半导体芯片220可以包括提供为面对基底半导体芯片100的第三电路层221、与第三电路层221相反的第三保护层224、提供为在从第三保护层224朝向第三电路层221的方向上穿透中间半导体芯片220的第三通路222、提供在第三保护层224中的第三后焊盘223以及提供在第三电路层221中的第三前焊盘225。第三电路层221和第三前焊盘225可以提供在中间半导体芯片220的底表面上，中间半导体芯片220的底表面可以是有源表面。第三保护层224和第三后焊盘223可以提供在中间半导体芯片220的顶表面上。

上半导体芯片230可以具有与下半导体芯片210基本上相似的结构。例如，上半导体芯片230可以包括提供为面对基底半导体芯片100的第四电路层231以及提供在第四电路层231中的第四前焊盘235。在一实施方式中，上半导体芯片230可以不具有通路图案、后焊盘和上保护层。然而，实施方式不限于此示例。在一实施方式中，上半导体芯片230可以包括通路图案、后焊盘和上保护层中的至少一个。第四电路层231和第四前焊盘235可以提供在上半导体芯片230的底表面上，上半导体芯片230的底表面可以是有源表面。上半导体芯片230可以具有比下半导体芯片210和中间半导体芯片220大的厚度。

上半导体芯片230可以设置在中间半导体芯片220上。在一实施方式中，上半导体芯片230可以安装在中间半导体芯片220上。更详细地，上半导体芯片230可以以面朝下的方式设置在中间半导体芯片220上。中间半导体芯片220的第三后焊盘223可以与上半导体芯片230的第四前焊盘235垂直地对准。上半导体芯片230和中间半导体芯片220可以彼此接触，使得第三后焊盘223连接到第四前焊盘235。

上半导体芯片230可以连接到中间半导体芯片220。在一实施方式中，上半导体芯片230和中间半导体芯片220可以彼此接触。在上半导体芯片230和中间半导体芯片220之间的界面处，中间半导体芯片220的第三后焊盘223可以接合到上半导体芯片230的第四前焊盘235。这里，第三后焊盘223和第四前焊盘235可以形成金属到金属混合接合结构。例如，彼此接合的第三后焊盘223和第四前焊盘235可以形成连续的结构，并且在第三后焊盘223和第四前焊盘235之间的第二界面IF2可以是不可见的。例如，第三后焊盘223和第四前焊盘235可以由相同的材料形成，在这种情况下，在第三后焊盘223和第四前焊盘235之间可以没有界面。换句话说，第三后焊盘223和第四前焊盘235可以作为单个元件提供。例如，第三后焊盘223和第四前焊盘235可以彼此接合或联接以形成单个结构或层，而在其间没有界面。

在上半导体芯片230和中间半导体芯片220的界面处，中间半导体芯片220的第三保护层224可以设置在上半导体芯片230的第四电路层231的绝缘图案上。在一实施方式中，中间半导体芯片220的第三保护层224可以接合到上半导体芯片230的第四电路层231的绝缘图案。第四电路层231的绝缘图案和第三保护层224可以形成例如氧化物、氮化物、氮氧化物和碳氮化物中的一种或更多种的混合接合结构。例如，第四电路层231的绝缘图案和第三保护层224可以由相同的材料(例如硅氧化物(SiO)、硅氮化物(SiN)、硅氮氧化物(SiON)或硅碳氮化物(SiCN))形成，在这种情况下，在第四电路层231的绝缘图案和第三保护层224之间可以没有界面。换句话说，第四电路层231的绝缘图案和第三保护层224可以彼此接合或联接以形成单个结构或层，而在其间没有界面。然而，实施方式不限于此示例。第四电路层231的绝缘图案和第三保护层224可以由不同的材料形成并可以不具有连续的结构，并且在第四电路层231的绝缘图案和第三保护层224之间可以存在可见的界面。

上半导体芯片230和中间半导体芯片220可以彼此接合或联接以形成单个芯片结构。

中间半导体芯片220可以安装在下半导体芯片210上。例如，中间半导体芯片220可以以面朝下的方式设置在下半导体芯片210上。中间半导体芯片220可以通过芯片连接端子227连接到下半导体芯片210。芯片连接端子227可以设置在下半导体芯片210的第二后焊盘213和中间半导体芯片220的第三前焊盘225之间。下半导体芯片210和中间半导体芯片220可以彼此间隔开，芯片连接端子227可以具有与在第二后焊盘213和第三前焊盘225之间的距离相同的厚度。在一实施方式中，可以提供多个芯片连接端子227。芯片连接端子227可以将下半导体芯片210电连接到中间半导体芯片220。芯片连接端子227可以是焊料球或焊料凸块，其由包含锡(Sn)、银(Ag)、铜(Cu)、镍(Ni)、铋(Bi)、铟(In)、锑(Sb)和铈(Ce)中的至少一种的合金形成，或者包括该合金。

非导电层400可以提供在下半导体芯片210和中间半导体芯片220之间。非导电层400可以填充在下半导体芯片210和中间半导体芯片220之间的空间的至少一部分，并可以设置在芯片连接端子227周围。在一实施方式中，非导电层400可以围绕芯片连接端子227的部分或全部。非导电层400可以具有从下半导体芯片210的侧表面和中间半导体芯片220的侧表面在向外的方向上突出的延伸部分405。延伸部分405可以设置在下半导体芯片210的侧表面的一部分和中间半导体芯片220的侧表面的一部分上。在一实施方式中，延伸部分405可以覆盖下半导体芯片210的侧表面的一部分和中间半导体芯片220的侧表面的一部分。延伸部分405可以沿着下半导体芯片210的侧表面在向下的方向上延伸并可以与基底半导体芯片100的顶表面间隔开。延伸部分405可以沿着中间半导体芯片220的侧表面在向上的方向上延伸并可以与上半导体芯片230的底表面间隔开。换言之，在一实施方式中，非导电层400可以不与基底半导体芯片100接触，并且在一实施方式中，可以不具有延伸到上半导体芯片230的部分。非导电层400可以是非导电膜(NCF)或非导电膏(NCP)。非导电层400可以由绝缘聚合物形成或者包括绝缘聚合物。例如，非导电层400可以由其中不含导电颗粒的环氧树脂基材料形成。由于使用没有导电颗粒的非导电层400，所以可以防止在芯片连接端子227之间发生短路问题，从而减小芯片连接端子227的节距。此外，非导电层400可以用作填充在下半导体芯片210和中间半导体芯片220之间的空间的底部填充图案，因此，可以改善芯片连接端子227的机械耐久性。

模层500可以提供在基底半导体芯片100上。模层500可以设置在基底半导体芯片100的顶表面上。在一实施方式中，模层500可以覆盖基底半导体芯片100的顶表面。模层500的侧表面可以与基底半导体芯片100的侧表面对准。模层500可以设置在芯片堆叠CS的至少一部分周围。模层500可以设置在下半导体芯片210的侧表面、中间半导体芯片220的侧表面和上半导体芯片230的侧表面中的一个或更多个周围。在一实施方式中，模层500可以围绕芯片堆叠CS。模层500可以覆盖下半导体芯片210的侧表面、中间半导体芯片220的侧表面和上半导体芯片230的侧表面。模层500的外侧表面可以与非导电层400间隔开。模层500可以由绝缘材料形成或者包括绝缘材料。例如，模层500可以由环氧模塑料(EMC)形成或者包括环氧模塑料(EMC)。尽管没有示出，但是模层500可以设置在下半导体芯片210、中间半导体芯片220和上半导体芯片230的部分或全部周围。例如，模层500可以设置在上半导体芯片230的顶表面周围。尽管没有示出，但是模层500可以覆盖下半导体芯片210、中间半导体芯片220和上半导体芯片230。模层500可以覆盖上半导体芯片230的顶表面。尽管没有示出，但是模层500可以形成为使得上半导体芯片230的顶表面可以保持从模层500暴露。

对于包括堆叠在半导体基板上的多个半导体芯片的堆叠型半导体封装，半导体芯片210、220和230可以垂直地堆叠在基底半导体芯片100上。在这种情况下，半导体芯片210、220和230中的每个可以对在其下面的另一芯片施加重量(即，由于其质量导致的重力)，因此，半导体芯片中的最下面一个(即下半导体芯片210)可以经受由在其上的其它半导体芯片的重量导致的最强压力。在非导电层400提供在半导体芯片210、220和230之间的实施方式中，非导电层400的一部分可以由于半导体芯片的重量而从半导体芯片210、220和230的侧表面横向地突出。重量的增加可能导致非导电层400的突出部分的水平长度增大以及半导体芯片的侧表面的被非导电层400的突出部分覆盖的区域增大。作为一示例，在非导电层提供在下半导体芯片210和基底半导体芯片100之间的情况下，由于下半导体芯片210、中间半导体芯片220和上半导体芯片230的重量，非导电层的突出部分可以形成为具有大的突出长度。例如，非导电层可以具有形成为与模层500的外侧表面相邻或接触或者延伸到在模层500的外侧表面上的区域的突出部分，在这种情况下，在基底半导体芯片100和模层500之间可能存在破损问题。类似地，在非导电层提供在中间半导体芯片220和上半导体芯片230之间的情况下，非导电层可能具有延伸到上半导体芯片230的顶表面上的区域的突出部分，这可能导致在上半导体芯片230和模层500之间的破损问题。

在一实施方式中，位于芯片堆叠CS的最下水平处的下半导体芯片210可以直接连接到基底半导体芯片100，而在其间没有任何连接端子，并且在一实施方式中，可以没有提供在下半导体芯片210和基底半导体芯片100之间的非导电层。因此，在一实施方式中，可以防止由在下半导体芯片210和基底半导体芯片100之间的非导电层引起的故障，从而实现具有改善的结构稳定性的半导体封装。

此外，位于芯片堆叠CS的最上水平处的上半导体芯片230可以直接连接到中间半导体芯片220，而在其间没有任何连接端子，并且在上半导体芯片230和中间半导体芯片220之间可以不提供非导电层。因此，在一实施方式中，可以防止由在上半导体芯片230和中间半导体芯片220之间的非导电层引起的故障，从而实现具有改善的结构稳定性的半导体封装。

此外，位于芯片堆叠CS的中间水平处的中间半导体芯片220可以通过芯片连接端子227连接到下半导体芯片210，并且在中间半导体芯片220和下半导体芯片210之间可以提供非导电层400。可以减少提供在芯片堆叠CS中的非导电层400的数量，从而抑制由具有大的热膨胀系数的非导电层400引起的翘曲问题。换句话说，可以实现具有改善的结构稳定性的半导体封装。在芯片堆叠CS中，至少一对半导体芯片(例如100/210和/或220/230)可以彼此接合以形成混合接合结构。当半导体芯片(即100/210和/或220/230)中的每个提供为具有平坦的接触表面时，可以实现更好的混合接合结构，因此，对于所提出的配置为具有被抑制的翘曲问题的芯片堆叠CS，可以防止或抑制在彼此接合以形成混合接合结构的半导体芯片(例如100/210和/或220/230)之间发生分离问题。此外，根据一实施方式，可以减少在芯片堆叠CS中提供的半导体芯片(例如100/210和/或220/230)之间的混合接合结构的数量。这可以使得对芯片堆叠CS中的半导体芯片(例如100/210和/或220/230)执行接合工艺变得容易。

在下面将说明的实施方式的描述中，为了简明的描述，之前参照图1和图2描述的元件可以由相同的附图标记标识，而不重复其重叠的描述。

图3是示出根据一实施方式的半导体封装的剖视图。

参照图3，芯片堆叠CS可以设置在基底半导体芯片100上。芯片堆叠CS还可以包括附加半导体芯片240，附加半导体芯片240设置在下半导体芯片210和中间半导体芯片220之间。芯片堆叠CS的半导体芯片210、220、230和240可以是相同的种类。例如，半导体芯片210、220、230和240可以是存储器芯片。

下半导体芯片210可以安装在基底半导体芯片100上。例如，下半导体芯片210可以面朝下地设置在基底半导体芯片100上，并且在下半导体芯片210和基底半导体芯片100的界面处，基底半导体芯片100的第一后焊盘130可以接合到下半导体芯片210的第二前焊盘215。这里，第一后焊盘130和第二前焊盘215可以形成金属到金属混合接合结构。

附加半导体芯片240可以具有与下半导体芯片210基本上相同的结构。例如，附加半导体芯片240可以包括面对基底半导体芯片100的第五电路层241、与第五电路层241相反的第五保护层244、提供为在从第五保护层244朝向第五电路层241的方向上穿透附加半导体芯片240的第五通路242、提供在第五保护层244中的第五后焊盘243、以及提供在第五电路层241中的第五前焊盘245。第五电路层241和第五前焊盘245可以提供在附加半导体芯片240的底表面上，附加半导体芯片240的底表面可以是有源表面。第五保护层244和第五后焊盘243可以提供在附加半导体芯片240的顶表面上。

附加半导体芯片240可以安装在下半导体芯片210上。例如，附加半导体芯片240可以面朝下地设置在下半导体芯片210上。附加半导体芯片240可以通过第一芯片连接端子247连接到下半导体芯片210。第一芯片连接端子247可以设置在下半导体芯片210的第二后焊盘213和附加半导体芯片240的第五前焊盘245之间。下半导体芯片210和附加半导体芯片240可以彼此间隔开，第一芯片连接端子247可以具有基本上等于在第二后焊盘213和第五前焊盘245之间的距离的厚度。第一芯片连接端子247可以将下半导体芯片210电连接到附加半导体芯片240。

第一非导电层410可以提供在下半导体芯片210和附加半导体芯片240之间。第一非导电层410可以提供为填充在下半导体芯片210和附加半导体芯片240之间的空间并围绕第一芯片连接端子247。第一非导电层410可以具有第一延伸部分415，第一延伸部分415从下半导体芯片210的侧表面和附加半导体芯片240的侧表面在向外的方向上突出。第一延伸部分415可以设置在下半导体芯片210的侧表面的一部分和附加半导体芯片240的侧表面的一部分上。在一实施方式中，第一延伸部分415可以覆盖下半导体芯片210的侧表面的一部分和附加半导体芯片240的侧表面的一部分。第一延伸部分415可以沿着下半导体芯片210的侧表面在向下的方向上延伸并可以与基底半导体芯片100的顶表面间隔开。换句话说，在一实施方式中，第一非导电层410可以不与基底半导体芯片100接触。

上半导体芯片230可以安装在中间半导体芯片220上。例如，上半导体芯片230可以面朝下地设置在中间半导体芯片220上，并且在上半导体芯片230和中间半导体芯片220的界面处，中间半导体芯片220的第三后焊盘223可以接合到上半导体芯片230的第四前焊盘235。这里，第三后焊盘223和第四前焊盘235可以形成金属到金属混合接合结构。

中间半导体芯片220可以安装在附加半导体芯片240上。例如，中间半导体芯片220可以面朝下地设置在附加半导体芯片240上。中间半导体芯片220可以通过第二芯片连接端子227连接到附加半导体芯片240。第二芯片连接端子227可以设置在附加半导体芯片240的第五后焊盘243和中间半导体芯片220的第三前焊盘225之间。附加半导体芯片240和中间半导体芯片220可以彼此间隔开，第二芯片连接端子227的厚度可以基本上等于在第五后焊盘243和第三前焊盘225之间的距离。第二芯片连接端子227可以将附加半导体芯片240电连接到中间半导体芯片220。

第二非导电层420可以提供在附加半导体芯片240和中间半导体芯片220之间。第二非导电层420可以提供为填充在附加半导体芯片240和中间半导体芯片220之间的空间并围绕第二芯片连接端子227。第二非导电层420可以具有第二延伸部分425，第二延伸部分425从附加半导体芯片240的侧表面和中间半导体芯片220的侧表面在向外的方向上突出。第二非导电层420突出的距离(即第二延伸部分425的水平宽度)可以小于第一延伸部分415的宽度。第二延伸部分425可以设置在附加半导体芯片240的侧表面一部分和中间半导体芯片220的侧表面的一部分上。在一实施方式中，第二延伸部分425可以覆盖附加半导体芯片240的侧表面的一部分和中间半导体芯片220的侧表面的一部分。第二延伸部分425可以沿着中间半导体芯片220的侧表面在向上的方向上延伸并可以与上半导体芯片230的底表面间隔开。换句话说，第二非导电层420可以不延伸到在上半导体芯片230上的区域。

图4是示出根据一实施方式的半导体封装的剖视图。

参照图4，可以提供多个附加半导体芯片240。附加半导体芯片240可以依次堆叠在下半导体芯片210和中间半导体芯片220之间。在本实施方式中，五个附加半导体芯片240被示出为插置在下半导体芯片210和中间半导体芯片220之间，但是实施方式不限于此示例。在一实施方式中，两个或更多个附加半导体芯片240可以插置在下半导体芯片210和中间半导体芯片220之间。

附加半导体芯片240中的两个相邻的附加半导体芯片可以通过第三芯片连接端子249彼此连接。第三芯片连接端子249可以设置在彼此面对的第五后焊盘243和第五前焊盘245之间。第三芯片连接端子249的厚度可以等于在第五后焊盘243和第五前焊盘245之间的距离。在一实施方式中，可以提供多个第三芯片连接端子249。第三芯片连接端子249可以将附加半导体芯片240中的相邻的附加半导体芯片彼此电连接。

第三非导电层430可以提供在附加半导体芯片240中的相邻的附加半导体芯片之间。第三非导电层430可以提供为填充在附加半导体芯片240中的相邻的附加半导体芯片之间的空间并围绕第三芯片连接端子249。第三非导电层430可以具有从附加半导体芯片240的侧表面在向外的方向上突出的第三延伸部分435。第三延伸部分435可以设置在附加半导体芯片240的侧表面的与其相邻的部分上。在一实施方式中，第三延伸部分435可以覆盖附加半导体芯片240的侧表面的与其相邻的部分。第三非导电层430突出的距离(即第三延伸部分435的水平宽度)可以随着与基底半导体芯片100的距离的增大而减小。

附加半导体芯片240中的最下面一个可以安装在下半导体芯片210上。例如，附加半导体芯片240中的最下面一个可以通过第一芯片连接端子247连接到下半导体芯片210。第一非导电层410可以提供在下半导体芯片210和附加半导体芯片240中的最下面一个之间。第一非导电层410可以提供为填充在下半导体芯片210和附加半导体芯片240中的最下面一个之间的空间并围绕第一芯片连接端子247。

图5和图6是示出根据一实施方式的半导体封装的剖视图。

参照图5，芯片堆叠CS可以设置在基底半导体芯片100上。芯片堆叠CS还可以包括设置在下半导体芯片210和中间半导体芯片220之间的至少一个芯片结构UCS。在本实施方式中，两个芯片结构UCS被示出为插置在下半导体芯片210和中间半导体芯片220之间，但是实施方式不限于此示例。在一实施方式中，一个芯片结构UCS可以提供在下半导体芯片210和中间半导体芯片220之间，或者三个或更多个芯片结构UCS可以插置在其间。

每个芯片结构UCS可以包括彼此接合的两个子半导体芯片250-1和250-2。子半导体芯片250可以是与下半导体芯片210、中间半导体芯片220和上半导体芯片230相同种类的半导体芯片。例如，子半导体芯片250-1和250-2可以是存储器芯片。

子半导体芯片250-1和250-2可以具有与下半导体芯片210基本上相同的结构。例如，子半导体芯片250-1和250-2中的每个可以包括第六电路层251、与第六电路层251相反的第六保护层254、提供为在从第六保护层254朝向第六电路层251的方向上穿透子半导体芯片(即250-1或250-2)的第六通路252、提供在第六保护层254中的第六后焊盘253、以及提供在第六电路层251中的第六前焊盘255。第六电路层251和第六前焊盘255可以提供在子半导体芯片250-1和250-2的有源表面上。第六保护层254和第六后焊盘253可以提供在子半导体芯片250-1和250-2的无源表面上。

两个子半导体芯片250-1和250-2可以堆叠在每个芯片结构UCS中。子半导体芯片中的一个(例如250-2)的有源表面可以接合到子半导体芯片中的另一个(例如250-1)的无源表面。换句话说，子半导体芯片250-1和250-2可以以面对背的方式彼此接合。详细地，彼此相邻的子半导体芯片250-1和250-2可以彼此接触。在子半导体芯片250-1和250-2的界面处，第六前焊盘255可以接合到第六后焊盘253。这里，第六前焊盘255和第六后焊盘253可以形成金属到金属混合接合结构。

在本实施方式中，芯片结构UCS已经被描述为包括两个子半导体芯片250-1和250-2，但是实施方式不限于此示例。例如，如图6所示，三个子半导体芯片250-1、250-2和250-3可以依次堆叠在一个芯片结构UCS中。第二子半导体芯片250-2的有源表面可以接合到第一子半导体芯片250-1的无源表面，第三子半导体芯片250-3的有源表面可以接合到第二子半导体芯片250-2的无源表面。换句话说，子半导体芯片250-1、250-2和250-3可以以面对背的方式彼此接合。在一实施方式中，芯片结构UCS可以包括四个或更多个子半导体芯片250。将基于图5的实施方式给出以下描述。

第四芯片连接端子257可以提供在芯片结构UCS的底表面上。例如，第四芯片连接端子257可以设置在芯片结构UCS的底表面上提供的第六前焊盘255上(即在子半导体芯片中的下部的子半导体芯片250-1的第六前焊盘255上)。下半导体芯片210和芯片结构UCS中的相邻的那些可以通过第四芯片连接端子257彼此连接。例如，第四芯片连接端子257可以在下半导体芯片210和与其相邻的芯片结构UCS之间连接被提供为彼此面对的第二后焊盘213和第六前焊盘255，或者可以在芯片结构UCS中的相邻的芯片结构之间连接被提供为彼此面对的第六后焊盘253和第六前焊盘255。

第四非导电层440可以提供在芯片结构UCS的底表面上。例如，第四非导电层440可以提供在芯片结构UCS下面以围绕第四芯片连接端子257。第四非导电层440可以填充在彼此相邻的下半导体芯片210和芯片结构UCS之间的空间的部分或全部，或者可以填充在彼此相邻的芯片结构UCS之间的空间的全部或部分。第四非导电层440可以具有第四延伸部分445，第四延伸部分445从芯片结构UCS的侧表面在向外的方向上突出。

中间半导体芯片220可以安装在芯片结构UCS上。例如，中间半导体芯片220可以以面朝下的方式设置在芯片结构UCS中的最上面一个上。中间半导体芯片220可以通过第二芯片连接端子227连接到芯片结构UCS中的最上面一个。第二芯片连接端子227可以设置在芯片结构UCS中的最上面一个的第六后焊盘253和中间半导体芯片220的第三前焊盘225之间。

第二非导电层420可以提供在芯片结构UCS中的最上面一个和中间半导体芯片220之间。第二非导电层420可以填充在芯片结构UCS中的最上面一个和中间半导体芯片220之间的空间的全部或部分，并可以围绕第二芯片连接端子227。第二非导电层420可以具有第二延伸部分425，第二延伸部分425从芯片结构UCS中的最上面一个的侧表面和中间半导体芯片220的侧表面在向外的方向上突出。第二非导电层420的突出部分的长度(即第二延伸部分425的水平长度)可以小于第四非导电层440的延伸部分的宽度。

图7是示出根据一实施方式的半导体封装的剖视图。

图5和图6示出其中一个芯片结构UCS中的子半导体芯片250以面对背的方式彼此接合的示例，但是实施方式不限于此示例。

参照图7，一个子半导体芯片(例如250-2)的有源表面可以接合到另一子半导体芯片(例如250-1)的有源表面。换句话说，子半导体芯片250可以以面对面的方式彼此接合。详细地，彼此相邻的子半导体芯片250-1和250-2可以彼此接触。在子半导体芯片250-1和250-2之间的界面处，彼此面对的第六前焊盘255可以彼此接合。这里，第六前焊盘255可以形成金属到金属混合接合结构。

第四芯片连接端子257可以提供在芯片结构UCS的底表面上。例如，第四芯片连接端子257可以设置在芯片结构UCS的底表面上提供的第六后焊盘253上(例如，在子半导体芯片250-1和250-2中的下部的子半导体芯片250-1的第六后焊盘253上)。下半导体芯片210和芯片结构UCS中的相邻的那些可以通过第四芯片连接端子257彼此连接。例如，第四芯片连接端子257可以在下半导体芯片210和与其相邻的芯片结构UCS之间连接被提供为彼此面对的第二后焊盘213和第六后焊盘253，或者可以在芯片结构UCS中的相邻的芯片结构之间连接被提供为彼此面对的第六后焊盘253和第六后焊盘253。

中间半导体芯片220可以安装在芯片结构UCS上。例如，中间半导体芯片220可以面朝下地设置在芯片结构UCS中的最上面一个上。中间半导体芯片220可以通过第二芯片连接端子227连接到芯片结构UCS中的最上面一个。第二芯片连接端子227可以设置在芯片结构UCS中的最上面一个的第六后焊盘253和中间半导体芯片220的第三前焊盘225之间。

根据一实施方式，芯片堆叠CS中的半导体芯片可以堆叠在基底半导体芯片100上，这里，非导电层可以以交替的方式设置在半导体芯片之间，或者可以不以交替的方式设置在半导体芯片之间。当非导电层从芯片堆叠CS的侧表面突出时，非导电层可以彼此不接触，并且非导电层的突出部分的体积可以减小。因此，可以实现具有改善的结构稳定性的半导体封装。

图8是示出根据一实施方式的半导体封装的剖视图。

参照图8，芯片堆叠CS可以设置在基底半导体芯片100上。芯片堆叠CS可以包括芯片结构UCS-1和UCS-2以及设置在其间的附加半导体芯片240。附加半导体芯片240可以提供为具有与参照图3描述的附加半导体芯片240基本上相同或相似的特征。

附加半导体芯片240可以安装在芯片结构UCS-1和UCS-2中的一个(例如UCS-1)上。例如，附加半导体芯片240可以以面朝下的方式设置在其下方的芯片结构UCS-1上。附加半导体芯片240可以通过第一芯片连接端子247连接到芯片结构UCS-1。第一芯片连接端子247可以设置在芯片结构UCS-1的第六后焊盘253和附加半导体芯片240的第五前焊盘245之间。

第一非导电层410可以提供在附加半导体芯片240和其下方的芯片结构UCS-1之间。第一非导电层410可以提供为填充在附加半导体芯片240和芯片结构UCS-1之间的空间并围绕第一芯片连接端子247。

芯片结构UCS-1和UCS-2中的另一个(例如UCS-2)可以安装在附加半导体芯片240上。例如，芯片结构UCS-2可以以面朝下的方式设置在附加半导体芯片240上。芯片结构UCS-2可以通过第四芯片连接端子257连接到附加半导体芯片240。第四芯片连接端子257可以设置在附加半导体芯片240的第五后焊盘243和其上的芯片结构UCS-2的第六前焊盘255之间。

第四非导电层440可以提供在附加半导体芯片240和其上的芯片结构UCS-2之间。第四非导电层440可以提供为填充在附加半导体芯片240和芯片结构UCS-2之间的空间并围绕第四芯片连接端子257。

图8示出包括两个芯片结构UCS-1和UCS-2以及其间的一个附加半导体芯片240的示例，但是实施方式不限于此示例。例如，在一实施方式中，可以提供多个芯片结构和多个附加半导体芯片240。在这种情况下，芯片结构和附加半导体芯片240可以以交替的方式堆叠在彼此之上。

图9是示出根据一实施方式的半导体模块的剖视图。

参照图9，半导体模块可以包括例如存储器模块，该存储器模块包括模块基板910、安装在模块基板910上的芯片堆叠封装CS和图形处理单元(GPU)940、以及设置在芯片堆叠封装CS和图形处理单元940上的外模层950。在一实施方式中，外模层950可以覆盖芯片堆叠封装CS和图形处理单元940。半导体模块还可以包括提供在模块基板910上的中介层920。

可以提供模块基板910。模块基板910可以包括具有形成在其顶表面上的信号图案的印刷电路板(PCB)。

模块端子912可以设置在模块基板910下面。模块基板910可以包括焊料球或焊料凸块，并且半导体模块可以取决于模块基板910的种类和结构而分为球栅阵列(BGA)型、精细球栅阵列(FBGA)型或触点栅格阵列(LGA)型。

中介层920可以提供在模块基板910上。中介层920可以包括分别位于中介层920的顶表面和底表面附近并暴露于中介层920的外部的第一基板焊盘922和第二基板焊盘924。中介层920可以配置为向芯片堆叠封装CS和图形处理单元940提供再分布结构。中介层920可以以倒装芯片方式安装在模块基板910上。例如，中介层920可以使用提供在第二基板焊盘924上的基板端子926安装在模块基板910上。基板端子926可以包括焊料球或焊料凸块。第一底部填充层928可以提供在模块基板910和中介层920之间。

芯片堆叠封装CS可以设置在中介层920上。芯片堆叠封装CS可以具有与参照图1、图2、图3、图4、图5、图6、图7和图8描述的半导体封装相同或相似的结构。

芯片堆叠封装CS可以安装在中介层920上。例如，芯片堆叠封装CS可以通过基底半导体芯片100的外部端子160联接到中介层920的第一基板焊盘922。第二底部填充层932可以提供在芯片堆叠封装CS和中介层920之间。第二底部填充层932可以提供为填充在中介层920和基底半导体芯片100之间的空间并围绕基底半导体芯片100的外部端子160。

图形处理单元940可以设置在中介层920上。图形处理单元940可以设置为与芯片堆叠封装CS间隔开。图形处理单元940可以比芯片堆叠封装CS的半导体芯片100、210、220、230和240厚。图形处理单元940可以包括逻辑电路。换句话说，图形处理单元940可以是逻辑芯片。凸块942可以提供在图形处理单元940的底表面上。例如，图形处理单元940可以通过凸块942联接到中介层920的第一基板焊盘922。第三底部填充层944可以提供在中介层920和图形处理单元940之间。第三底部填充层944可以提供为填充在中介层920和图形处理单元940之间的空间并围绕凸块942。

外模层950可以提供在中介层920上。外模层950可以覆盖中介层920的顶表面。外模层950可以围绕芯片堆叠封装CS和图形处理单元940。外模层950的顶表面可以位于与芯片堆叠封装CS的顶表面相同的水平处。外模层950可以由绝缘材料形成或者包括绝缘材料。例如，外模层950可以由环氧模塑料(EMC)形成或者包括环氧模塑料(EMC)。

图10、图11、图12、图13、图14、图15、图16和图17是示出根据一实施方式的制造半导体封装的方法的剖视图。

参照图10，可以提供基底半导体芯片100。基底半导体芯片100可以提供为具有与参照图1描述的基底半导体芯片100基本上相同或相似的特征。例如，基底半导体芯片100可以包括提供在基底半导体芯片100的表面上的第一电路层110、与第一电路层110相反的第一保护层140、提供为在从第一保护层140朝向第一电路层110的方向上穿透基底半导体芯片100的第一通路120、提供在第一保护层140中的第一后焊盘130、以及提供在第一电路层110中的第一前焊盘150。第一电路层110可以提供在基底半导体芯片100的有源表面上，在下文，与有源表面相反的表面将被称为基底半导体芯片100的无源表面。

尽管没有示出，但是基底半导体芯片100可以提供在载体基板上。载体基板可以是：由玻璃或聚合物形成或包括玻璃或聚合物的绝缘基板；或者由金属材料形成或包括金属材料的导电基板。粘合构件可以提供在载体基板的顶表面上。基底半导体芯片100可以附接到载体基板，使得第一电路层110面对载体基板。

可以在基底半导体芯片100上提供下半导体芯片210。下半导体芯片210可以提供为具有与参照图1描述的下半导体芯片210基本上相同或相似的特征。例如，下半导体芯片210可以包括提供在下半导体芯片210的表面上的第二电路层211、与第二电路层211相反的第二保护层214、提供为在从第二保护层214朝向第二电路层211的方向上穿透下半导体芯片210的第二通路212、提供在第二保护层214中的第二后焊盘213、以及提供在第二电路层211中的第二前焊盘215。第二电路层211可以提供在下半导体芯片210的有源表面上，在下文，与有源表面相反的表面将被称为下半导体芯片210的无源表面。

下半导体芯片210可以接合到基底半导体芯片100。下半导体芯片210和基底半导体芯片100可以以芯片到芯片的方式彼此接合。下半导体芯片210可以设置在基底半导体芯片100上。例如，下半导体芯片210的有源表面可以面对基底半导体芯片100的无源表面。下半导体芯片210可以设置在基底半导体芯片100上，使得基底半导体芯片100的第一后焊盘130与下半导体芯片210的第二前焊盘215垂直对准。

可以对基底半导体芯片100和下半导体芯片210执行热处理工艺。作为热处理工艺的结果，第一后焊盘130和第二前焊盘215可以彼此接合。例如，第一后焊盘130和第二前焊盘215可以彼此接合或联接以形成单个结构或层，而在其间没有界面。第一后焊盘130和第二前焊盘215的接合可以以自然的方式实现。详细地，第一后焊盘130和第二前焊盘215可以由相同的材料(例如铜(Cu))形成，在这种情况下，第一后焊盘130和第二前焊盘215可以通过在彼此接触的第一后焊盘130和第二前焊盘215的界面处的表面活化现象彼此接合，或者通过随后的金属到金属混合接合工艺彼此接合。第二电路层211的绝缘图案和第一保护层140可以通过热处理工艺彼此接合。

图10示出其中一个下半导体芯片210接合到一个基底半导体芯片100或者其中基底半导体芯片100和下半导体芯片210以芯片到芯片的形状彼此接合的示例，但是实施方式不限于此示例。在一实施方式中，基底半导体芯片100和下半导体芯片210可以以芯片到晶片的形状彼此接合。例如，下半导体芯片210可以接合到提供有基底半导体芯片100的半导体晶片，然后可以对半导体晶片执行锯切工艺以形成彼此分离的多个基底半导体芯片100。

参照图11，可以提供附加半导体芯片240。附加半导体芯片240可以提供为具有与参照图4描述的附加半导体芯片240基本上相同或相似的特征。例如，附加半导体芯片240可以包括提供在附加半导体芯片240的表面上的第五电路层241、与第五电路层241相反的第五保护层244、提供为在从第五保护层244朝向第五电路层241的方向上穿透附加半导体芯片240的第五通路242、提供在第五保护层244中的第五后焊盘243、以及提供在第五电路层241中的第五前焊盘245。第五电路层241可以提供在附加半导体芯片240的有源表面上，在下文，与有源表面相反的表面将被称为附加半导体芯片240的无源表面。

参照图12，可以将附加半导体芯片240提供在下半导体芯片210上。更详细地，可以在附加半导体芯片240的底表面(即有源表面)上提供第一芯片连接端子247和围绕其的第一非导电层410。例如，第一芯片连接端子247可以提供在附加半导体芯片240的第五前焊盘245上。第一非导电层410可以是非导电膜(NCF)或非导电膏(NCP)。在第一非导电层410是非导电膏的情况下，第一非导电层410可以通过用液体非导电粘合剂涂覆附加半导体芯片240的分配工艺而形成。在第一非导电层410是非导电膜的情况下，第一非导电层410可以通过将非导电膜附接到附加半导体芯片240而形成。换言之，第一非导电层410可以提供在下半导体芯片210的无源表面上，附加半导体芯片240可以提供在第一非导电层410上。

参照图13，可以执行热压接合工艺以将附加半导体芯片240接合到下半导体芯片210。第一芯片连接端子247可以被提供为将下半导体芯片210电连接到附加半导体芯片240。作为一示例，在接合工艺中使用的接合工具1000的宽度可以小于附加半导体芯片240的宽度。在附加半导体芯片240被压向下半导体芯片210的情况下，第一非导电层410可以从下半导体芯片210的侧表面在向外的方向上突出。第一非导电层410的突出部分可以形成(例如，图4的)第一延伸部分415。这里，第一延伸部分415的一部分可以延伸到下半导体芯片210的侧表面以覆盖下半导体芯片210的侧表面的一部分。第一延伸部分415的厚度可以大于在下半导体芯片210和附加半导体芯片240之间的距离。

在热压工艺持续的情况下，第一非导电层410可以通过提供给附加半导体芯片240的热而部分固化。

在下半导体芯片210安装在基底半导体芯片100上且非导电层插置在其间的情况下，下半导体芯片210可能在热压接合工艺中由于非导电层的突出而与基底半导体芯片100分离。根据一实施方式，可以将下半导体芯片210接合到基底半导体芯片100以彼此直接接触，然后可以将附加半导体芯片240安装在下半导体芯片210上使第一非导电层410插置在其间。由于第一非导电层410形成为与基底半导体芯片100间隔开，所以可以防止半导体芯片210和240由于第一非导电层410的突出而与基底半导体芯片100分离。这可以减少在制造半导体封装的工艺中的故障。

参照图14，可以重复执行参照图11、图12和图13描述的工艺以在下半导体芯片210上依次堆叠和安装附加半导体芯片240。例如，可以在附加半导体芯片240的底表面(即有源表面)上提供第三芯片连接端子249和围绕其的第三非导电层430。附加半导体芯片240可以通过热压接合工艺彼此接合。第三芯片连接端子249可以被提供为将附加半导体芯片240彼此电连接。在附加半导体芯片240被施压的情况下，第三非导电层430可以从附加半导体芯片240的侧表面在向外的方向上突出。

在一实施方式中，可以同时对附加半导体芯片240执行热压接合工艺。例如，可以在下半导体芯片210上堆叠附加半导体芯片240，然后可以对附加半导体芯片240执行热压接合工艺以回流第一芯片连接端子247和第三芯片连接端子249。在热压接合工艺中，第一非导电层410和第三非导电层430可以突出到附加半导体芯片240的侧表面之外的区域。这里，第一非导电层410和第三非导电层430中的每个的高度越低，由半导体芯片210和240的重量施加的压力越大并且从附加半导体芯片240的侧表面突出的距离越大。

在下半导体芯片210安装在基底半导体芯片100上且非导电层插置在其间的情况下，非导电层可能在热压接合工艺中过度突出。例如，非导电层可能延伸到基底半导体芯片100的侧表面之外的区域。在一实施方式中，非导电层可以不提供在下半导体芯片210和基底半导体芯片100之间。因此，非导电层410和430可以不过度突出。这可以减少在制造导体封装的工艺中的故障。

参照图15，可以提供中间半导体芯片220。中间半导体芯片220可以提供为具有与参照图1描述的中间半导体芯片220基本上相同或相似的特征。例如，中间半导体芯片220可以包括提供在中间半导体芯片220的表面上的第三电路层221、与第三电路层221相反的第三保护层224、提供为在从第三保护层224朝向第三电路层221的方向上穿透中间半导体芯片220的第三通路222、提供在第三保护层224中的第三后焊盘223、以及提供在第三电路层221中的第三前焊盘225。第三电路层221可以提供在中间半导体芯片220的有源表面上，在下文，与有源表面相反的表面将被称为中间半导体芯片220的无源表面。

可以提供上半导体芯片230。上半导体芯片230可以被提供为具有与参照图1描述的上半导体芯片230基本上相同或相似的特征。例如，上半导体芯片230可以包括提供在上半导体芯片230的表面上的第四电路层231和提供在第四电路层231中的第四前焊盘235。第四电路层231可以提供在上半导体芯片230的有源表面上，在下文，与有源表面相反的表面将被称为上半导体芯片230的无源表面。

可以将上半导体芯片230接合到中间半导体芯片220。上半导体芯片230和中间半导体芯片220可以以芯片到芯片的形状彼此接合。上半导体芯片230可以设置在中间半导体芯片220上。例如，上半导体芯片230的有源表面可以面对中间半导体芯片220的无源表面。上半导体芯片230可以设置在中间半导体芯片220上，使得中间半导体芯片220的第三后焊盘223与上半导体芯片230的第四前焊盘235垂直对准。

可以对中间半导体芯片220和上半导体芯片230执行热处理工艺。作为热处理工艺的结果，第三后焊盘223和第四前焊盘235可以彼此接合。例如，第三后焊盘223和第四前焊盘235可以彼此接合或联接以形成单个结构或层。第三后焊盘223和第四前焊盘235的接合可以以自然的方式实现。详细地，第三后焊盘223和第四前焊盘235可以由相同的材料(例如铜(Cu))形成，在这种情况下，第三后焊盘223和第四前焊盘235可以通过在彼此接触的第三后焊盘223和第四前焊盘235的界面处的表面活化现象彼此接合，或者通过随后的金属到金属混合接合工艺彼此接合。第四电路层231的绝缘图案和第三保护层224可以通过热处理工艺彼此接合。

图15示出其中一个上半导体芯片230接合到一个中间半导体芯片220或者其中中间半导体芯片220和上半导体芯片230以芯片到芯片的形状彼此接合的示例，但是实施方式不限于此示例。参照图16，多个中间半导体芯片220可以形成在第一半导体晶片WF1中。换言之，中间半导体芯片220和上半导体芯片230可以以晶片到晶片的形状彼此接合。例如，中间半导体芯片220可以形成在第一半导体晶片WF1的有源表面上。在一实施方式中，多个上半导体芯片230可以形成在第二半导体晶片WF2中。上半导体芯片230可以形成在第二半导体晶片WF2的有源表面上。第二半导体晶片WF2可以设置在第一半导体晶片WF1上，使得每个上半导体芯片230与中间半导体芯片220中的对应一个对准。第一半导体晶片WF1的有源表面可以与第二半导体晶片WF2的有源表面接触。可以对第一半导体晶片WF1和第二半导体晶片WF2执行热压接合工艺。作为热压接合工艺的结果，中间半导体芯片220和上半导体芯片230可以彼此接合。此后，可以沿着锯切线SL对第一半导体晶片WF1和第二半导体晶片WF2执行分割工艺。因此，每个包括中间半导体芯片220和上半导体芯片230的结构可以彼此分离。

参照图17，可以将中间半导体芯片220提供在附加半导体芯片240中的最上面一个上。更详细地，可以在中间半导体芯片220的底表面(即有源表面)上提供第二芯片连接端子227和围绕其的第二非导电层420。例如，第二芯片连接端子227可以提供在中间半导体芯片220的第三前焊盘225上。第二非导电层420可以是非导电膜(NCF)或非导电膏(NCP)。第二非导电层420可以提供在附加半导体芯片240中的最上面一个的无源表面上，中间半导体芯片220可以提供在第二非导电层420上。

可以执行热压接合工艺以将中间半导体芯片220接合到附加半导体芯片240中的最上面一个。第二芯片连接端子227可以被提供为将中间半导体芯片220电连接到附加半导体芯片240中的最上面一个。在中间半导体芯片220被压向附加半导体芯片240中的最上面一个的情况下，第二非导电层420可以从中间半导体芯片220的侧表面在向外的方向上突出。第二非导电层420的突出部分可以形成(例如，图4的)第二延伸部分425。第二延伸部分425的一部分可以延伸到中间半导体芯片220的侧表面并设置在中间半导体芯片220的侧表面的一部分上。在一实施方式中，第二延伸部分425的一部分覆盖中间半导体芯片220的侧表面的一部分。

在上半导体芯片230安装在中间半导体芯片220上使非导电层插置在其间的情况下，非导电层可能在热压接合工艺中过度突出。例如，非导电层可能沿着上半导体芯片230的侧表面延伸并设置在上半导体芯片230的至少一部分上。在一实施方式中，非导电层可以覆盖上半导体芯片230的至少一部分。在一实施方式中，可以不在作为半导体芯片210、220、230和240中的最上面一个的上半导体芯片230与中间半导体芯片220之间提供非导电层。因此，可以没有任何非导电层设置在上半导体芯片230上或覆盖上半导体芯片230。这可以减少在制造半导体封装的工艺中的故障。

返回参照图4，可以在基底半导体芯片100上形成模层500。模层500可以设置在芯片堆叠CS上。在一实施方式中，模层500可以覆盖芯片堆叠CS。在基底半导体芯片100上的模层500可以被提供为包封下半导体芯片210、附加半导体芯片240、中间半导体芯片220、上半导体芯片230以及非导电层410、420和430。在一实施方式中，可以通过在基底半导体芯片100上和在芯片堆叠CS上(例如使用涂覆工艺)形成绝缘构件以及固化绝缘构件来形成模层500。在一实施方式中，模层500可以覆盖芯片堆叠CS。在形成模层500之后，如果需要，可以对模层500执行平坦化工艺以暴露上半导体芯片230的顶表面。

可以在基底半导体芯片100的底表面上提供外部端子160。

图18、图19和图20是示出根据一实施方式的制造半导体封装的方法的剖视图。

参照图18，可以提供子半导体芯片250。子半导体芯片250可以被提供为具有与参照图5描述的子半导体芯片250基本上相同或相似的特征。例如，子半导体芯片250可以包括提供在子半导体芯片250的表面上的第六电路层251、与第六电路层251相反的第六保护层254、提供为在从第六保护层254朝向第六电路层251的方向上穿透子半导体芯片250的第六通路252、提供在第六保护层254中的第六后焊盘253、以及提供在第六电路层251中的第六前焊盘255。第六电路层251可以提供在子半导体芯片250的有源表面上，在下文，与有源表面相反的表面将被称为子半导体芯片250的无源表面。

可以将子半导体芯片250彼此接合。子半导体芯片250可以以芯片到芯片的方式彼此接合。每个子半导体芯片250可以堆叠在另一个之上。例如，子半导体芯片250中的一个可以提供为使得其有源表面面对另一个子半导体芯片250的无源表面。子半导体芯片250可以被堆叠使得其第六后焊盘253和第六前焊盘255彼此垂直对准。

可以对子半导体芯片250执行热处理工艺。第六后焊盘253和第六前焊盘255可以通过热处理工艺彼此接合。例如，第六后焊盘253和第六前焊盘255可以彼此接合或联接以形成单个结构或层。第六后焊盘253和第六前焊盘255的接合可以以自然的方式实现。详细地，第六后焊盘253和第六前焊盘255可以由相同的材料(例如铜(Cu))形成，在这种情况下，第六后焊盘253和第六前焊盘255可以通过在彼此接触的第六后焊盘253和第六前焊盘255之间的界面处的表面活化现象以及随后的金属到金属混合接合工艺而彼此接合。在一实施方式中，每个芯片结构UCS可以通过前述工艺形成。

上面的描述涉及其中一个子半导体芯片250接合到另一个子半导体芯片250或者子半导体芯片250以芯片到芯片的形状彼此接合的示例，但是实施方式不限于此示例。在一实施方式中，子半导体芯片250可以以晶片到晶片的形状彼此接合。例如，可以将具有子半导体芯片250的半导体晶片彼此接合，然后可以执行分割工艺以将子半导体芯片250彼此分离。

可以在芯片结构UCS的底表面(即有源表面)上提供第四芯片连接端子257和围绕其的第四非导电层440。例如，第四芯片连接端子257可以提供在芯片结构UCS的子半导体芯片250的第六前焊盘255上。第四非导电层440可以是非导电膜(NCF)或非导电膏(NCP)。

参照图19，可以在图10的结构中的下半导体芯片210上提供芯片结构UCS。可以执行热压接合工艺以将芯片结构UCS接合到下半导体芯片210。第四芯片连接端子257可以将下半导体芯片210电连接到芯片结构UCS。在芯片结构UCS被压向下半导体芯片210的情况下，第四非导电层440可以从下半导体芯片210的侧表面在向外的方向上突出。

参照图20，可以提供中间半导体芯片220和上半导体芯片230，如参照图2所述，在这种情况下，上半导体芯片230可以接合到中间半导体芯片220。

可以将中间半导体芯片220安装在芯片结构UCS上。安装中间半导体芯片220的工艺可以与参照图17描述的将中间半导体芯片220安装在附加半导体芯片240上的工艺基本上相同或相似。

返回参照图5，可以在基底半导体芯片100上形成模层500。模层500可以形成在芯片堆叠CS上。在一实施方式中，模层500可以覆盖芯片堆叠CS。可以在基底半导体芯片100的底表面上提供外部端子160。

在根据一实施方式的半导体封装中，可以防止可能由在下半导体芯片和基底半导体芯片之间以及在上半导体芯片和中间半导体芯片之间的非导电层引起的故障，从而实现具有改善的结构稳定性的半导体封装。此外，可以减少芯片堆叠中的翘曲问题，从而防止在以混合接合方式彼此接合的半导体芯片之间发生分离问题。此外，可以减少提供在芯片堆叠中的半导体芯片之间的混合接合结构的数量，从而容易地对芯片堆叠中的半导体芯片执行接合工艺。

尽管已经具体示出和描述了示例实施方式的方面，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

本申请要求2022年8月26日在韩国知识产权局提交的韩国专利申请第10-2022-0107717号的优先权，该韩国专利申请的公开内容通过引用整体地结合于此。