深沟槽MOSFET终端结构及其制备方法

技术领域

本发明属于集成电路设计及制造技术领域，特别是涉及一种深沟槽MOSFET终端结构及其制备方法。

背景技术

功率半导体器件的设计中，终端保护区的设计非常重要。有源区的设计决定了功率半导体器件的电阻电容以及击穿电压等特性，但它受限于终端保护设计的有效性和面积。好的终端设计中，为了保证期间可靠性，电压击穿点应落在有源区，而不是终端保护区，同时，终端保护区占用面积会直接影响有源区的导通电阻。

由于深沟槽器件的性能优于传统沟槽器件，深沟槽器件在功率半导体器件中占有比率越来越大。但由于传统终端设计难以解决深沟槽器件纵向电场分布在终端不再平衡的问题，深沟槽器件的终端设计成为难点。目前深沟槽MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor，金属-氧化物半导体场效应晶体管)的终端通常直接采用氧化层，虽然工艺兼容性好，但其终端保护区的耐压低于有源区的耐压，限制了器件的整体的耐压，导致器件设计导通电阻偏高，可靠性降低。

同时，传统的场限环(guarding)和终端拓展结构(JTE，Junction termalextention)通常只适用于横向电场分布的平面器件，由于深沟槽器件中有源区电压纵向分布在终端不均匀，电场拥挤，传统的不适用于具有纵向电场分布的深沟槽器件。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种深沟槽MOSFET终端结构及其制备方法，用于解决现有技术中MOSFET终端器件存在的终端保护区的耐压低于有源区的耐压，限制了器件的整体的耐压，导致器件设计导通电阻偏高，可靠性降低的问题。

为实现上述目的及其他相关目的，本发明提供一种深沟槽MOSFET终端结构，所述深沟槽MOSFET终端结构包括：

第一导电类型的衬底，所述第一导电类型的衬底包括有源区及位于所述有源区外围的终端保护区；

第一导电类型的外延层，位于所述第一导电类型的衬底的上表面，且覆盖所述有源区及所述终端保护区；

多个第一沟槽，位于所述第一导电类型的外延层内，且位于所述终端保护区内；多个所述第一沟槽于所述终端保护区内间隔排布；相邻所述第一沟槽之间的间距相同，或自所述有源区向远离所述有源区的方向相邻所述第一沟槽之间的间距逐渐增大；

第一介质层，覆盖各所述第一沟槽的侧壁及底部；

第一源极多晶硅层，位于各所述第一沟槽内，且位于所述第一介质层远离所述第一导电类型的外延层的表面；

多个第二导电类型的第一阱区，位于所述第一导电类型的外延层内，且位于各所述第一沟槽的底部；相邻所述第二导电类型的第一阱区于相邻所述第一沟槽之间部分交迭重合；

多个第二沟槽，位于所述第一导电类型的外延层内，且位于所述有源区内；多个所述第二沟槽于所述有源区内间隔排布，且相邻所述第一沟槽之间的间距相同时，相邻所述第二沟槽之间的间距与相邻所述第一沟槽之间的间距相同；

第二介质层，位于各所述第二沟槽的侧壁及底部；

第二源极多晶硅层，位于各所述第二沟槽内，且位于所述第二介质层远离所述第一导电类型的外延层的表面；

栅极多晶硅层，位于各所述第二沟槽内，且位于所述第二源极多晶硅层的上方或位于所述第二源极多晶硅层的上部外围；

栅氧化层，位于各所述第二沟槽的侧壁，且位于所述栅极多晶硅层与所述第一导电类型的外延层之间；

绝缘隔离层，位于各所述第二沟槽内，且位于所述栅极多晶硅层与所述第二源极多晶硅层之间。

可选地，最远离所述有源区的所述第一沟槽底部的所述第二导电类型的第一阱区与与其相邻的所述第二导电类型的第一阱区具有间距，其余相邻所述第二导电类型的第一阱区与相邻所述第一沟槽之间部分交迭重合。

可选地，所述深沟槽MOSFET终端结构还包括第二导电类型的第二阱区，所述第二导电类型的第二阱区位于所述第一导电类型的外延层内，且位于相邻所述第一沟槽之间。

可选地，所述深沟槽MOSFET终端结构还包括：

至少一个第三沟槽，位于所述第一导电类型的外延层内，且位于所述有源区与所述终端保护区的交界处；

第三介质层，覆盖所述第三沟槽的侧壁及底部；

第三源极多晶硅层，位于所述第三沟槽内。

可选地，所述第二导电类型的第一阱区的纵截面形状包括圆形。

可选地，所述第一导电类型包括N型且所述第二导电类型包括P型，或所述第一导电类型包括P型且所述第二导电类型包括N型。

本发明还提供一种深沟槽MOSFET终端结构的制备方法，所述深沟槽MOSFET终端结构的制备方法包括如下步骤：

提供第一导电类型的衬底，所述第一导电类型的衬底包括有源区及位于所述有源区外围的终端保护区；

于所述第一导电类型的衬底的上表面形成第一导电类型的外延层，所述第一导电类型的外延层覆盖所述有源区及所述终端保护区；

于所述第一导电类型的外延层内形成多个第一沟槽及多个第二沟槽，其中，所述第一沟槽位于所述终端保护区内，多个所述第一沟槽于所述终端保护区内间隔排布，相邻所述第一沟槽之间的间距相同，或自所述有源区向远离所述有源区的方向相邻所述第一沟槽之间的间距逐渐增大；所述第二沟槽位于所述有源区内，多个所述第二沟槽于所述有源区内间隔排布，且相邻所述第一沟槽之间的间距相同时，相邻所述第二沟槽之间的间距与相邻所述第一沟槽之间的间距相同；

于所述第一沟槽的底部形成第二导电类型的第一阱区；相邻所述第二导电类型的第一阱区于相邻所述第一沟槽之间部分交迭重合；

于各所述第一沟槽的侧壁及底部形成第一介质层，并于各所述第二沟槽的侧壁及底部形成第二介质层；

于各所述第一沟槽内形成第一源极多晶硅层，并于各所述第二沟槽内形成第二源极多晶硅层；所述第一源极多晶硅层位于所述第一介质层远离所述第一导电类型的外延层的表面，所述第二源极多晶硅层位于所述第二介质层远离所述第一导电类型的外延层的表面；

于各所述第二沟槽内形成绝缘隔离层、栅氧化层及栅极多晶硅层；其中，所述栅极多晶硅层位于所述第二源极多晶硅层的上方或位于所述第二源极多晶硅层的上部外围；所述栅氧化层位于所述第二沟槽的侧壁，且位于所述栅极多晶硅层与所述第一导电类型的外延层之间；所述绝缘隔离层位于所述栅极多晶硅层与所述第二源极多晶硅层之间。

可选地，最远离所述有源区的所述第一沟槽底部的所述第二导电类型的第一阱区与与其相邻的所述第二导电类型的第一阱区具有间距，其余相邻所述第二导电类型的第一阱区与相邻所述第一沟槽之间部分交迭重合。

可选地，形成所述第二导电类型的第一阱区的同时，还于相邻所述第一沟槽之间的所述第一导电类型的外延层内形成第二导电类型的第二阱区。

可选地，形成所述第一沟槽及所述第二沟槽的同时，还于所述第一导电类型的外延层内形成至少一个第三沟槽，所述第三沟槽位于所述有源区与所述终端保护区的交界处；形成所述第一介质层及所述第二介质层的同时，还于所述第三沟槽的侧壁及底部形成第三介质层；形成所述第一源极多晶硅层及所述第二源极多晶硅层的同时，还于所述第三沟槽内形成所述第三源极多晶硅层。

如上所述，本发明的深沟槽MOSFET终端结构及其制备方法具有以下有益效果：

本发明的深沟槽MOSFET终端结构通过在终端保护区域的第一沟槽底部设置第二导电类型的第一阱区作为JTE结构，使得第一沟槽底部的电场得以分散，纵向电场在终端保护区得以横向延伸，有效地提高了深沟槽MOSFET终端结构的耐压特性，终端保护区的耐压高于有源区的耐压，不受有源区耐压的限制，可以有效进行终端保护；

本发明的深沟槽MOSFET终端结构中位于第一沟槽中的第一介质层、位于第二沟槽中的第二介质层及位于第三沟槽中的第三介质层的厚度可以做到较薄，从而可以优化第一导电类型的外延层的设计，有效提升深沟槽MOSFET终端结构的导通电阻；

本发明的深沟槽MOSFET终端结构中的第一沟槽、第二沟槽及第三沟槽的深度不必随着电压升高而增加，降低了工艺难度；

本发明的深沟槽MOSFET终端结构中的第一导电类型的第一阱区的纵截面形状为圆形，可以有效减小终端保护区的宽度，从而节约芯片面积；

本发明的深沟槽MOSFET终端结构中，第一导电类型的第一阱区的注入浓度较小，从而节约成本；各沟槽之间的间距较小，从而节约芯片面积；

本发明的深沟槽MOSFET终端结构的制备方法于现有工艺兼容，不需要额外热退火，成本低，适用范围广，安全可靠。

附图说明

图1显示为本发明实施例一中提供的深沟槽MOSFET终端结构的制备方法的流程图。

图2显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤1)所得结构的截面结构示意图。

图3至显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤2)所得结构的截面结构示意图。

图4显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤3)所得结构的截面结构示意图。

图5显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤4)所得结构的截面结构示意图。

图6显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤5)所得结构的截面结构示意图。

图7至图8显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤6)所得结构的截面结构示意图。

图9至图10显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤7)所得结构的截面结构示意图。

图11显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤8)及步骤9)所得结构的截面结构示意图。

图12显示为本发明实施例一中的深沟槽MOSFET终端结构的制备方法中步骤10)所得结构的截面结构示意图；其中，图12亦为实施例二中提供的深沟槽MOSFET终端结构的截面结构示意图。

图13显示为本发明实施例三中的深沟槽MOSFET终端结构的制备方法中步骤6)所得结构的截面结构示意图。

图14至图15显示为本发明实施例三中的深沟槽MOSFET终端结构的制备方法中步骤7)所得结构的截面结构示意图。

图16显示为本发明实施例三中的深沟槽MOSFET终端结构的制备方法中步骤8)及步骤9)所得结构的截面结构示意图。

图17显示为本发明实施例三中的深沟槽MOSFET终端结构的制备方法中步骤10)所得结构的截面结构示意图；其中，图17亦为实施例四中提供的深沟槽MOSFET终端结构的截面结构示意图。

图18显示为本发明实施例五中的深沟槽MOSFET终端结构的制备方法中步骤3)所得结构的截面结构示意图。

图19显示为本发明实施例五中的深沟槽MOSFET终端结构的制备方法中步骤4)所得结构的截面结构示意图。

图20显示为本发明实施例五中的深沟槽MOSFET终端结构的制备方法中步骤10)所得结构的截面结构示意图；其中，图20亦为实施例六中提供的深沟槽MOSFET终端结构的截面结构示意图。

图21显示为本发明实施例七中的深沟槽MOSFET终端结构的制备方法中步骤10)所得结构的截面结构示意图；其中，图21亦为实施例八中提供的深沟槽MOSFET终端结构的截面结构示意图。

元件标号说明

10 第一导电类型的衬底

101 有源区

102 终端保护区

11 第一导电类型的外延层

12 第一沟槽

13 第二沟槽

14 第二导电类型的第一阱区

15 第一介质层

16 第一源极多晶硅层

17 第二介质层

18 第二源极多晶硅层

19 绝缘隔离层

20 栅氧化层

21 栅极多晶硅层

22 第二导电类型的第二阱区

23 第三沟槽

24 第三介质层

25 第三源极多晶硅层

26 第二导电类型的体区

27 第一导电类型的源区

28 源极电极

29 漏极电极

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

请参阅图1，本发明提供一种深沟槽MOSFET终端结构的制备方法，所述深沟槽MOSFET终端结构的制备方法包括步骤：

1)提供第一导电类型的衬底，所述第一导电类型的衬底包括有源区及位于所述有源区外围的终端保护区；

2)于所述第一导电类型的衬底的上表面形成第一导电类型的外延层，所述第一导电类型的外延层覆盖所述有源区及所述终端保护区；

3)于所述第一导电类型的外延层内形成多个第一沟槽及多个第二沟槽，其中，所述第一沟槽位于所述终端保护区内，多个所述第一沟槽于所述终端保护区内间隔排布，相邻所述第一沟槽之间的间距相同，或自所述有源区向远离所述有源区的方向相邻所述第一沟槽之间的间距逐渐增大；所述第二沟槽位于所述有源区内，多个所述第二沟槽于所述有源区内间隔排布，且相邻所述第一沟槽之间的间距相同时，相邻所述第二沟槽之间的间距与相邻所述第一沟槽之间的间距相同；

4)于所述第一沟槽的底部形成第二导电类型的第一阱区；相邻所述第二导电类型的第一阱区于相邻所述第一沟槽之间部分交迭重合；

5)于各所述第一沟槽的侧壁及底部形成第一介质层，并于各所述第二沟槽的侧壁及底部形成第二介质层；

6)于各所述第一沟槽内形成第一源极多晶硅层，并于各所述第二沟槽内形成第二源极多晶硅层；所述第一源极多晶硅层位于所述第一介质层远离所述第一导电类型的外延层的表面，所述第二源极多晶硅层位于所述第二介质层远离所述第一导电类型的外延层的表面；

7)于各所述第二沟槽内形成绝缘隔离层、栅氧化层及栅极多晶硅层；其中，所述栅极多晶硅层位于所述第二源极多晶硅层的上方或位于所述第二源极多晶硅层的上部外围；所述栅氧化层位于所述第二沟槽的侧壁，且位于所述栅极多晶硅层与所述第一导电类型的外延层之间；所述绝缘隔离层位于所述栅极多晶硅层与所述第二源极多晶硅层之间。

在步骤1)中，请参阅图1中的S1步骤及图2，提供第一导电类型的衬底10，所述第一导电类型的衬底10包括沿横向分布的有源区101及终端保护区102。

作为示例，所述第一导电类型的衬底10可以包括但不仅限于第一导电类型的硅衬底、第一导电类型的碳化硅衬底或第一导电类型的锗硅衬底。优选地，本实施例中，所述第一导电类型的衬底10为第一导电类型的硅衬底。具体的，所述第一导电类型的衬底10可以为通过对本征衬底进行第一导电类型的离子注入形成的衬底。

在步骤2)中，请参阅图1中的S2步骤及图3，于所述第一导电类型的衬底10的上表面形成第一导电类型的外延层11，所述第一导电类型的外延层11覆盖所述有源区101及所述终端保护区102。

作为示例，可以采用外延工艺于所述第一导电类型的衬底10的表面外延生长形成所述第一导电类型的外延层11。

作为示例，所述第一导电类型的外延层11可以作为漂移区。

在步骤3)中，请参阅图1中的S3步骤及图4，于所述第一导电类型的外延层11内形成多个第一沟槽12及多个第二沟槽13，其中，所述第一沟槽12位于所述终端保护区102内，多个所述第一沟槽12于所述终端保护区102内间隔排布，相邻所述第一沟槽12之间的间距相同，或自所述有源区101向远离所述有源区101的方向相邻所述第一沟槽12之间的间距逐渐增大；所述第二沟槽13位于所述有源区101内，多个所述第二沟槽13于所述有源区101内间隔排布，且相邻所述第一沟槽12之间的间距相同时，相邻所述第二沟槽13之间的间距与相邻所述第一沟槽12之间的间距相同。

作为示例，形成所述第一沟槽12及所述第二沟槽13的同时还包括于所述第一导电类型的外延层11内形成至少一个第三沟槽23；所述第三沟槽23位于所述有源区101与所述终端保护区102的交界处。本发明的所述深沟槽MOSFET终端结构通过在所述第一沟槽12与所述第二沟槽13之间设置所述第三沟槽23，可以提供一个缓冲区域，从而改善所述深沟槽MOSFET终端结构的场聚效应且对可以提高所述深沟槽MOSFET终端结构制备工艺中的对准误差容忍度。

作为示例，所述第一沟槽12的深度、所述第二沟槽13的深度及所述第三沟槽23的深度可以相同，也可以不同；所述第一沟槽12的深度小于所述第一导电类型的外延层11的厚度，所述第二沟槽13的深度小于所述第一导电类型的外延层11的厚度，所述第三沟槽23的深度小于所述第一导电类型的外延层11的厚度。

作为示例，所述第一沟槽12的宽度、所述第二沟槽13的宽度及所述第三沟槽23的宽度可以相同，也可以不同。

作为示例，所述终端保护区102内形成的所述第一沟槽12的数量可以根据实际需要进行设定，其中，图4中以所述第一沟槽12的数量为三个作为示例，在实际示例中，所述第一沟槽12的数量并不以此为限。多个所述第一沟槽12沿自所述有源区101向远离所述有源区101的方向延伸。

作为示例，所述第三沟槽23的数量可以根据实际需要进行设定，所述第三沟槽23的数量可以为一个，也可以为多个；其中，图4中以所述第三沟槽23的数量为一个作为示例，在实际示例中，所述第三沟槽23的数量并不依次为限。

作为示例，所述第三沟槽23与与其相临近的所述第二沟槽13之间的间距大于所述第三沟槽23与与其相临近的所述第一沟槽12之间的间距。

在另一示例中，自所述有源区101向远离所述有源区101的方向相邻所述第一沟槽12之间的间距可以逐渐增大。

在步骤4)中，请参阅图1中的S4步骤及图5，于所述第一沟槽12的底部形成第二导电类型的第一阱区14；相邻所述第二导电类型的第一阱区14于相邻所述第一沟槽12之间部分交迭重合。

作为示例，可以采用离子注入工艺于所述第一沟槽12的底部的所述第一导电类型的外延层11内进行第二导电类型的离子注入以形成所述第二导电类型的第一阱区14。所述第二导电类型的第一阱区14自所述第一沟槽12的底部延伸至所述第一沟槽12下部外围。离子注入能量范围可以为10KeV～200KeV之间，注入剂量范围可以为10

作为示例，所述第一导电类型的第一阱区14的纵截面形状可以为圆形，当然，在其他示例中，所述第一导电类型的第一阱区14的纵截面形状也可以为椭圆形等等。

作为示例，相邻所述第二导电类型的第一阱区14于相邻所述第一沟槽12之间部分交迭重合即为各所述第二导电类型的第一阱区14与与其相邻的所述第二导电类型的第一阱区14部分交迭重合，且交迭重合的区域位于相邻所述第一沟槽之间12。

作为示例，所述第二导电类型的第二阱区22还设置于所述第一沟槽12与所述第三沟槽23之间的所述第一导电类型的外延层11内。所述第二导电类型的第二阱区22与所述第二导电类型的第一阱区14同时注入形成。第二阱区22最终与相邻源极多晶硅16相连，以起到转移电场，横向延伸电场分布，缓解场聚的作用。

在步骤5)中，请参阅图1中的S5步骤及图6，于各所述第一沟槽12的侧壁及底部形成第一介质层15，并于各所述第二沟槽13的侧壁及底部形成第二介质层17。

作为示例，形成所述第一介质层15及所述第二介质层17的同时，还于所述第三沟槽23的侧壁及底部形成第三介质层24。

在一示例中，可以直接于所述第一沟槽12的侧壁及底部形成所述第一介质层15，直接于所述第二沟槽13的侧壁及底部形成所述第二介质层17并直接于所述第三沟槽23的侧壁及底部直接形成所述第三介质层24。

在另一示例中，可以先于第一沟槽12的侧壁及底部、所述第二沟槽13的侧壁及底部、所述第三沟槽23的侧壁及底部以及所述第一导电类型的外延层11的上表面形成介质层；然后采用刻蚀工艺或研磨工艺去除位于所述第一导电类型的外延层11的上表面的所述介质层以于所述第一沟槽12的侧壁及底部形成所述第一介质层15，于所述第二沟槽13的侧壁及底部形成所述第二介质层17并于所述第三沟槽23的侧壁及底部直接形成所述第三介质层24。

作为示例，所述第一介质层15、所述第二介质层17及所述第三介质层24均可以包括但不仅限于氧化硅层。

作为示例，所述第一介质层15的厚度小于所述第一沟槽12宽度的一半，所述第二介质层17的厚度小于第二沟槽13宽度的一半，所述第三介质层24小于所述第三沟槽23宽度的一半。

在步骤6)中，请参阅图7及图8，于各所述第一沟槽12内形成第一源极多晶硅层16，并于各所述第二沟槽13内形成第二源极多晶硅层18；所述第一源极多晶硅层16位于所述第一介质层15远离所述第一导电类型的外延层11的表面，所述第二源极多晶硅层18位于所述第二介质层17远离所述第一导电类型的外延层11的表面。

作为示例，形成所述第一源极多晶硅层16及所述第二源极多晶硅层18的同时，还于所述第三沟槽23内形成所述第三源极多晶硅层25，所述第三源极多晶硅层25位于所述第三介质层24远离所述第一导电类型的外延层11的表面。

在一示例中，可以首先直接于所述第一沟槽12、所述第二沟槽13及所述第三沟槽23内沉积形成多晶硅层，位于所述第一沟槽12、所述第二沟槽13及所述第三沟槽23的所述多晶硅层的上表面与所述第一导电类型的外延层11的上表面相平齐，如图7所示；然后刻蚀去除部分位于所述第三沟槽23内的所述第三介质层24及所述多晶硅层，使得保留于所述第二沟槽13内的所述第二介质层17的上表面及所述第二源极多晶硅层18的上表面均低于所述第一导电类型的外延层11的上表面，如图8所示。

在另一示例中，首先，于所述第一沟槽12内、所述第二沟槽13内、所述第三沟槽23内及所述第一导电类型的外延层11的上表面形成多晶硅层；然后，采用刻蚀工艺或研磨工艺去除位于所述第一导电类型的外延层11的上表面的所述多晶硅层，如图7所示；最后，刻蚀去除部分位于所述第三沟槽23内的所述第三介质层24及所述多晶硅层，使得保留于所述第二沟槽13内的所述第二介质层17的上表面及所述第二源极多晶硅层18的上表面均低于所述第一导电类型的外延层11的上表面，如图8所示。

作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述第一源极多晶硅层16、所述第二源极多晶硅层18及所述第三源极多晶硅层25；所述第一源极多晶硅层16可以填满所述第一沟槽12，所述第三源极多晶硅层25可以填满所述第三沟槽23；需要说明的是，所述第一源极多晶硅层16、所述第二源极多晶硅层18及所述第三源极多晶硅层25优选为掺杂多晶硅层，以确保所述第一源极多晶硅层16、所述第二源极多晶硅层18及所述第三源极多晶硅层25的导电性。

在步骤7)中，请参阅图1中的S7步骤及图9至图10，于各所述第二沟槽13内形成绝缘隔离层19、栅氧化层20及栅极多晶硅层21；其中，所述栅极多晶硅层21位于所述第二源极多晶硅层18的上方；所述栅氧化层20位于所述第二沟槽13的侧壁，且位于所述栅极多晶硅层21与所述第一导电类型的外延层11之间；所述绝缘隔离层19位于所述栅极多晶硅层21与所述第二源极多晶硅层18之间。

作为示例，步骤7)可以包括如下步骤：

7-1)于所述第二源极多晶硅层18的上表面及所述第二介质层17的上表面形成所述绝缘隔离层19，如图9所示；

7-2)于所述第二沟槽13的上部侧壁形成栅氧化层20，并于所述第二沟槽13内形成栅极多晶硅层21，所述栅极多晶硅层21位于所述绝缘隔离层19上，如图10所示。

作为示例，步骤7-1)中，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述绝缘隔离层19；所述绝缘隔离层19至少完全覆盖所述第二源极多晶硅层18。

作为示例，所述绝缘隔离层19的材料可以与所述第二介质层17的材料相同，优选地，本实施例中，所述绝缘隔离层19的材料可以包括但不仅限于氧化硅层。

作为示例，步骤7-2)可以包括如下步骤：

7-2-1)于所述第二沟槽13的上部侧壁、所述绝缘隔离层19的上表面及所述第一导电类型的外延层11的上表面形成所述栅氧化层20；

7-2-2)于所述栅氧化层20的上表面形成所述栅极多晶硅层21，所述栅极多晶硅层21填满所述第二沟槽13且部分位于所述第一导电类型的外延层11上；

7-2-3)去除位于所述第一导电类型的外延层11上的所述栅极多晶硅层21及位于所述第一导电类型的外延层11上的所述栅氧化层20。

作为示例，步骤7-2--1)中，可以采用物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成所述栅氧化层20，所述栅氧化层20的厚度小于所述第二沟槽13的宽度的一半，以确保所述栅氧化层20形成之后，所述第二沟槽13内仍预留有所述栅极多晶硅层21的空间。所述栅氧化层20可以包括但不仅限于氧化硅层，所述栅氧化层20的厚度小于所述第一介质层15的厚度。

作为示例，步骤7-2-2)中，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述栅极多晶硅层21；需要说明的是，所述栅极多晶硅层21优选为掺杂多晶硅层，以确保所述栅极多晶硅层21的导电性。

作为示例，步骤7-2-3)中，可以采用刻蚀工艺或化学机械研磨工艺去除位于所述第一导电类型的外延层11上的所述栅极多晶硅层21及位于所述第一导电类型的外延层11上的所述栅氧化层20。

作为示例，步骤7)之后还包括如下步骤：

8)于所述第一导电类型的外延层11的上部形成第二导电类型的体区26，所述第二导电类型的体区26位于所述有源区101内，且位于所述第二沟槽13的外围，如图11所示；

9)于所述第一导电类型的外延层11内形成第一导电类型的源区27，所述第一导电类型的源区27位于所述第二导电类型的体区11的上方，且位于所述第二沟槽13的外围，如图11所示；

10)于所述第一导电类型的外延层11上形成源极电极28、栅极电极(未示出)及多个浮动电极，并于所述第一导电类型的衬底10的下表面形成漏极电极29，如图12所示；其中，所述源极电极28与所述第二导电类型的体区26及所述第二源极多晶硅层18相连接，所述栅极电极与所述栅极多晶硅层21相连接。各所述浮动电极均由第一源极多晶硅层16与其相邻阱区表面连接构成，且各浮动电极不相连接，即各浮动电极为一个独立的电极，而不与其他的浮动电极电连接。具体的，第一源极多晶硅层16可以向内与靠近有源区101的相邻所述第二导电类型的第二阱区22的表面连接，也可以向外与远离有源区101的相邻所述第二导电类型的第二阱区22的表面连接，如图12所示。作为示例，步骤8)中，可以采用离子注入工艺从所述第一导电类型的外延层11的上方进行第二导电类型的离子注入和扩散，以形成所述第二导电类型的体区26。

作为示例，可以于已形成的所述第二导电类型的体区26内进行第一导电类型的离子的注入，以于所述第二导电类型的体区26的上表面形成所述第一导电类型的源区27。

在一示例中，可以先于所述第一导电类型的外延层11上形成所述源极电极28及所述栅极电极(未示出)，再于所述第一导电类型的衬底10的下表面形成所述漏极电极29。

在另一示例中，可以先于所述第一导电类型的衬底10的下表面形成所述漏极电极29，再于所述第一导电类型的外延层11上形成所述源极电极28及所述栅极电极。

作为示例，所述源极电极28、所述栅极电极及所述漏极电极29均可以包括金属电极，譬如，铜电极、铝电极、金电极、银电极或镍电极等等。

作为示例，所述深沟槽MOSFET终端结构包括所述第二导电类型的第二阱区22及所述第三源极多晶硅层25时，所述源极电极28将所述第二导电类型的体区26与所述第三源极多晶硅层25电连接，且所述源极电极28将所述第一源极多晶硅层16与与其相临近且位于其远离所述有源区101一侧的所述第二导电类型的第二阱区22电连接。

在一示例中，上述各步骤中的所述第一导电类型可以包括N型，此时，所述第二导电类型可以包括P型。

在另一示例中，上述各步骤中的所述第一导电类型可以包括P型，此时，所述第二导电类型可以包括N型。

本发明的深沟槽MOSFET终端结构的制备方法制备的所述深沟槽MOSFET终端结构通过在所述终端保护区域102的所述第一沟槽12的底部设置所述第二导电类型的第一阱区14作为JTE结构，使得所述第一沟槽12的底部的电场得以分散，纵向电场在所述终端保护区102得以横向延伸，改善场聚效应，有效地提高了深沟槽MOSFET终端结构的耐压特性，所述终端保护区102的耐压高于所述有源区101的耐压，不受所述有源区101耐压的限制，可以有效进行终端保护；位于所述第一沟槽12中的第一介质层15、位于所述第二沟槽13中的第二介质层17及位于所述第三沟槽23中的所述第三介质层24的厚度可以做到较薄，从而可以优化所述第一导电类型的外延层11的设计，有效提升深沟槽MOSFET终端结构的导通电阻；所述第一沟槽12、所述第二沟槽13及所述第三沟槽13的深度不必随着电压升高而增加，降低了工艺难度；所述第一导电类型的第一阱区14的纵截面形状为圆形，可以有效减小所述终端保护区102的宽度，从而节约芯片面积；所述第一导电类型的第一阱区14的注入浓度较小，从而节约成本；各沟槽之间的间距较小，从而节约芯片面积；本发明的深沟槽MOSFET终端结构的制备方法于现有工艺兼容，不需要额外热退火，成本低，适用范围广，安全可靠。

实施例二

请结合图2至图11继续参阅图12，本发明还提供一种深沟槽MOSFET终端结构，所述深沟槽MOSFET终端结构包括：第一导电类型的衬底10，所述第一导电类型的衬底10包括有源区101及位于所述有源区101外围的终端保护区102；第一导电类型的外延层11，所述第一导电类型的外延层11位于所述第一导电类型的衬底10的上表面，且覆盖所述有源区101及所述终端保护区102；多个第一沟槽12，所述第一沟槽12位于所述第一导电类型的外延层11内，且位于所述终端保护区102内；多个所述第一沟槽12于所述终端保护区102内间隔排布；相邻所述第一沟槽12之间的间距相同，或自所述有源102区向远离所述有源区102的方向相邻所述第一沟槽12之间的间距逐渐增大；第一介质层15，所述第一介质层15覆盖各所述第一沟槽12的侧壁及底部；第一源极多晶硅层16，所述第一源极多晶硅层16位于各所述第一沟槽12内，且位于所述第一介质层15远离所述第一导电类型的外延层11的表面；多个第二导电类型的第一阱区14，所述第二导电类型的第一阱区14位于所述第一导电类型的外延层11内，且位于所述第一沟槽12的底部；相邻所述第二导电类型的第一阱区14于相邻所述第一沟槽12之间部分交迭重合；多个第二沟槽13，所述第二沟槽13位于所述第一导电类型的外延层11内，且位于所述有源区101内；多个所述第二沟槽13于所述有源区102内间隔排布，且相邻所述第一沟槽12之间的间距相同时，相邻所述第二沟槽13之间的间距与相邻所述第一沟槽12之间的间距相同；第二介质层17，所述第二介质层17位于各所述第二沟槽13的侧壁及底部；第二源极多晶硅层18，所述第二源极多晶硅层18位于各所述第二沟槽13内，且位于所述第二介质层17远离所述第一导电类型的外延层11的表面；栅极多晶硅层21，所述栅极多晶硅层21位于所述第二沟槽13内，且位于所述第二源极多晶硅层18的上方；栅氧化层20，所述栅氧化层20位于各所述第二沟槽13的侧壁，且位于所述栅极多晶硅层20与所述第一导电类型的外延层11之间；绝缘隔离层19，所述绝缘隔离层19位于各所述第二沟槽13内，且位于所述栅极多晶硅层21与所述第二源极多晶硅层18之间。

作为示例，所述第一导电类型的衬底10可以包括但不仅限于第一导电类型的硅衬底、第一导电类型的碳化硅衬底或第一导电类型的锗硅衬底。优选地，本实施例中，所述第一导电类型的衬底10为第一导电类型的硅衬底。具体的，所述第一导电类型的衬底10可以为通过对本征衬底进行第一导电类型的离子注入形成的衬底。

作为示例，所述第一导电类型的外延层11可以作为漂移区。

作为示例，所述深沟槽MOSFET终端结构还包括至少一个第三沟槽23，所述第三沟槽23位于所述第一导电类型的外延层11内，且位于所述有源区101与所述终端保护区102的交界处。

作为示例，所述第一沟槽12的深度、所述第二沟槽13的深度及所述第三沟槽23的深度可以相同，也可以不同；所述第一沟槽12的深度小于所述第一导电类型的外延层11的厚度，所述第二沟槽13的深度小于所述第一导电类型的外延层11的厚度，所述第三沟槽23的深度小于所述第一导电类型的外延层11的厚度。

作为示例，所述第一沟槽12的宽度、所述第二沟槽13的宽度及所述第三沟槽23的宽度可以相同，也可以不同。

作为示例，所述终端保护区102内形成的所述第一沟槽12的数量可以根据实际需要进行设定；其中，图4中以所述第一沟槽12的数量为三个作为示例，在实际示例中，所述第一沟槽12的数量并不以此为限。多个所述第一沟槽12沿自所述有源区101向远离所述有源区101的方向延伸。

作为示例，于所述有源区101内形成的所述第二沟槽13的数量可以根据实际需要进行设定；其中，图4中以所述第二沟槽13的数量为一个作为示例，在实际示例中，所述第二沟槽13的数量并不以此为限。

作为示例，所述第三沟槽23的数量可以根据实际需要进行设定；其中，图4中以所述第三沟槽23的数量为一个作为示例，在实际示例中，所述第三沟槽23的数量并不依次为限。

作为示例，所述第三沟槽23与与其相临近的所述第二沟槽13之间的间距大于所述第三沟槽23与与其相临近的所述第一沟槽12之间的间距。

在另一示例中，自所述有源区101向远离所述有源区101的方向相邻所述第一沟槽12之间的间距可以逐渐增大。

作为示例，作为示例，所述第一导电类型的第一阱区14的纵截面形状可以为圆形，当然，在其他示例中，所述第一导电类型的第一阱区14的纵截面形状也可以为椭圆形等等。

作为示例，相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间部分交迭重合即为各所述第二导电类型的第一阱区14与与其相邻的所述第二导电类型的第一阱区14部分交迭重合，且交迭重合的区域位于相邻所述第一沟槽之间12。

作为示例，所述深沟槽MOSFET终端结构还包括第二导电类型的第二阱区22，所述第二导电类型的第二阱区22位于所述第一导电类型的外延层11内，且位于相邻所述第一沟槽12之间。

作为示例，所述第二导电类型的第二阱区22还位于所述第一沟槽12与所述第三沟槽23之间的所述第一导电类型的外延层11内。

作为示例，所述第二导电类型的第一阱区14与所述第二导电类型的第二阱区22可以采用同一道离子注入工艺形成，在离子注入过程中，注入能量范围可以为10KeV～200KeV之间，注入剂量范围可以为10

作为示例，所述深沟槽MOSFET终端结构还包括第三介质层24，所述第三介质层24覆盖所述第三沟槽23的侧壁及底部。

作为示例，所述第一介质层15位于各所述第一沟槽12内，所述第二介质层17位于各所述第二沟槽13内，所述第三介质层24位于各所述第三沟槽23内。

作为示例，所述第一介质层15、所述第二介质层17及所述第三介质层24均可以包括但不仅限于氧化硅层。

作为示例，所述第一介质层15的厚度小于所述第一沟槽12宽度的一半，所述第二介质层17的厚度小于第二沟槽13宽度的一半，所述第三介质层24小于所述第三沟槽23宽度的一半。

作为示例，所述深沟槽MOSFET终端结构还包括第三源极多晶硅层25，所述第三源极多晶硅层25位于所述第三沟槽23内，且位于所述第三介质层24远离所述第一导电类型的外延层11的表面。

作为示例，所述第一源极多晶硅层16、所述第二源极多晶硅层18及所述第三源极多晶硅层25优选为掺杂多晶硅层，以确保所述第一源极多晶硅层16、所述第二源极多晶硅层18及所述第三源极多晶硅层25的导电性。

作为示例，所述第一源极多晶硅层16位于各所述第一沟槽12内，所述第二源极多晶硅层18位于各所述第二沟槽13内，所述第三源极多晶硅层25位于各所述第三沟槽23内。

作为示例，所述绝缘隔离层19至少完全覆盖所述第二源极多晶硅层18。

作为示例，所述绝缘隔离层19的材料可以与所述第二介质层17的材料相同，优选地，本实施例中，所述绝缘隔离层19的材料可以包括但不仅限于氧化硅层。

作为示例，所述栅极多晶硅层21优选为掺杂多晶硅层，以确保所述栅极多晶硅层21的导电性。

作为示例，所述深沟槽MOSFET终端结构还包括：第二导电类型的体区26，所述第二导电类型的体区26位于所述第一导电类型的外延层11内，且位于所述栅氧化层20的外围；第一导电类型的源区27，所述第一导电类型的源区27位于所述第一导电类型的外延层11内，且位于所述栅氧化层20的外围，并位于所述第二导电类型的体区26上方；栅极电极(未示出)，所述栅极电极与所述栅极多晶硅层21相连接；源极电极28，所述源极电极28与所述第二导电类型的体区26及所述第二源极多晶硅层18相连接；漏极电极29，所述漏极电极29位于所述第一导电类型的衬底10的下表面。

作为示例，所述源极电极28、所述栅极电极及所述漏极电极29均可以包括金属电极，譬如，铜电极、铝电极、金电极、银电极或镍电极等等。

作为示例，所述深沟槽MOSFET终端结构包括所述第二导电类型的第二阱区22及所述第三源极多晶硅层25时，所述源极电极28将所述第二导电类型的体区26与所述第三源极多晶硅层25电连接，且所述源极电极28将所述第一源极多晶硅层16与与其相临近且位于其远离所述有源区101一侧的所述第二导电类型的第二阱区22电连接。

在一示例中，上述的所述第一导电类型可以包括N型，此时，所述第二导电类型可以包括P型。

在另一示例中，上述的所述第一导电类型可以包括P型，此时，所述第二导电类型可以包括N型。

本发明的深沟槽MOSFET终端结构通过在所述终端保护区域102的所述第一沟槽12的底部设置所述第二导电类型的第一阱区14作为JTE结构，使得所述第一沟槽12的底部的电场得以分散，纵向电场在所述终端保护区102得以横向延伸，有效地提高了深沟槽MOSFET终端结构的耐压特性，所述终端保护区102的耐压高于所述有源区101的耐压，不受所述有源区101耐压的限制，可以有效进行终端保护；位于所述第一沟槽12中的第一介质层15、位于所述第二沟槽13中的第二介质层17及位于所述第三沟槽23中的所述第三介质层24的厚度可以做到较薄，从而可以优化所述第一导电类型的外延层11的设计，有效提升深沟槽MOSFET终端结构的导通电阻；所述第一沟槽12、所述第二沟槽13及所述第三沟槽13的深度不必随着电压升高而增加，降低了工艺难度；所述第一导电类型的第一阱区14的纵截面形状为圆形，可以有效减小所述终端保护区102的宽度，从而节约芯片面积；所述第一导电类型的第一阱区14的注入浓度较小，从而节约成本；各沟槽之间的间距较小，从而节约芯片面积；本发明的深沟槽MOSFET终端结构的制备方法于现有工艺兼容，不需要额外热退火，成本低，适用范围广，安全可靠。

实施例三

请结合图1至图12参阅图13至图17，本发明还提供一种深沟槽MOSFET终端结构的制备方法，本实施例中所述的深沟槽MOSFET终端结构的制备方法与实施例一中所述的深沟槽MOSFET终端结构的制备方法大致相同，二者的区别在于步骤6)及步骤7)的不同，具体为：实施例一中的步骤6)中得到的所述第二介质层17的上表面及所述第二源极多晶硅层18的上表面均低于所述第一导电类型的外延层11的上表面，如图8所示，而本实施例中的步骤6)中得到的所述第二介质层17的上表面低于所述第一导电类型的外延层11的上表面，所述第二源极多晶硅层18的上表面与所述第一导电类型的外延层11的上表面相平齐，如图13所示；实施例一中的步骤7)中得到的所述栅极多晶硅层21、所述栅氧化层20及所述绝缘隔离层19均位于所述第二源极多晶硅层18的上方，如图10所示，而本实施例中步骤7)所得到的所述栅极多晶硅层21、所述栅氧化层20及所述绝缘隔离层19均位于所述第二源极多晶硅层18的上部外围，如图15所示。

作为示例，本实施例中的深沟槽MOSFET终端结构的制备方法的步骤1)至步骤5)与实施例一中的深沟槽MOSFET终端结构的制备方法的步骤1)至步骤5)对应相同，此处不再累述；本实施例中的深沟槽MOSFET终端结构的制备方法的步骤8)及步骤9)所得结构的截面结构示意图如图16所示，实施例中的深沟槽MOSFET终端结构的制备方法的步骤10)所得结构的截面结构示意图如图17所示；本实施例中的深沟槽MOSFET终端结构的制备方法的步骤8)至步骤10)与实施例一中的深沟槽MOSFET终端结构的制备方法的步骤8)至步骤10)相同，此处不再累述。

实施例四

请结合图2至图12继续参阅图17，本发明还提供一种深沟槽MOSFET终端结构，本实施例中所述的深沟槽MOSFET深沟槽结构与实施例二中所述的深沟槽MOSFET终端结构大致相同，二者的区别在于：实施例一中，所述第二介质层17的上表面及所述第二源极多晶硅层18的上表面均低于所述第一导电类型的外延层11的上表面，所述栅极多晶硅层21、所述栅氧化层20及所述绝缘隔离层19均位于所述第二源极多晶硅层18的上方，如图12所示；而本实施例中，所述第二介质层17的上表面低于所述第一导电类型的外延层11的上表面，所述第二源极多晶硅层18的上表面与所述第一导电类型的外延层11的上表面相平齐，所述栅极多晶硅层21、所述栅氧化层20及所述绝缘隔离层19均位于所述第二源极多晶硅层18的上部外围，如图17所示。

实施例五

请结合图1至图12参阅图18至图20，本发明还提供一种深沟槽MOSFET终端结构的制备方法，本实施例中所述的深沟槽MOSFET终端结构的制备方法与实施例一中所述的深沟槽MOSFET终端结构的制备方法大致相同，二者的区别在于：实施例一中，步骤4)中形成的各所述第二导电类型的第一阱区14中，相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间均部分交迭重合；而本实施例中，步骤4)中形成的各所述第二导电类型的第一阱区14中，最远离所述有源区101的所述第一沟槽12底部的所述第二导电类型的第一阱区14与与其相邻的所述第二导电类型的第一阱区14具有间距，其余相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间部分交迭重合，亦本实施例中，并非所有的所述第二导电类型的第一阱区14均与与其相邻的所述第二导电类型的第一阱区14部分交迭重合。

实施例六

请结合图图12参阅图20，本发明还提供一种深沟槽MOSFET终端结构，本实施例中所述的深沟槽MOSFET终端结构与实施例二中所述的深沟槽MOSFET终端结构大致相同，二者的区别在于：实施例一中，各所述第二导电类型的第一阱区14中，相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间均部分交迭重合；而本实施例中，各所述第二导电类型的第一阱区14中，最远离所述有源区101的所述第一沟槽12底部的所述第二导电类型的第一阱区14与与其相邻的所述第二导电类型的第一阱区14具有间距，其余相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间部分交迭重合，亦本实施例中，并非所有的所述第二导电类型的第一阱区14均与与其相邻的所述第二导电类型的第一阱区14部分交迭重合。

实施例七

请结合图17参阅图21，本发明还提供一种深沟槽MOSFET终端结构的制备方法，本实施例中所述的深沟槽MOSFET终端结构的制备方法与实施例三中所述的深沟槽MOSFET终端结构的制备方法大致相同，二者的区别在于：实施例三中，步骤4)中形成的各所述第二导电类型的第一阱区14中，相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间均部分交迭重合；而本实施例中，步骤4)中形成的各所述第二导电类型的第一阱区14中，最远离所述有源区101的所述第一沟槽12底部的所述第二导电类型的第一阱区14与与其相邻的所述第二导电类型的第一阱区14具有间距，其余相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间部分交迭重合，亦本实施例中，并非所有的所述第二导电类型的第一阱区14均与与其相邻的所述第二导电类型的第一阱区14部分交迭重合。

实施例八

请结合图图17参阅图21，本发明还提供一种深沟槽MOSFET终端结构，本实施例中所述的深沟槽MOSFET终端结构与实施例四中所述的深沟槽MOSFET终端结构大致相同，二者的区别在于：实施例四中，各所述第二导电类型的第一阱区14中，相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间均部分交迭重合；而本实施例中，各所述第二导电类型的第一阱区14中，最远离所述有源区101的所述第一沟槽12底部的所述第二导电类型的第一阱区14与与其相邻的所述第二导电类型的第一阱区14具有间距，其余相邻所述第二导电类型的第一阱区14与相邻所述第一沟槽12之间部分交迭重合，亦本实施例中，并非所有的所述第二导电类型的第一阱区14均与与其相邻的所述第二导电类型的第一阱区14部分交迭重合。

综上所述，本发明提供一种深沟槽MOSFET终端结构及其制备方法，所述深沟槽MOSFET终端结构包括：第一导电类型的衬底，所述第一导电类型的衬底包括有源区及位于所述有源区外围的终端保护区；第一导电类型的外延层，位于所述第一导电类型的衬底的上表面，且覆盖所述有源区及所述终端保护区；第一沟槽，位于所述第一导电类型的外延层内，且位于所述终端保护区内；第一介质层，覆盖所述第一沟槽的侧壁及底部；第一源极多晶硅层，位于所述第一沟槽内，且位于所述第一介质层远离所述第一导电类型的外延层的表面；第二导电类型的第一阱区，位于所述第一导电类型的外延层内，且位于所述第一沟槽的底部；第二沟槽，位于所述第一导电类型的外延层内，且位于所述有源区内；第二介质层，位于所述第二沟槽的侧壁及底部；第二源极多晶硅层，位于所述第二沟槽内，且位于所述第二介质层远离所述第一导电类型的外延层的表面；栅极多晶硅层，位于所述第二沟槽内，且位于所述第二源极多晶硅层的上方或位于所述第二源极多晶硅层的上部外围；栅氧化层，位于所述第二沟槽的侧壁，且位于所述栅极多晶硅层与所述第一导电类型的外延层之间；绝缘隔离层，位于所述第二沟槽内，且位于所述栅极多晶硅层与所述第二源极多晶硅层之间。本发明的深沟槽MOSFET终端结构通过在终端保护区域的第一沟槽底部设置第二导电类型的第一阱区作为JTE结构，使得第一沟槽底部的电场得以分散，纵向电场在终端保护区得以横向延伸，有效地提高了深沟槽MOSFET终端结构的耐压特性，终端保护区的耐压高于有源区的耐压，不受有源区耐压的限制，可以有效进行终端保护；本发明的深沟槽MOSFET终端结构中位于第一沟槽中的第一介质层、位于第二沟槽中的第二介质层及位于第三沟槽中的第三介质层的厚度可以做到较薄，从而可以优化第一导电类型的外延层的设计，有效提升深沟槽MOSFET终端结构的导通电阻；本发明的深沟槽MOSFET终端结构中的第一沟槽、第二沟槽及第三沟槽的深度不必随着电压升高而增加，降低了工艺难度；本发明的深沟槽MOSFET终端结构中的第一导电类型的第一阱区的纵截面形状为圆形，可以有效减小终端保护区的宽度，从而节约芯片面积；本发明的深沟槽MOSFET终端结构中，第一导电类型的第一阱区的注入浓度较小，从而节约成本；各沟槽之间的间距较小，从而节约芯片面积；本发明的深沟槽MOSFET终端结构的制备方法于现有工艺兼容，不需要额外热退火，成本低，适用范围广，安全可靠。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。