在部分栅极下有硅锗层的延伸漏极金属氧化物半导体装置

技术领域

本发明通常涉及半导体装置及集成电路制造，尤其涉及延伸漏极金属氧化物半导体装置的结构以及形成延伸漏极金属氧化物半导体装置的结构的方法。

背景技术

例如，在微波及射频功率放大器中使用的高压集成电路通常需要能够承受较高电压的专用电路技术。延伸漏极金属氧化物半导体(extended-drain metal-oxide-semiconductor；EDMOS)装置(也称为横向扩散金属氧化物半导体(laterally-diffusedmetal-oxide-semiconductor；LDMOS)装置)经设计以包含额外特征，例如轻掺杂的延伸漏极，以促进较高的电压处理能力。

一些类型的延伸漏极金属氧化物半导体装置可能呈现高于期望的阈值电压。尤其，出于降低阈值电压的目的，在制造期间，包括金属栅极的p型延伸漏极金属氧化物半导体装置可能需要某种类型的调节。阈值电压可通过在栅极下方的阱(well)中的额外注入来调节。不过，注入会对制造过程增加掩模。用于调节阈值电压的其它纠正措施可能引起操作期间的线性漏极电流衰减。

需要改进的延伸漏极金属氧化物半导体装置的结构以及形成延伸漏极金属氧化物半导体装置的方法。

发明内容

在一个实施例中，提供一种用于延伸漏极金属氧化物半导体装置的结构。该结构包括由第一半导体材料组成的半导体衬底、位于该半导体衬底中的源极区及漏极区、在该源极区与该漏极区之间沿横向方向设置的栅极电极、以及设置于该半导体衬底上的半导体层。该半导体层由成分不同于该第一半导体材料的第二半导体材料组成。该栅极电极包括在该半导体层上方沿垂直方向设置的第一段(section)以及在该半导体衬底上方沿该垂直方向设置的第二段。

在一个实施例中，提供一种形成用于延伸漏极金属氧化物半导体装置的结构的方法。该方法包括形成设置于由第一半导体材料组成的半导体衬底上的半导体层、在该半导体衬底中形成源极区及漏极区、以及形成在该源极区与该漏极区之间沿横向方向设置的栅极电极。该半导体层由成分不同于该第一半导体材料的第二半导体材料组成。该栅极电极包括设置于该半导体层上方沿垂直方向设置的第一段以及在该半导体衬底上方沿该垂直方向设置的第二段。

附图说明

包含于并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关该些实施例的详细说明一起用以解释本发明的该些实施例。在该些附图中，类似的附图标记表示不同视图中类似的特征。

图1-图2显示依据本发明的实施例处于处理方法的连续制造阶段的结构的剖视图。

图3-图5显示依据本发明的替代实施例的结构的剖视图。

具体实施方式

请参照图1并依据本发明的实施例，在半导体衬底12的顶部表面11上形成半导体层10。半导体衬底12可由单晶半导体材料例如单晶硅组成，并可经轻掺杂而具有p型导电性。半导体层10可与半导体衬底12的顶部表面11直接接触。为形成半导体层10，可利用光刻及蚀刻工艺沉积并图案化硬掩模，以提供开口，其定义暴露于顶部表面11上的图案化区域，接着在该图案化区域中利用选择性外延生长工艺生长半导体层10。或者，可利用图案化硬掩模通过浓缩工艺形成半导体层10。在一个替代实施例中，可在半导体衬底12的顶部表面11中图案化的凹槽中形成半导体层10。在一个实施例中，半导体层10可由包含给定原子比的硅与锗的硅锗(SiGe)组成。在一个实施例中，半导体层10可由具有在从约2原子百分比至约50原子百分比的范围内变化的锗含量的硅锗(SiGe)组成。在一个实施例中，半导体层10的厚度可在从约3纳米(nm)至约10纳米的范围内变化。

在半导体衬底12中形成浅沟槽隔离区14、16。为形成浅沟隔离区14、16，可利用光刻及蚀刻工艺在半导体衬底12中图案化浅沟槽，沉积介电材料以填充该浅沟槽，以及平坦化及/或凹入该介电材料。浅沟槽隔离区14、16可包含二氧化硅，其通过化学气相沉积来沉积并通过化学机械抛光平坦化。在一个实施例中，可在形成半导体层10之前形成浅沟槽隔离区14、16。在一个替代实施例中，可在形成半导体层10以后形成浅沟槽隔离区14、16。

还在半导体衬底12中形成阱18、20。阱18由经掺杂而具有与阱20的半导体材料相反的导电类型的半导体材料组成。可通过例如在半导体衬底12中在给定注入条件下的离子注入来引入掺杂物而形成阱18。可通过例如在半导体衬底12中在给定注入条件下的离子注入来引入具有相反导电类型的不同掺杂物而形成阱20。可形成图案化注入掩模，以在顶部表面11上定义针对各单独注入而暴露的选定区域。该注入掩模覆盖顶部表面11上的不同区域，以至少部分确定阱18、20的位置及横向尺寸。各注入掩模可包括材料层例如有机光阻，其经施加及图案化以使顶部表面11上的区域被覆盖及掩蔽。各注入掩模的厚度及阻挡能力足以阻止掩蔽区接收注入离子的剂量。

注入条件(例如，离子种类、剂量、动能)可经选择以调节阱18的电性及物理特性(例如，电阻率及深度分布)。可选择独立的一组注入条件(例如，离子种类、剂量、动能)来调节阱20的电性及物理特性(例如，电阻率及深度分布)。在半导体衬底12具有p型导电性的实施例中，阱18可包含用n型掺杂物(例如，磷及/或砷)掺杂以提供n型导电性的半导体材料，且阱20可包含用p型掺杂物(例如，硼)掺杂以提供p型导电性的半导体材料。

阱18可提供延伸漏极金属氧化物半导体装置的本体。阱20(可经轻掺杂)可充当该延伸漏极金属氧化物半导体装置中的高压漂移区。阱18、20可沿界面22邻接，在该界面，半导体材料的导电类型改变以定义p-n结。在一个实施例中，可在形成半导体层10之前形成阱18、20。在一个替代实施例中，可在形成半导体层10以后形成阱18、20。

半导体层10可终止于边缘15，并且还终止于与边缘15相对的边缘17。半导体层10的边缘17邻近浅沟槽隔离区14，且半导体层10的相对边缘15邻近界面22。半导体层10与阱18至少部分重叠，且在一个实施例中，整个半导体层10可与阱18重叠。

请参照图2，其中，类似的附图标记表示图1中类似的特征，且在下一制造阶段，在半导体衬底12的顶部表面11上形成该延伸漏极金属氧化物半导体装置的栅极电极24及栅极介电质26。栅极介电质26在栅极电极24与顶部表面11之间沿垂直方向设置。在阱18、20之间的界面22位于栅极电极24及栅极介电质26下方的半导体衬底12中。在一个实施例中，栅极电极24可为包括功函数金属的金属栅极，例如包括功函数金属及硅化多晶硅的层堆叠，且栅极介电质26可由高k介电材料例如氧化铪组成。

栅极电极24包括侧壁23以及与侧壁23相对的侧壁25。形成介电层28，其覆盖栅极电极24的侧壁25、邻近侧壁25的栅极电极24的部分、以及横向位于掺杂区34与栅极电极24之间的阱20的部分。介电层28可由共形沉积并利用光刻及蚀刻工艺图案化的氮化硅组成。

在半导体衬底12中形成掺杂区30、掺杂区32、以及掺杂区34。掺杂区30具有与掺杂区32、34的导电性相反的极性的导电性。在阱18具有n型导电性且阱20具有p型导电性的实施例中，可用p型掺杂物掺杂掺杂区32、34的半导体材料，以提供p型导电性，且可用n型掺杂物(例如，磷及/或砷)掺杂掺杂区30的半导体材料，以提供n型导电性。利用形成于顶部表面11上并定义半导体衬底12中的掺杂区30的预期位置的注入掩模，通过注入离子(例如，n型掺杂物的离子)可形成掺杂区30。利用形成于顶部表面11上并定义半导体衬底12中的掺杂区32、34的预期位置的不同注入掩模，通过注入离子(例如，p型掺杂物的离子)可形成掺杂区32、34。

掺杂区30(位于阱18中)经掺杂而具有与阱18相同的导电类型，但与阱18相比处于较高的掺杂物浓度。掺杂区32(也位于阱18中)经掺杂而具有与阱18相反的导电类型。掺杂区34(位于阱20中)经掺杂而具有与阱20相同的导电类型，但与阱20相比处于较高的掺杂物浓度。

掺杂区32提供该延伸漏极金属氧化物半导体装置的源极区，且掺杂区34提供该延伸漏极金属氧化物半导体装置的漏极区。栅极电极24的侧壁23邻近掺杂区32，且栅极电极24的侧壁25邻近掺杂区34。在一个实施例中，掺杂区32可与栅极电极24的侧壁23自对准。掺杂区32以重叠关系位于半导体层10下方。在一个实施例中，半导体层10可与掺杂区32完全重叠。

在一个实施例中，半导体层10的边缘15与位于阱18与阱20之间的界面22可共面。在一个实施例中，半导体层10的边缘15可与位于阱18与阱20之间的界面22基本共面。半导体层10的边缘15与掺杂区34横向隔开间距G，从而半导体层10不与掺杂区34重叠。半导体层10自栅极电极24下方横向突出，从而半导体层10的部分位于边缘17与栅极电极24的侧壁23之间。

在阱18与阱20之间的界面22在栅极电极24的侧壁23、25之间沿横向方向设置。栅极电极24具有与半导体层10以及位于半导体层10下方的阱18重叠的段S1，且栅极电极24具有与阱20重叠(没有半导体层10)的段S2。段S1横向位于掺杂区32与段S2之间，且段S2横向位于掺杂区34与段S1之间。栅极介电质26在栅极电极24的段S1与半导体层10之间沿垂直方向设置，并且还在栅极电极24的段S2与半导体衬底12之间沿该垂直方向设置。终止半导体层10的边缘15位于从段S1向段S2的过渡处的栅极电极24下方。因此，栅极电极24的不同段S1、S2位于由不同成分构成的半导体材料(例如，硅及硅锗)上方。

接着执行中间工艺(middle-of-line；MOL)工艺及后端工艺(back-end-of-line；BEOL)工艺，其包括形成与该延伸漏极金属氧化物半导体装置耦接的互连结构。

半导体层10(仅与栅极电极24的段S1重叠，而不与栅极电极24的段S2重叠)参与在栅极电极24下方提供多种半导体材料的混合布置。该延伸漏极金属氧化物半导体装置的阈值电压可通过改变半导体层10中的锗量来调节。金属栅极p型延伸漏极金属氧化物半导体装置的工艺可被简化，因为可在不需要掩模来执行阱注入(传统用于阈值电压调节)的情况下调节(例如，降低)阈值电压。该阈值电压的调节可在不劣化该p型延伸漏极金属氧化物半导体装置的其它性能参数(例如线性漏极电流)的情况下实现，因为例如栅极电极24的段S2不与半导体层10重叠。

在使用期间，可将该延伸漏极金属氧化物半导体装置部署为高压集成电路中的开关。当向栅极电极24施加大于阈值电压的栅极电压时，“开启”该延伸漏极金属氧化物半导体装置，电流流过位于掺杂区32、34之间的阱18、20。由阱20提供的延伸漏极充当高电阻漂移区，以在操作期间增加该延伸漏极金属氧化物半导体装置的电压处理能力。

请参照图3并依据本发明的实施例，半导体层10可经修改以延伸越过界面22，从而半导体层10包括在阱18上方沿垂直方向设置的部分以及在阱20上方沿垂直方向设置的部分。位于阱20上方的半导体层10的该部分沿横向方向设置，以使边缘15位于界面22与提供该延伸漏极金属氧化物半导体装置的漏极区的掺杂区34之间。

请参照图4并依据本发明的实施例，半导体层10可经修改以完全在界面22与提供该延伸漏极金属氧化物半导体装置的源极区的掺杂区32之间沿横向方向设置。半导体层10的边缘15通过阱18的部分与界面22横向隔开。

请参照图5并依据本发明的实施例，半导体层10可经修改以使半导体层10不位于掺杂区32上方。相反，半导体层10完全在栅极电极24与半导体衬底12之间沿垂直方向设置。边缘17可终止于栅极电极24的侧壁23，而不与掺杂区域32重叠。在替代实施例中，半导体层10的边缘15可如图3及4中所示相对于界面22设置。

上述方法用于集成电路芯片的制造。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸管芯，或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的计算机产品或智能手机。

本文中引用的由近似语言例如“大约”、“大致”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的+/-10％。

本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的层级的方向。术语“横向”是指在该水平平面内的方向。

与另一个特征“连接”或“耦接”的特征可与该另一个特征直接连接或耦接，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦接”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦接”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可直接在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。若一个特征以直接接触或不直接接触方式延伸于另一个特征上方并覆盖其部分，则不同的特征可“重叠”。

对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。