振荡电路、芯片及振荡信号产生方法

技术领域

本发明涉及集成电路设计领域，特别是涉及一种振荡电路、芯片及振荡信号产生方法。

背景技术

振荡器在各种各样的芯片设计中都扮演了很重要的角色，芯片内部需要一个时钟来规范以及控制本身的动作。在芯片的电路设计中，对芯片最初的时钟信号的频率有一个基本的运算和制定。

目前芯片中，最常使用的振荡器是RC振荡器，其原理是利用电容的充放电原理产生一个稳定的频率，现有技术避不开两个缺点：第一个是内置电容振荡器频率无法自由调节；充放电电容处于芯片内部，造成时钟频率在芯片设计之后无法修改，由于芯片制作中，工艺以及现实使用中温度的影响，造成实际芯片的时钟频率会产生一定的误差，与设计值会有出入，如果想得到设计值需要花很大的代价去弥补这些误差，譬如Trim电路或者芯片重新改版，这种难以调整芯片时钟频率的方法有着很大的局限性。第二个是外置电容振荡器容易发生电容短路导致无频率输出；电容接于片外可修改振荡器的输出频率，但是外接片外电容会存在电容短路的风险，外接电容发生短路的情况下，振荡器无法输出一个稳定信号，会带来芯片的工作紊乱。

因此，如何提高振荡频率调节的灵活性、避免电容短路对芯片稳定性的影响，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种振荡电路、芯片及振荡信号产生方法，用于解决现有技术中振荡器振荡频率无法自由调节、电容短路无频率输出等问题。

为实现上述目的及其他相关目的，本发明提供一种振荡电路，所述振荡电路至少包括：

第一振荡器、第二振荡器及控制模块；

所述第一振荡器内接第一电容，用于在上电后产生预设频率的第一振荡信号；

所述第二振荡器外接第二电容，用于在使能信号有效时产生第二振荡信号；

所述控制模块连接于所述第一振荡器及所述第二振荡器的输出端，当所述第二电容正常工作时将所述第二振荡信号作为所述振荡电路的输出信号，当所述第二电容短路时将所述第一振荡信号作为所述振荡电路的输出信号。

可选地，所述第二振荡器包括参考电压产生单元，第一选择单元、第一比较器、上拉单元、下拉单元、使能单元及第二电容；

所述参考电压产生单元产生第一参考电压及第二参考电压，所述第一参考电压大于所述第二参考电压；

所述第一选择单元的第一输入端连接所述第一参考电压，第二输入端连接所述第二参考电压，控制端连接所述第一比较器的输出端，当所述第二振荡信号跳变为高电平时选择所述第二参考电压输出，当所述第二振荡信号跳变为低电平时选择所述第一参考电压输出；

所述第一比较器的正相输入端连接所述第二电容的上极板，反相输入端连接所述第一选择单元的输出端，基于比较结果输出所述第二振荡信号；所述第二电容的下极板连接所述参考地；

所述上拉单元连接于第一电源电压与所述第二电容的上极板之间，为所述第二电容的上极板提供上拉电流；

所述下拉单元连接于所述第二电容的上极板与参考地之间，接收所述第二振荡信号，基于所述第二振荡信号为所述第二电容的上极板提供下拉电流；

所述使能单元连接于所述第二电容的上极板与所述参考地之间，当所述使能信号无效时控制所述第二振荡器停止工作。

更可选地，所述上拉单元包括第一PMOS管；所述第一PMOS管的源极连接所述第一电源电压，漏极连接所述第二电容的上极板，栅极接收第一偏置信号。

更可选地，所述下拉单元包括第一NMOS管及第二NMOS管；所述第一NMOS管的漏极连接所述第二电容的上极板，源极连接所述第二NMOS管的漏极，栅极接收所述第二振荡信号；所述第二NMOS管的源极连接所述参考地，栅极接收第二偏置信号。

可选地，所述使能单元包括第三NMOS管；所述第三NMOS管的漏极连接所述第二电容的上极板，源极连接所述参考地，栅极接收所述使能信号的反相信号。

更可选地，所述控制模块包括更新控制单元、第二振荡信号检测单元、触发单元及第二选择单元；

所述更新控制单元基于所述第一振荡信号产生预设间隔时间的更新触发信号；

所述第二振荡信号检测单元对所述第二振荡信号进行检测，并输出检测信号以判断所述第二振荡器的工作状态；

所述触发单元的输入端连接所述第二振荡信号检测单元的输出端，时钟端连接所述更新控制单元的输出端，清除端连接所述使能信号，输出选择信号；

所述第二选择单元的第一输入端接收所述第一振荡信号，第二输入端接收所述第二振荡信号，基于所述选择信号输出相应的振荡信号。

更可选地，所述更新控制单元包括一分频器，所述分频器接收所述第一振荡信号及所述使能信号；当所述使能信号有效后对所述第一振荡信号进行分频。

更可选地，所述第二振荡信号检测单元包括第四NMOS管、第五NMOS管及锁存器；所述第四NMOS管的漏极连接所述锁存器的输入端，源极连接所述参考地，栅极接收所述第二振荡信号；所述锁存器的输出端输出所述检测信号；所述第五NMOS管的漏极连接所述锁存器的输出端，源极连接所述参考地，栅极接收所述使能信号的反相信号。

更可选地，所述控制模块还包括加速起振控制单元，所述加速起振控制单元的输入端连接所述更新控制单元的输出端，输出端替换所述更新触发信号连接所述触发单元的时钟端，并在所述第二振荡器起振的初始阶段产生加速起振控制信号。

更可选地，所述加速起振控制单元包括第一D触发器、第二D触发器、与非门及或门；所述第一D触发器的输入端接收高电平信号，时钟端接收所述更新触发信号，清除端连接所述使能信号的反相信号；所述第二D触发器的输入端接收高电平信号，时钟端接收所述第一振荡信号，清除端连接所述使能信号的反相信号；所述与非门的输入端分别连接所述第一D触发器的反相输出端及所述第二D触发器的正相输出端；所述或门的输入端分别连接所述与非门及所述第二振荡信号检测单元的输出端，输出所述加速起振控制信号。

更可选地，所述第二振荡器还包括加速振荡单元；所述加速振荡单元连接于所述第一电源电压与所述第二电容的上极板之间，接收所述加速起振控制信号，当所述加速起振控制信号有效时，对所述第二电容的上极板进行预充电，以加速所述第二振荡器起振。

更可选地，所述加速振荡单元包括第二PMOS管及限流电阻，所述第二PMOS管的源极连接所述第一电源电压，漏极经由所述限流电阻连接所述第二电容的上极板，栅极接收所述加速起振控制信号。

更可选地，所述第一振荡器包括第三选择单元、第二比较器、驱动单元及第一电容；

所述第三选择单元的第一输入端连接第三参考电压，第二输入端连接第四参考电压，控制端连接所述第二比较器的输出端，当所述第一振荡信号跳变为高电平时选择所述第四参考电压输出，当所述第一振荡信号跳变为低电平时选择所述第三参考电压输出；

所述第二比较器的正相输入端连接所述第一电容的上极板，反相输入端连接所述第三选择单元的输出端，输出所述第一振荡信号；所述第一电容的下极板连接所述参考地；

所述驱动单元的输入端接收所述第一振荡信号，输出端连接所述第一电容的上极板，基于所述第一振荡信号为所述第一电容的上极板提供上拉或下拉电流；

其中，所述第三参考电压大于所述第四参考电压。

实现上述目的及其他相关目的，本发明还提供一种芯片，所述芯片至少包括：上述振荡电路，其中，所述第二电容设置于芯片外部。

实现上述目的及其他相关目的，本发明还提供一种振荡信号产生方法，所述振荡信号产生方法至少包括：

提供内接第一电容的第一振荡器、外接第二电容的第二振荡器；

当所述第二电容正常工作时，基于所述第二振荡器产生第二振荡信号，并以所述第二振荡信号作为输出信号；

当所述第二电容短路时，将所述第一振荡器产生的第一振荡信号作为输出信号。

可选地，在所述第二振荡器起振的初始阶段对所述第二电容进行预充电，以加速所述第二振荡器起振。

如上所述，本发明的振荡电路、芯片及振荡信号产生方法，具有以下有益效果：

1、本发明的振荡电路、芯片及振荡信号产生方法通过更换外接电容提高振荡频率调节的灵活性；同时针对外接电容短路的情况，通过内接电容的振荡器与逻辑模块形成短路保护机制，在外接电容短路时提供稳定振荡信号，保证芯片正常工作。

2、本发明的振荡电路、芯片及振荡信号产生方法在正常工作状态下，在电路启动时对电路进行预充，起到加速起振的作用。

附图说明

图1显示为本发明的振荡电路的结构示意图。

图2显示为本发明的第一振荡器的结构示意图。

图3显示为本发明的第二振荡器的结构示意图。

图4显示为本发明的控制模块的结构示意图。

图5显示为本发明的振荡信号产生方法在第二电容正常工作时各节点的电压波形示意图。

图6显示为本发明的振荡信号产生方法在第二电容短路时各节点的电压波形示意图。

图7显示为本发明的芯片的结构示意图。

元件标号说明

1振荡电路

11 第一振荡器

111第三选择单元

112第二比较器

113驱动单元

12 第二振荡器

121参考电压产生单元

122第一选择单元

123第一比较器

124上拉单元

125下拉单元

126使能单元

127加速振荡单元

13 控制模块

131更新控制单元

131a 第一反相器

131b、131c第三、第四D触发器

132第二振荡信号检测单元

132a 锁存器

132b、132c第二、第三反相器

133触发单元

134第二选择单元

135加速起振控制单元

135a、135b第一、第二D触发器

135c 与非门

135d 或门

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种振荡电路1，所述振荡电路1包括：

第一振荡器11、第二振荡器12及控制模块13。

如图1所示，所述第一振荡器11内接第一电容，用于在上电后产生预设频率的第一振荡信号CLK1。

具体地，所述第一振荡信号CLK1为固定频率的振荡信号，在本实施例中，所述第一振荡器11为RC振荡器，其中，用于通过充放电控制振荡频率的第一电容C1设置于芯片内部。

具体地，如图2所示，作为示例，所述第一振荡器11包括第三选择单元111、第二比较器112、驱动单元113及第一电容C1。所述第三选择单元111的第一输入端连接第三参考电压Vref3，第二输入端连接第四参考电压Vref4，控制端SEL连接所述第二比较器112的输出端；当所述第一振荡信号CLK1跳变为高电平时选择所述第四参考电压Vref4输出，当所述第一振荡信号CLK1跳变为低电平时选择所述第三参考电压Vref3输出；其中，所述第三参考电压Vref3大于所述第四参考电压Vref4。所述第二比较器112的正相输入端Vp连接所述第一电容C1的上极板，反相输入端Vn连接所述第三选择单元111的输出端，输出所述第一振荡信号CLK1。所述第一电容C1的下极板连接所述参考地GND。所述驱动单元113的输入端接收所述第一振荡信号CLK1，输出端连接所述第一电容C1的上极板，基于所述第一振荡信号CLK1为所述第一电容C1的上极板提供上拉或下拉电流。在本实施例中，所述驱动单元113包括第三PMOS管P3、第四PMOS管P4、第六NMOS管N6及第七NMOS管N7；所述第三PMOS管P3的源极连接第二电源电压VDD，漏极连接所述第四PMOS管P4的源极，栅极接收第三偏置信号Vbp2；所述第四PMOS管P4的漏极连接所述第一电容C1的上极板，栅极连接所述第二比较器112的输出端；所述第六NMOS管N6的漏极连接所述第一电容C1的上极板，源极连接所述第七NMOS管N7的漏极，栅极连接所述第二比较器112的输出端；所述第七NMOS管N7的源极接地，栅极接收第四偏置信号Vbn2。

需要说明的是，任意能通过芯片内部器件产生所述第一振荡信号CLK1的电路结构均适用于本发明的第一振荡器11，不以本实施例为限。

如图1所示，所述第二振荡器12外接第二电容C2，用于在使能信号En有效时产生第二振荡信号CLK2。

具体地，所述第二振荡器12可通过调整所述第二电容C2的容值实现对振荡频率的调节。在本实施例中，所述第二振荡器12为RC振荡器，其中，用于通过充放电控制振荡频率的第二电容C2设置于芯片外部。

具体地，如图3所示，在本实施例中，所述第二振荡器12包括参考电压产生单元121、第一选择单元122、第一比较器123、上拉单元124、下拉单元125、使能单元126及第二电容C2。所述参考电压产生单元121产生第一参考电压Vref1及第二参考电压Vref2，所述第一参考电压Vref1大于所述第二参考电压Vref2；作为示例，所述参考电压产生单元121包括第五PMOS管P5、第一分压电阻R1及第二分压电阻R2，所述第五PMOS管P5的源极连接所述第一电源电压VCC，漏极依次经由所述第一分压电阻R1及所述第二分压电阻R2连接参考地GND，栅极接收第一偏置信号Vbp1；所述第五PMOS管P5的漏极输出所述一参考电压Vref1，所述第一分压电阻R1与所述第二分压电阻R2的中间连接节点输出所述第二参考电压Vref2。所述第一选择单元122的第一输入端连接所述第一参考电压Vref1，第二输入端连接所述第二参考电压Vref2，控制端SEL连接所述第一比较器123的输出端；当所述第二振荡信号CLK2跳变为高电平时选择所述第二参考电压Vref2输出，当所述第二振荡信号CLK2跳变为低电平时选择所述第一参考电压输出Vref1。所述第一比较器123的正相输入端Vp连接所述第二电容C2的上极板，反相输入端Vn连接所述第一选择单元122的输出端，基于比较结果输出所述第二振荡信号CLK2。所述第二电容C2的下极板连接所述参考地GND。所述上拉单元124连接于第一电源电压VCC与所述第二电容C2的上极板之间，为所述第二电容C2的上极板提供上拉电流Ip；作为示例，所述上拉单元124包括第一PMOS管P1；所述第一PMOS管P1的源极连接所述第一电源电压VCC，漏极连接所述第二电容C2的上极板，栅极接收所述第一偏置信号Vbp1。所述下拉单元125连接于所述第二电容C2的上极板与参考地GND之间，接收所述第二振荡信号CLK2，基于所述第二振荡信号CLK2为所述第二电容C2的上极板提供下拉电流In；作为示例，所述下拉单元125包括第一NMOS管N1及第二NMOS管N2；所述第一NMOS管N1的漏极连接所述第二电容C2的上极板，源极连接所述第二NMOS管N2的漏极，栅极接收所述第二振荡信号CLK2；所述第二NMOS管N2的源极连接所述参考地GND，栅极接收第二偏置信号Vbn1。所述使能单元126连接于所述第二电容C2的上极板与所述参考地GND之间，当所述使能信号En无效时控制所述第二振荡器12停止工作；作为示例，所述使能单元126包括第三NMOS管N3；所述第三NMOS管N3的漏极连接所述第二电容C2的上极板，源极连接所述参考地GND，栅极接收所述使能信号的反相信号Enb。

需要说明的是，所述第五PMOS管P5与所述第一PMOS管P1的偏置信号可以是同一个，也可以是不同的，不以本实施例为限。任意能在所述使能信号En有效时产生所述第二振荡信号CLK2的电路结构均适用于本发明的第二振荡器12，在此不一一赘述。

如图3所示，作为本发明的另一种实现方式，所述第二振荡器12还包括加速振荡单元127。所述加速振荡单元127连接于所述第一电源电压VCC与所述第二电容C2的上极板之间，接收加速起振控制信号Vsp，当所述加速起振控制信号Vsp有效时，对所述第二电容C2的上极板进行预充电，以加速所述第二振荡器12起振。作为示例，所述加速振荡单元127包括第二PMOS管P2及限流电阻R3，所述第二PMOS管P2的源极连接所述第一电源电压VCC，漏极经由所述限流电阻R3连接所述第二电容C2的上极板，栅极接收所述加速起振控制信号Vsp。在本实施例中，所述加速起振控制信号Vsp低电平有效。任意能实现在所述第二振荡器12启动初期对所述第二电容C2进行充电以加速起振的电路结构均适用于本发明，在此不一一赘述。

如图1所示，所述控制模块13连接于所述第一振荡器11及所述第二振荡器12的输出端，当所述第二电容C2正常工作时将所述第二振荡信号CLK2作为所述振荡电路1的输出信号CLK，当所述第二电容C2短路时将所述第一振荡信号CLK1作为所述振荡电路的输出信号CLK。

具体地，如图4所示，在本实施例中，所述控制模块13包括更新控制单元131、第二振荡信号检测单元132、触发单元133及第二选择单元134。

更具体地，所述更新控制单元131基于所述第一振荡信号CLK1产生预设间隔时间的更新触发信号Timout。作为示例，所述更新控制单元131包括一分频器，所述分频器接收所述第一振荡信号CLK1及所述使能信号En；当所述使能信号En有效后对所述第一振荡信号进行分频CLK1。在本实施例中，所述分频器包括第一反相器131a、第三D触发器131b和第四D触发器131c；所述第一反相器131a接收所述使能信号En，输出所述使能信号的反相信号Enb；所述第三D触发器131b的输入端D与反相输出端相连，时钟端接收所述第一振荡信号CLK1，清除端CLR接收所述使能信号的反相信号Enb；所述第四D触发器131c的输入端D与反相输出端相连，时钟端连接所述第三D触发器131b的反相输出端，清除端CLR接收所述使能信号的反相信号Enb，输出所述更新触发信号Timout。在实际使用中可根据需要设置分频系数，不以本实施例为限。

更具体地，所述第二振荡信号检测单元132对所述第二振荡信号CLK2进行检测，并输出检测信号B以判断所述第二振荡器12的工作状态。作为示例，所述第二振荡信号检测单元132包括第四NMOS管N4、第五NMOS管N5及锁存器132a；所述第四NMOS管N4的漏极连接所述锁存器132a的输入端，源极连接所述参考地GND，栅极接收所述第二振荡信号CLK2。所述锁存器132a的输出端输出所述检测信号B；在本实施例中，所述锁存器132a包括第二反相器132b和第三反相器132c，所述第二反相器132b和所述第三反相器132c首尾相连。所述第五NMOS管N5的漏极连接所述锁存器132a的输出端，源极连接所述参考地GND，栅极接收所述使能信号的反相信号Enb。

更具体地，所述触发单元133的输入端连接所述第二振荡信号检测单元132的输出端，时钟端连接所述更新控制单元131的输出端，清除端连接所述使能信号En，输出选择信号SEL。作为示例，所述触发单元133采用第五D触发器；在实际实现使用中，可根据需要设置所述触发单元133的具体电路结构，不以本实施例为限。

更具体地，所述第二选择单元134的第一输入端接收所述第一振荡信号CLK1，第二输入端接收所述第二振荡信号CLK2，基于所述选择信号SEL输出相应的振荡信号CLK。在本实施例中，当所述第二电容C2正常工作时选择所述第二振荡信号CLK2作为所述振荡电路1的输出信号CLK，当所述第二电容C2短路时选择所述第一振荡信号CLK1作为所述振荡电路的输出信号CLK。

如图4所示，作为本发明的另一种实现方式，所述控制模块13还包括加速起振控制单元135，所述加速起振控制单元135的输入端连接所述更新控制单元131的输出端，输出端替换所述更新触发信号Timeout连接所述触发单元133的时钟端，并在所述第二振荡器12起振的初始阶段产生加速起振控制信号Vsp。作为示例，所述加速起振控制单元135包括第一D触发器135a、第二D触发器135b、与非门135c及或门135d。所述第一D触发器135a的输入端D接收高电平信号LogH，时钟端接收所述更新触发信号Timeout，清除端CLR接收所述使能信号的反相信号Enb。所述第二D触发器135b的输入端D接收高电平信号LogH，时钟端接收所述第一振荡信号CLK1，清除端CLR连接所述使能信号的反相信号Enb。所述与非门135c的输入端分别连接所述第一D触发器135a的反相输出端及所述第二D触发器135b的正相输出端。所述或门135d的输入端分别连接所述与非门135c及所述第二振荡信号检测单元132的输出端，输出所述加速起振控制信号Vsp。

需要说明的是，在本实施例中，所述控制模块13的电源为第二电源电压VDD。

实施例二

如图1～图6所示，本实施例提供一种振荡信号产生方法，在本实施例中，所述振荡信号产生方法基于实施例一的振荡电路1实现，在实际使用中任意能实现本方法的电路结构均适用。所述振荡信号产生方法包括：

提供内接第一电容C1的第一振荡器11、外接第二电容C2的第二振荡器12。

当所述第二电容C2正常工作时，基于所述第二振荡器12产生第二振荡信号CLK2，并以所述第二振荡信号CLK2作为输出信号CLK。其中，在所述第二振荡器12起振的初始阶段对所述第二电容C2进行预充电，以加速所述第二振荡器12起振。

当所述第二电容C2短路时，将所述第一振荡器11产生的第一振荡信号CLK1作为输出信号CLK。

基于所述振荡电路1对所述振荡信号产生方法做具体说明，所述第二电容C2正常工作时：

在初始状态，所述使能信号En＝L，所述第一振荡器11不受所述使能信号En控制，稳定输出所述第一振荡信号CLK1；所述第二比较器112初始输出为L，所述第三PMOS管P3导通，上拉电流为I，所述第二比较器112的反相输入端Vn＝Vref3，当所述第二比较器112的正相输入端Vp上升至Vref3时，所述第二比较器112的输出反转为H，所述第三PMOS管P3关闭，所述第六NMOS管N6导通，所述第二比较器112的反相输入端Vn＝Vref4，下拉电流为I，当所述第二比较器112的正相输入端Vp下拉至Vref4时，所述第二比较器112的输出翻转为L，所述第三PMOS管P3导通，所述第六NMOS管N6关闭，所述第二比较器112的反相输入端Vn＝Vref3，利用所述第一电容C1的充放电原理形成振荡信号，所述第二比较器112的输出信号即为所述第一振荡信号CLK1。初始状态，所述第二振荡器12中所述第一比较器123的正相输入端Vp为L，反相输入端Vn为VDD，所述第二振荡信号CLK2＝L；所述控制模块13中触发单元133输出的选择信号SEL持续为H，所述第二选择单元134选择输出所述第二振荡信号CLK2＝L。即，所述使能信号EN＝L时，无时钟输出。

当所述使能信号En从L转为H时，所述使能信号的反相信号Enb由H变为L，此时，所述第一振荡器11依然稳定输出所述第一振荡信号CLK1。所述控制模块13中，所述检测信号B的初始值为L；所述第一振荡信号CLK1经过数个D触发器会生成一个更新触发信号Timout；所述第一D触发器135a的输出信号C的初始值为H，所述第二D触发器135b的输出信号D的初始值为L，所述与非门135c的输出信号A的初始值为H，所述使能信号En信号变为H，所述第一振荡信号CLK1的上升沿通过所述第二D触发器135b将信号D拉高至H，信号A也被拉低至L，此时或门135d会将所述加速起振控制信号Vsp信号拉低至L(有效)并输出到所述第二振荡器12。所述使能信号En信号变为H后，所述第二振荡器12开始工作，偏置电流Ip流过分压电阻串R1和R2，形成第一参考电压Vref1以及第二参考电压Vref2；所述第一比较器123的反相输入端Vn＝Vref1，正相输入端Vp会被上拉电流Ip通过所述第一PMOS管P1上拉，所述加速起振控制信号Vsp加速所述第一比较器123的正相输入端Vp的上拉，在所述第二振荡器12工作的初始状态起到预充的作用，加速所述第二振荡器12的起振；所述第一比较器123的正相输入端Vp被上拉至所述第一参考电压Vref1时，所述第二振荡信号CLK2会由L翻转成H，此时所述第二振荡信号CLK2会将所述第二振荡信号检测单元132中的第四NMOS管N4打开，所述检测信号B从L翻转为H，由于所述或门135d的存在，所述加速起振控制信号Vsp会被上拉至H，关闭预充功能。同时，所述第一选择单元122的输出值由于所述第二振荡信号CLK2的翻转也从Vref1变为Vref2，即此时Vn＝Vref2，所述第二振荡信号CLK2为H，所述第一NMOS管N1导通，下拉通路打开，下拉电流为In，所述第一比较器123的正相输入端Vp被下拉至所述第二参考电压Vref2时，所述第二振荡信号CLK2由H翻转为L，所述第一选择单元122的输出值从Vref2变为Vref1，Vn＝Vref1，所述第一NMOS管N1关闭，下拉通路被关闭，所述第一比较器123的正相输入端Vp被所述第一PMOS管P1以上拉电流Ip上拉直至Vp＝Vref1，所述第一比较器123输出结果由L翻转为H，循环往复，形成所述第二振荡信号CLK2。在所述控制模块13中，所述更新触发信号Timout是所述第一振荡信号CLK1经过触发器的一个分频信号，经过一段时间的延时后，通过所述第一D触发器135a将信号C拉低为L，信号D为H，信号A从L翻转为H，由于此时所述检测信号B为H，所述触发单元133输出的选择信号SEL保持为H，所述第二选择单元134选择一直输出所述第二振荡信号CLK2，即CLK＝CLK2。其频率满足如下关系式：

Vref1＝Ip*(R1+R2)；

Vref2＝Ip*R2；

其中，f2为所述第二振荡信号CLK2的振荡频率，Tdown为所述第二振荡信号CLK2为低电平的周期，Tup为所述第二振荡信号CLK2为高电平的周期。

所述第二电容C2短路时：

初始状态所述使能信号En＝L时的工作过程与所述第二电容C2正常工作时En＝L时的工作过程一样，在此部一一赘述。

当所述使能信号En从L转为H时，所述第一振荡信号CLK1的第一个上升沿依然会将信号A拉低，与所述检测信号B一起将所述加速起振控制信号Vsp拉低至L，由于电容C2短路，所述第一比较器123的正相输入端Vp短接到地，即Vp＝GND，所述第二振荡信号CLK2会一直为L，所述检测信号B也会一直维持低电平。所述第一振荡信号CLK1经过2个D触发器的分频得到所述更新触发信号TimeOut，所述更新触发信号TimeOut的上升沿将信号A拉高，由于此时所述检测信号B＝L，所述或门135d将所述加速起振控制信号Vsp上拉至H，在所述控制模块13中，信号A由L翻转为H，所述检测信号B＝L，此时所述触发单元133输出的选择信号SEL由H变为L，所述第二选择单元134选择切换，输出由所述第二振荡信号CLK2切换为所述第一振荡信号CLK1，此时CLK＝CLK1，保证了在电容发生短路的情况下，振荡器依然能够提供一个稳定的时钟信号给系统。其频率满足如下关系式：

需要说明的是，本方法在En为L时无时钟输出，在En为H时根据所述第二电容C2的状态(是否短路)选择输出第一振荡信号或第二振荡信号。

实施例三

如图7所示，本实施例提供一种芯片，所述芯片包括实施例一的振荡电路1，其中，所述第二电容C2设置于芯片外部。

需要说明的是，所述使能信号En可以是芯片外部信号提供，也可以是芯片内其他电路(图中未示出)提供；同理，所述振荡电路1的输出信号CLK可以提供给芯片外部电路(图中未示出)，也可以提供给芯片内部其他电路(图中未示出)；在此不一一赘述。

综上所述，本发明提供一种振荡电路、芯片及振荡信号产生方法，包括：第一振荡器、第二振荡器及控制模块；所述第一振荡器内接第一电容，用于在上电后产生预设频率的第一振荡信号；所述第二振荡器外接第二电容，用于在使能信号有效时产生第二振荡信号；所述控制模块连接于所述第一振荡器及所述第二振荡器的输出端，当所述第二电容正常工作时将所述第二振荡信号作为所述振荡电路的输出信号，当所述第二电容短路时将所述第一振荡信号作为所述振荡电路的输出信号。本发明的振荡电路、芯片及振荡信号产生方法通过更换外接电容提高振荡频率调节的灵活性；同时针对外接电容短路的情况，通过内接电容的振荡器与逻辑模块形成短路保护机制，在外接电容短路时提供稳定振荡信号，保证芯片正常工作。本发明的振荡电路、芯片及振荡信号产生方法在正常工作状态下，在电路启动时对电路进行预充，起到加速起振的作用。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。