半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

MOS晶体管通常包括有源区、位于有源区上的栅极结构和位于栅极结构两侧有源区内的源漏掺杂区。在源漏掺杂区上，通常还形成有与所述源漏掺杂区相接触的源漏接触结构，用于实现源漏掺杂区与外部电路的电连接。

其中，栅极结构与源漏掺杂区以及源漏接触结构之间的电容是晶体管寄生电容的重要组成部分。当源漏接触结构与多个晶体管的源漏掺杂区相连时，源漏接触结构位于栅极结构的两侧，源漏接触结构与栅极结构之间平行正面的面积较多，导致栅极结构与源漏接触结构之间的寄生电容较大。

在栅极结构的侧壁上通常还形成有栅极侧墙，目前减小栅极结构与源漏接触结构之间寄生电容的方法通常是，降低栅极侧墙材料的k值。

但是，半导体结构的性能仍有待提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化了半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底以及多个分立于所述衬底上的凸起结构，所述凸起结构沿第一方向延伸，且沿第二方向间隔排布，所述凸起结构包括凸起部和位于所述凸起部上的沟道结构；所述衬底包括多个沿第二方向排列的器件区；隔离层，位于所述衬底上且围绕所述凸起部且暴露出所述沟道结构；器件栅极结构，位于所述隔离层上且横跨所述沟道结构；源漏掺杂区，位于所述器件栅极结构两侧的沟道结构内；源漏接触结构，位于所述器件栅极结构的两侧，且沿所述第二方向，所述源漏接触结构与多个相邻所述器件区的源漏掺杂区相接触，所述源漏接触结构包括位于所述源漏掺杂区上的第一部分、以沿第二方向位于相邻所述第一部分之间的隔离层上且与相邻所述第一部分相连的第二部分，所述第二部分的顶面低于所述第一部分的顶面。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底以及多个分立于所述衬底上的凸起结构，所述凸起结构沿第一方向延伸，且沿第二方向间隔排布，所述凸起结构包括凸起部和位于所述凸起部上的沟道结构；所述衬底包括多个沿第二方向排列的器件区；所述衬底上形成有围绕所述凸起部的隔离层，所述隔离层暴露出所述沟道结构；形成位于所述隔离层上且横跨所述沟道结构的器件栅极结构、以及位于所述器件栅极结构两侧的沟道结构内的源漏掺杂区；在所述器件栅极结构两侧形成源漏接触结构，沿所述第二方向，所述源漏接触结构与多个相邻所述器件区的源漏掺杂区相接触，所述源漏接触结构包括位于所述源漏掺杂区上的第一部分、以及沿第二方向位于相邻所述第一部分之间的隔离层上且与相邻所述第一部分相连的第二部分，所述第二部分的顶面低于所述第一部分的顶面。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构中，沿所述第二方向，所述源漏接触结构与多个相邻所述器件区的源漏掺杂区相接触，所述源漏接触结构包括位于所述源漏掺杂区上的第一部分、以沿第二方向位于相邻所述第一部分之间的隔离层上且与相邻所述第一部分相连的第二部分，所述第二部分的顶面低于所述第一部分的顶面，从而减小源漏接触结构与所述器件栅极结构之间的平行正对面积，进而减小源漏接触结构与器件栅极结构之间的寄生电容，优化了半导体结构的性能。

本发明实施例提供的半导体结构的形成方法中，在所述器件栅极结构两侧形成源漏接触结构，沿所述第二方向，所述源漏接触结构与多个相邻所述器件区的源漏掺杂区相接触，所述源漏接触结构包括位于所述源漏掺杂区上的第一部分、以沿第二方向位于相邻所述第一部分之间的隔离层上且与相邻所述第一部分相连的第二部分，所述第二部分的顶面低于所述第一部分的顶面，从而减小源漏接触结构与所述器件栅极结构之间的平行正对面积，进而减小源漏接触结构与器件栅极结构之间的寄生电容，优化了半导体结构的性能。

附图说明

图1是一种半导体结构的结构示意图；

图2是另一种半导体结构的结构示意图；

图3至图4是本发明半导体结构一实施例的结构示意图；

图5至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，半导体结构的性能仍有待提高。

结合参考图1，以鳍式场效应晶体管为示例，晶体管的寄生电容包括：第一金属层1之间的第一寄生电容C1；源漏接触插塞2与栅极结构3之间的第二寄生电容C2；栅极结构3与源漏掺杂区4之间的第三寄生电容C3；以及与源漏掺杂区4中的源区4(S)相接触的源漏接触插塞2，和漏区4(D)之间的寄生电容C4。

其中，栅极结构3与源漏掺杂区4以及源漏接触插塞2之间的电容C3、C2，是晶体管寄生电容的重要组成部分。

晶体管中，还包括位于栅极结构3的侧壁上的栅极侧墙(图未示)，根据电容公式

因此，结合参考图2，目前提出了一种半导体结构，在栅极结构5的侧壁上形成具有空气隙6的栅极侧墙7，从而降低栅极侧墙7材料的介电常数，进而实现减小源漏接触结构8与栅极结构5之间的寄生电容的目的。

但是，目前形成带有空气隙6的栅极侧墙7的工艺复杂，且空气隙6对源漏接触结构8与栅极结构5之间寄生电容的降低效果有限。

为了解决所述技术问题，本发明实施例提供一种半导体结构，沿所述第二方向，所述源漏接触结构与多个相邻所述器件区的源漏掺杂区相接触，所述源漏接触结构包括位于所述源漏掺杂区上的第一部分、以沿第二方向位于相邻所述第一部分之间的隔离层上且与相邻所述第一部分相连的第二部分，所述第二部分的顶面低于所述第一部分的顶面，从而减小源漏接触结构与所述器件栅极结构之间的平行正对面积，进而减小源漏接触结构与器件栅极结构之间的寄生电容，优化了半导体结构的性能。

为了解决所述技术问题，本发明实施例还提供一种半导体结构的形成方法，在所述器件栅极结构两侧形成源漏接触结构，沿所述第二方向，所述源漏接触结构与多个相邻所述器件区的源漏掺杂区相接触，所述源漏接触结构包括位于所述源漏掺杂区上的第一部分、以沿第二方向位于相邻所述第一部分之间的隔离层上且与相邻所述第一部分相连的第二部分，所述第二部分的顶面低于所述第一部分的顶面，从而减小源漏接触结构与所述器件栅极结构之间的平行正对面积，进而减小源漏接触结构与器件栅极结构之间的寄生电容，优化了半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图3至图4，图3示出了本发明半导体结构一实施例的立体结构示意图，图4示出了图3沿d-d2方向的剖面图。

如图3至图4所示，本实施例中，所述半导体结构包括：衬底100以及多个分立于所述衬底100上的凸起结构200，所述凸起结构200沿第一方向D1延伸，且沿第二方向D2间隔排布，所述凸起结构200包括凸起部110和位于所述凸起部110上的沟道结构120；所述衬底100包括多个沿第二方向D2排列的器件区100a；隔离层130，位于所述衬底100上且围绕所述凸起部110且暴露出所述沟道结构120；器件栅极结构140，位于所述隔离层130上且横跨所述沟道结构120；源漏掺杂区160，位于所述器件栅极结构140两侧的沟道结构120内；源漏接触结构300，位于所述器件栅极结构140的两侧，且沿所述第二方向D2，所述源漏接触结构300与多个相邻所述器件区100a的源漏掺杂区160相接触，所述源漏接触结构300包括位于所述源漏掺杂区160上的第一部分310、以沿第二方向D2位于相邻所述第一部分310之间的隔离层130上且与相邻所述第一部分310相连的第二部分320，所述第二部分320的顶面低于所述第一部分310的顶面。

衬底100用于为半导体结构的形成提供工艺平台。

所述器件区100a用于形成晶体管。

本实施例中，衬底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，衬底100为硅衬底，即所述衬底100的材料为单晶硅。

凸起结构200包括凸起部110和位于凸起部110上的沟道结构120。

所述凸起部110用于支撑沟道结构120。所述凸起部110还用于形成隔离层130提供空间，以便隔离层130能够围绕凸起部110且暴露出沟道结构120，并且使隔离层130能够隔离衬底100和后续形成的器件栅极结构。

本实施例中，凸起部110与衬底100为一体型结构，所述凸起部110与衬底100的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。

所述沟道结构120用于提供场效应晶体管的导电沟道。

本实施例中，沟道结构120的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，沟道结构120的材料为单晶硅。

本实施例中，以形成鳍式场效应晶体管为示例进行说明，所述凸起结构200为鳍部，所述沟道结构120相应为有效鳍部，有效鳍部用于提供鳍式场效应晶体管的导电沟道。相应地，所述沟道结构120和所述凸起部110为一体型结构。

在其他实施例中，当形成其他类型的场效应晶体管时，所述沟道结构相应为其他类型的沟道结构。

例如：当形成全包围栅极(GAA)晶体管或纳米片场效晶体管(nanosheet fieldeffect transistor，NSFET)时，所述沟道结构间隔悬空设置于所述凸起部上，所述沟道结构包括一个或多个依次间隔悬空设置的沟道层，所述沟道层的堆叠方向垂直于衬底表面。所述沟道层用于提供全包围栅极晶体管或纳米片场效应晶体管的导电沟道。

所述隔离层130的顶面低于所述凸起结构200的顶面。

所述隔离层130用于隔离相邻的凸起部110，还用于隔离衬底100与后续的器件栅极结构。

本实施例中，隔离层130的材料为氧化硅。隔离层130的材料还可以是其他的绝缘材料，例如：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼、碳氮化硼和氧化锗硅中的一种或多种。

在器件工作时，器件栅极结构140用于控制器件的导电沟道的开启和关断。本实施例中，所述器件栅极结构140用于控制鳍式场效应晶体管的导电沟道的开启和关断，所述器件栅极结构140覆盖所述鳍部的部分顶部和部分侧壁。

在其他实施例中，当形成全包围栅极晶体管或纳米片场效应晶体管时，所述器件栅极结构包围沟道层。

本实施例中，所述器件栅极结构140为金属栅极结构。

本实施例中，所述器件栅极结构140包括栅介质层(图未示)和位于所述栅介质层上的栅电极层(图未示)。

所述栅介质层用于实现栅电极层与导电沟道之间的电绝缘。

所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO

本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自ZrO

所述栅电极层用于作为器件栅极结构140与外部电路电连接的外界电极。所述栅电极层的材料包括：TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。

在具体实施例中，所述栅电极层可以包括：依次堆叠于栅介质层上的覆盖层(图未示)、功函数层(图未示)、阻挡层(图未示)以及金属电极层。

所述器件栅极结构140的侧壁上还形成有栅极侧墙150。

所述栅极侧墙150用于定义源漏掺杂区160的形成位置，栅极侧墙150还用于保护器件栅极结构的侧壁。

本实施例中，栅极侧墙150的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮氧化硅、氮化硼、碳氮化硼、低k材料和超低k材料中的一种或多种，栅极侧墙150为单层或叠层结构。作为一种示例，栅极侧墙150为单层结构，栅极侧墙150的材料为氮化硅。

所述源漏掺杂区160用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区160用于为PMOS器件提供载流子源。

本实施例中，源漏掺杂区160包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。

具体地，当形成NMOS晶体管时，所述源漏掺杂区160的材料为掺杂有N型离子的应力层，所述应力层的材料包括Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。

当形成PMOS晶体管时，所述源漏掺杂区160的材料为掺杂有P型离子的应力层，所述应力层的材料包括Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

需要说明的是，图中所示的源漏掺杂区160的形状仅作为一种示例。在其他实施例中，所述源漏掺杂区还可以为其他形状。

沿所述第二方向D2，所述源漏接触结构300与多个相邻所述器件区100a的源漏掺杂区160相接触，且所述第二部分320的顶面低于所述第一部分310的顶面，从而减小源漏接触结构300与所述器件栅极结构140之间的平行正对面积，进而减小源漏接触结构300与器件栅极结构140之间的寄生电容，优化了半导体结构的性能。

所述源漏接触结构300用于实现所述源漏掺杂区160与外部电路或其他互连结构之间的电连接。

本实施例中，所述源漏接触结构300位于所述器件栅极结构140和栅极侧墙150的两侧，从而源漏接触结构300与器件栅极结构140之间通过栅极侧墙150实现电隔离。

沿所述第二方向D2，所述源漏接触结构300与多个相邻所述器件区100a的源漏掺杂区160相接触，从而实现多个器件区100a的源漏掺杂区160的互连，而且还有利于增大源漏接触结构300的体积，进而有利于减小源漏接触结构300的电阻。

所述源漏接触结构300的材料为导电材料。本实施例中，所述源漏接触结构300的材料为金属材料，金属材料的电阻率低，有利于进一步减小源漏接触结构300的电阻、提升源漏接触结构300的导电性能。例如：所述源漏接触结构300的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。

作为一种示例，所述源漏接触结构300的材料为Co。Co的电阻率较低，有利于减小源漏接触结构300的电阻，且钴的化学活性小，电迁移较弱，有利于改善源漏接触结构300的电迁移问题，从而有利于器件尺寸的微缩。此外，Co能够通过电化学镀工艺形成，有利于简化形成源漏接触结构300的工艺难度。

本实施例中，所述第一部分310与所述第二部分320之间围成凹槽301。具体地，所述第一部分310的侧壁与所述第二部分320的顶面围成所述凹槽301。

需要说明的是，所述第二部分320与所述第一部分310顶面的高度差不宜过小，也不宜过大。如果所述第二部分320与所述第一部分310顶面的高度差过小，则对源漏接触结构300与所述器件栅极结构140之间的平行正对面积的减小效果不明显，进而对源漏接触结构300与器件栅极结构140之间寄生电容的降低效果不明显；如果所述第二部分320与所述第一部分310顶面的高度差过大，则容易导致源漏接触结构300的体积减小的过于明显，进而不利于降低源漏接触结构300的电阻。为此，本实施例中，所述第二部分320与所述第一部分310顶面的高度差为5nm至100nm。

本实施例中，沿第二方向相邻所述器件区100a的源漏掺杂区160之间的隔离层130内形成有凹陷；所述第二部分320还填充于所述凹陷内。

通过沿第二方向相邻所述器件区100a的源漏掺杂区160之间的隔离层130内形成有凹陷，从而在源漏接触结构300的形成过程中，所述源漏接触结构300能够形成在形成凹陷内，当采用共形覆盖能力较强的工艺形成源漏接触结构300时，由于凹陷的底部相对于源漏接触开口的底面较低，从而使得位于凹陷内的源漏接触结构300顶面，能够低于位于所述源漏掺杂区160上的源漏接触结构300顶面，也就是说，无需额外使用一张光罩，便能够实现第二部分320的顶面低于第一部分310顶面的目的，从而有利于节约成本。

本实施例中，所述源漏接触结构300为一体型结构，有利于减小源漏接触结构300的电阻、提升源漏接触结构300的电连接性能。

本实施例中，所述半导体结构还包括：第一介质层170(如图4所示)，位于所述器件栅极结构140侧部的隔离层130上且覆盖所述源漏掺杂区160。所述源漏接触结构300位于所述器件栅极结构140和栅极侧墙150的两侧的所述第一介质层170内。

第一介质层170为层间介质层(ILD)，用于隔离相邻器件。本实施例中，第一介质层170的材料为氧化硅。第一介质层170的材料还可以是其他绝缘材料。

本实施例中，为方便示意和说明，仅在剖面图中示意出所述第一介质层170。

需要说明的是，本实施例中，所述半导体结构还包括：刻蚀阻挡层(图未示)，位于所述源漏掺杂区160和所述第一介质层170之间、以及所述隔离层130和所述第一介质层170之间。

在源漏接触结构300的形成步骤中，通常先形成贯穿所述源漏掺杂区160上方的第一介质层170的源漏接触开口，之后在所述源漏接触开口内形成源漏接触结构300，所述刻蚀阻挡层用于在形成源漏接触开口的过程中暂时定义刻蚀停止的位置，降低形成源漏接触开口的工艺对源漏掺杂区160造成损伤的几率。

所述刻蚀阻挡层选用与所述第一介质层170具有刻蚀选择性的材料，以保证刻蚀阻挡层用于定义刻蚀停止位置的作用。作为一种示例，所述刻蚀阻挡层的材料为氮化硅。

需要说明的是，本实施例中，所述源漏接触结构300贯穿所述源漏掺杂区160上的刻蚀阻挡层和第一介质层170，从而使得源漏接触结构300能够与所述源漏掺杂区160相接触，以实现与源漏掺杂区160之间的电连接。

本实施例中，所述第一部分310与所述第二部分320之间围成凹槽301；所述半导体结构还包括：第二介质层360，填充于所述凹槽301内。

具体地，本实施例中，所述第二部分320的顶面低于所述第一部分310的顶面，从而使得所述第二部分320的顶面与所述第一部分310的侧壁围成所述凹槽301。

在所述凹槽301内填充第二介质层360，从而为半导体结构的形成制程提供平坦的表面。

所述第二介质层360的材料为电绝缘材料。所述第二介质层360的材料为氧化硅。第二介质层360的材料还可以是其他绝缘材料。

相应的，本发明还提供一种半导体结构的形成方法。图5至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

以下结合附图，对本实施例半导体结构的形成方法进行详细说明。

参考图5至图6，图5为立体结构示意图，图6为图5沿d-d2方向的剖面图，提供衬底100以及多个分立于所述衬底100上的凸起结构200，所述凸起结构200沿第一方向D1延伸，且沿第二方向D2间隔排布，所述凸起结构包括凸起部110和位于所述凸起部110上的沟道结构120；所述衬底100包括多个沿第二方向排列的器件区100a；所述衬底100上形成有围绕所述凸起部110的隔离层130，所述隔离层130暴露出所述沟道结构120。

衬底100用于为半导体结构的形成提供工艺平台。

所述器件区100a用于形成晶体管。

本实施例中，衬底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，衬底100为硅衬底，即所述衬底100的材料为单晶硅。

所述凸起结构200包括凸起部110和位于凸起部110上的沟道结构120。

其中，所述凸起部110用于支撑沟道结构120。所述凸起部110还用于形成隔离层130提供空间，以便隔离层130能够围绕凸起部110且暴露出沟道结构120，并且使隔离层130能够隔离衬底100和后续形成的器件栅极结构。

本实施例中，凸起部110与衬底100为一体型结构，所述凸起部110与衬底100的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。

所述沟道结构120用于提供场效应晶体管的导电沟道。

本实施例中，所述沟道结构120的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，沟道结构120的材料为单晶硅。

本实施例中，以形成鳍式场效应晶体管为示例进行说明，所述凸起结构200为鳍部，所述沟道结构120相应为有效鳍部，有效鳍部用于提供鳍式场效应晶体管的导电沟道。相应地，所述沟道结构120和所述凸起部110为一体型结构。

在其他实施例中，当形成其他类型的场效应晶体管时，所述沟道结构相应为其他类型的沟道结构。

例如：当形成全包围栅极(GAA)晶体管或纳米片场效晶体管(nanosheet fieldeffect transistor，NSFET)时，所述沟道结构间隔悬空设置于所述凸起部上，所述沟道结构包括一个或多个依次间隔悬空设置的沟道层，所述沟道层的堆叠方向垂直于衬底表面。所述沟道层用于提供全包围栅极晶体管或纳米片场效应晶体管的导电沟道。

其中，在提供衬底的步骤中，所述沟道结构与所述凸起部之间，或者，所述沟道结构中的相邻的所述沟道层之间还形成有牺牲层，所述牺牲层用于支撑沟道层，从而为后续实现沟道层的间隔悬空设置提供工艺基础，所述牺牲层还用于为后续形成器件栅极结构占据空间位置。

所述隔离层130的顶面低于所述凸起结构200的顶面。

所述隔离层130用于隔离相邻的凸起部110，还用于隔离衬底100与后续的器件栅极结构。

本实施例中，隔离层130的材料为氧化硅。隔离层130的材料还可以是其他的绝缘材料，例如：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼、碳氮化硼和氧化锗硅中的一种或多种。

参考图7和图8，图7为立体结构示意图，图8为图7沿d-d2方向的剖面图，形成位于所述隔离层130上且横跨所述沟道结构120的器件栅极结构140、以及位于所述器件栅极结构140两侧的沟道结构120内的源漏掺杂区160。

在器件工作时，器件栅极结构140用于控制器件的导电沟道的开启和关断。本实施例中，所述器件栅极结构140用于控制鳍式场效应晶体管的导电沟道的开启和关断，所述器件栅极结构140覆盖所述鳍部的部分顶部和部分侧壁。

在其他实施例中，当形成全包围栅极晶体管或纳米片场效应晶体管时，所述器件栅极结构包围沟道层。

本实施例中，所述器件栅极结构140为金属栅极结构。

本实施例中，所述器件栅极结构140包括栅介质层(图未示)和位于所述栅介质层上的栅电极层(图未示)。

所述栅介质层用于实现栅电极层与导电沟道之间的电绝缘。

所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO

本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自ZrO

所述栅电极层用于作为器件栅极结构140与外部电路电连接的外界电极。所述栅电极层的材料包括：TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。

在具体实施例中，所述栅电极层可以包括：依次堆叠于栅介质层上的覆盖层(图未示)、功函数层(图未示)、阻挡层(图未示)以及金属电极层。

所述器件栅极结构140的侧壁上还形成有栅极侧墙150。

所述栅极侧墙150用于定义源漏掺杂区160的形成位置，栅极侧墙150还用于保护器件栅极结构的侧壁。

本实施例中，栅极侧墙150的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮氧化硅、氮化硼、碳氮化硼、低k材料和超低k材料中的一种或多种，栅极侧墙150为单层或叠层结构。作为一种示例，栅极侧墙150为单层结构，栅极侧墙150的材料为氮化硅。

所述源漏掺杂区160用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区160用于为PMOS器件提供载流子源。

本实施例中，源漏掺杂区160包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。

具体地，当形成NMOS晶体管时，所述源漏掺杂区160的材料为掺杂有N型离子的应力层，所述应力层的材料包括Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。

当形成PMOS晶体管时，所述源漏掺杂区160的材料为掺杂有P型离子的应力层，所述应力层的材料包括Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

需要说明的是，图中所示的源漏掺杂区160的形状仅作为一种示例。在其他实施例中，所述源漏掺杂区还可以为其他形状。

还需要说明的是，本实施例中，形成所述器件栅极结构140和所述源漏掺杂区160的步骤中，所述源漏掺杂区160和所述隔离层130上形成有刻蚀阻挡层(图未示)，所述器件栅极结构140的侧部上形成有覆盖刻蚀阻挡层的第一介质层170。

在后续形成源漏接触结构的步骤中，通常先形成贯穿所述源漏掺杂区160上方的第一介质层170的源漏接触开口，之后在所述源漏接触开口内形成源漏接触结构，所述刻蚀阻挡层用于在形成源漏接触开口的过程中暂时定义刻蚀停止的位置，降低形成源漏接触开口的工艺对源漏掺杂区160造成损伤的几率。

所述刻蚀阻挡层选用与所述第一介质层170具有刻蚀选择性的材料，以保证刻蚀阻挡层用于定义刻蚀停止位置的作用。作为一种示例，所述刻蚀阻挡层的材料为氮化硅。

第一介质层170为层间介质层(ILD)，用于隔离相邻器件。本实施例中，第一介质层170的材料为氧化硅。第一介质层170的材料还可以是其他绝缘材料。

本实施例中，为方便示意和说明，仅在剖面图中示意出所述第一介质层170。

参考图9至图12，在所述器件栅极结构140的两侧形成源漏接触结构300，沿所述第二方向D2，所述源漏接触结构300与多个相邻所述器件区100a的源漏掺杂区160相接触，所述源漏接触结构300包括位于所述源漏掺杂区160上的第一部分310、以沿第二方向D2位于相邻所述第一部分310之间的隔离层130上且与相邻所述第一部分310相连的第二部分320，所述第二部分320的顶面低于所述第一部分310的顶面。

沿所述第二方向D2，所述源漏接触结构300与多个相邻所述器件区100a的源漏掺杂区160相接触，且所述第二部分320的顶面低于所述第一部分310的顶面，从而减小源漏接触结构300与所述器件栅极结构140之间的平行正对面积，进而减小源漏接触结构300与器件栅极结构140之间的寄生电容，优化了半导体结构的性能。

所述源漏接触结构300用于实现所述源漏掺杂区160与外部电路或其他互连结构之间的电连接。

本实施例中，在形成所述源漏接触结构300的步骤中，所述源漏接触结构300位于所述器件栅极结构140和栅极侧墙150的两侧，从而源漏接触结构300与器件栅极结构140之间通过栅极侧墙150实现电隔离。

沿所述第二方向D2，所述源漏接触结构300与多个相邻所述器件区100a的源漏掺杂区160相接触，从而实现多个器件区100a的源漏掺杂区160的互连，而且还有利于增大源漏接触结构300的体积，进而有利于减小源漏接触结构300的电阻。

所述源漏接触结构300的材料为导电材料。本实施例中，所述源漏接触结构300的材料为金属材料，金属材料的电阻率低，有利于进一步减小源漏接触结构300的电阻、提升源漏接触结构300的导电性能。例如：所述源漏接触结构300的材料包括Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。

作为一种示例，所述源漏接触结构300的材料为Co。Co的电阻率较低，有利于减小源漏接触结构300的电阻，且钴的化学活性小，电迁移较弱，有利于改善源漏接触结构300的电迁移问题，从而有利于器件尺寸的微缩。此外，Co能够通过电化学镀工艺形成，有利于简化形成源漏接触结构300的工艺难度。

需要说明的是，本实施例中，所述源漏接触结构300贯穿所述源漏掺杂区160上的刻蚀阻挡层和第一介质层170，从而使得源漏接触结构300能够与所述源漏掺杂区160相接触，以实现与源漏掺杂区160之间的电连接。

本实施例中，所述第一部分310与所述第二部分320之间围成凹槽301。具体地，所述第一部分310的侧壁与所述第二部分320的顶面围成所述凹槽301。

需要说明的是，所述第二部分320与所述第一部分310顶面的高度差不宜过小，也不宜过大。如果所述第二部分320与所述第一部分310顶面的高度差过小，则对源漏接触结构300与所述器件栅极结构140之间的平行正对面积的减小效果不明显，进而对源漏接触结构300与器件栅极结构140之间寄生电容的降低效果不明显；如果所述第二部分320与所述第一部分310顶面的高度差过大，则容易导致源漏接触结构300的体积减小的过于明显，进而不利于降低源漏接触结构300的电阻。为此，本实施例中，所述第二部分320与所述第一部分310顶面的高度差为5nm至100nm。

以下结合附图，对本实施例形成所述源漏接触结构300的步骤进行详细地说明。

如图9至图10所示，在所述器件栅极结构140两侧形成源漏接触开口190(如图10所示)，暴露出沿第二方向D2相邻器件区100a的所述源漏掺杂区160、以及沿第二方向D2位于相邻器件区100a的源漏掺杂区160之间的隔离层130。

所述源漏接触开口190用于为形成源漏接触结构提供空间位置。

所述源漏接触开口190，暴露出沿第二方向D2相邻器件区100a的所述源漏掺杂区160以及沿第二方向D2位于相邻器件区100a的源漏掺杂区160之间的隔离层130，以便于后续形成在源漏接触开口190内的源漏接触结构，能够连接相邻器件区100a的源漏掺杂区160。

需要说明的是，在形成所述源漏接触开口190的步骤中，所述源漏接触开口190底部暴露出的所述隔离层130中形成有凹陷330。

通过使源漏接触开口190底部暴露出的所述隔离层130中形成有所述凹陷330，从而在后续形成源漏接触结构的过程中，所述源漏接触结构能够形成在形成凹陷330内，当采用共形覆盖能力较强的工艺形成源漏接触结构时，由于凹陷330的底部相对于源漏接触开口190的底面较低，从而使得位于凹陷330内的源漏接触结构顶面，能够低于位于所述源漏掺杂区160上的源漏接触结构顶面，也就是说，无需额外使用一张光罩，便能够实现第二部分的顶面低于第一部分顶面的目的，从而有利于节约成本。

具体地，形成所述源漏接触开口190和所述凹陷330的步骤包括：如图9所示，对所述源漏掺杂区160上以及沿第二方向D2位于相邻所述源漏掺杂区160之间的隔离层130上的第一介质层170进行主刻蚀处理，形成初始开口195，所述初始开口195暴露出所述刻蚀阻挡层(图未示)；如图10所示，对所述初始开口195暴露出的刻蚀阻挡层进行过刻蚀(overetch)处理，在所述第一介质层170中形成所述源漏接触开口190；其中，在进行过刻蚀处理的过程中，还对所述初始开口195下方的隔离层130进行过刻蚀处理，在所述隔离层130中形成所述凹陷330。

通过在对所述初始开口195暴露出的刻蚀阻挡层进行过刻蚀(over etch)处理的过程中，利用所述过刻蚀处理，形成所述凹陷330，从而将形成所述凹陷330的步骤与形成源漏接触开口190的工艺相整合，有利于提高工艺整合度和工艺兼容性，并且无需使用额外的光罩在所述隔离层130中形成所述凹陷330，有利于节约成本。

其中，在形成所述初始开口195的步骤中，所述刻蚀阻挡层能够用于定义刻蚀停止位置的作用，从而减小形成初始开口195的工艺对源漏掺杂区160造成损伤的几率，保障了源漏掺杂区160的完整性和形成质量。

本实施例中，在形成所述初始开口195之前，还在所述第一介质层170上形成硬掩膜层180，所述硬掩膜层180用于作为形成初始开口195的刻蚀掩膜。

所述硬掩膜层180选用与所述第一介质层170的材料具有刻蚀选择性的材料，例如：氮化硅、氧化铝、氮化铝、氮化钽等。

作为一种实施例，采用各向异性的干法刻蚀工艺，以所述硬掩膜层180为掩膜，对所述源漏掺杂区160上、以及沿第二方向D2位于相邻所述源漏掺杂区160之间的隔离层130上的第一介质层170进行主刻蚀处理。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，且刻蚀精度和工艺可控性高，有利于保证初始开口195的位置、尺寸和形貌满足工艺需求。

作为一实施例，采用湿法刻蚀工艺，对所述初始开口195暴露出的刻蚀阻挡层、以及隔离层130进行过刻蚀(over etch)处理。湿法刻蚀工艺具有各向同性刻蚀的特性，从而易于将位于源漏掺杂区140表面的刻蚀阻挡层去除干净，且湿法刻蚀工艺易于实现较大的刻蚀选择比，从而有利于减小对源漏掺杂区140造成的损伤。

在其他实施例中，还可以采用其他的刻蚀工艺(例如干法刻蚀工艺)，对所述初始开口暴露出的刻蚀阻挡层、以及隔离层进行过刻蚀(over etch)处理。

如图11和图12所示，图11为立体结构示意图，图12为图11沿d-d2方向的剖面示意图，在所述源漏接触开口190内形成所述源漏接触结构300。

本实施例中，形成源漏接触结构300的步骤中，所述源漏接触结构300填充在所述凹陷330和所述源漏接触开口190内。

作为一实施例，采用电化学镀工艺，在所述凹陷330和所述源漏接触开口190内形成所述源漏接触结构300。电化学镀工艺在种子层(图未示)上以自下而上(Bottom-up)的生长方式形成源漏接触结构300，从而使得所述源漏接触结构300能够基于源漏接触开口190和凹陷330的形貌生长，使得源漏接触结构300中，第二部分320的顶面高于第一部分310的顶面，省去了去除位于沿第二方向D2位于相邻源漏掺杂区160之间的隔离层130上的源漏接触结构材料的步骤，而且电化学镀工艺还有利于降低所述源漏接触结构300中产生空洞等缺陷的概率；并且，电镀工艺的成本较低，此外，通过采用电镀工艺，还有利于提高形成源漏接触结构300的效率，相应有利于节约工艺时间、提高生产制造效率。

本实施例中，以采用电化学镀工艺形成所述源漏接触结构300为示例进行说明。在其他实施例中，还可以采用其他的工艺步骤形成所述源漏接触结构。

例如：在所述源漏接触开口内形成所述源漏接触结构的步骤还可以包括：在所述源漏接触开口内填充导电材料；去除位于相邻所述器件区的源漏掺杂区之间隔离层上的部分厚度导电材料，剩余位于所述源漏掺杂区上的导电材料用于作为所述第一部分，剩余位于所述隔离层上且与所述第一部分相连的导电材料用于作为所述第二部分。

其中，形成所述导电材料的步骤可以包括电化学镀工艺、化学气相沉积工艺和物理气相沉积工艺中的一种或多种工艺。

本实施例中，所述第一部分310与所述第二部分320之间围成凹槽301；参考图13、图14和图15，图13为剖面图，图14为立体结构示意图，图15为图14沿d-d2方向的剖面图，所述半导体结构的形成方法还包括：在所述凹槽301内填充第二介质层360。

在所述凹槽301内填充第二介质层360，从而为后续的工艺制程提供平坦的表面。

所述第二介质层360的材料为电绝缘材料。所述第二介质层360的材料为氧化硅。第二介质层360的材料还可以是其他绝缘材料。

本实施例中，形成所述第二介质层360的步骤包括：如图13所示，在所述凹槽301内填充介质材料层350，所述介质材料层350还形成在所述硬掩膜层180上；如图14和图15所示，去除高于所述第一介质层170顶面的所述介质材料层350，剩余填充在所述凹槽301内的介质材料层350用于作为所述第二介质层360。

具体地，可以采用化学气相沉积工艺、原子层沉积工艺、流动式化学气相沉积工艺、高深宽比沉积工艺、等离子体增强化学气相沉积工艺中的一种或多种，形成所述介质材料层350。

本实施例中，采用平坦化工艺，去除高于所述第一介质层170顶面的所述介质材料层350。

其中，在去除高于所述第一介质层170顶面的所述介质材料层350的步骤中，还去除所述硬掩膜层180和高于所述第一介质层170顶面的源漏接触结构300。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。