一种基于忆阻器的逻辑电路、输出方法及电子设备

技术领域

本发明涉及微电子器件技术领域，特别是涉及一种基于忆阻器的逻辑电路、输出方法及电子设备。

背景技术

随着微电子技术的发展，为延续摩尔定律，采用较小尺寸的元器件代替常规的晶体管解决摩尔定律的瓶颈。

忆阻器具有电压-电流滞回特性，可以在模拟计算模式下实现高效计算的能力。会与逻辑运算结合起来实现存算一体架构。当前的忆阻器的逻辑电路仅实现单个逻辑功能，若将实现多个逻辑功能，则需要将各对应的逻辑电路拼凑结合，导致主板上的逻辑电路的元器件较多，占用主板的面积较大。

因此，如何在实现多功能的逻辑电路的情况下减少元器件，从而缩小占用主板的面积是本领域技术人员亟需要解决的。

发明内容

本发明的目的是提供一种基于忆阻器的逻辑电路、输出方法及电子设备，以解决当前的忆阻器逻辑电路仅实现单个逻辑功能，若将实现多个逻辑功能，则需要将各对应的逻辑电路拼凑结合，导致主板上的逻辑电路的元器件较多，占用主板的面积较大的技术问题。

为解决上述技术问题，本发明提供一种基于忆阻器的逻辑电路，基于忆阻器的逻辑电路包括第一忆阻器单元、第二忆阻器单元、电压源控制晶体管和非门逻辑电路，所述第一忆阻器单元和所述第二忆阻器单元内的忆阻器数量为多个；

所述第一忆阻器单元内的各忆阻器的负端对称连接第一逻辑电平端和第二逻辑电平端；所述第一忆阻器单元内的各所述忆阻器的正端均连接所述电压源控制晶体管的第一端；所述第二忆阻器单元内的各忆阻器的正端对称连接所述第一逻辑电平端和所述第二逻辑电平端；所述第二忆阻器单元内的各所述忆阻器的负端均连接所述电压源控制晶体管的第二端；

所述电压源控制晶体管的第三端连接所述非门逻辑电路，所述电压源控制晶体管的控制端用于结合所述第一逻辑电平端输出的电平和所述第二逻辑电平端输出的电平实现多个逻辑功能，其中，所述电压源控制晶体管的第三端作为与逻辑输出端和或逻辑输出端，所述非门逻辑电路的输出端作为与非逻辑输出端和或非逻辑输出端。

一方面，所述第一忆阻器单元包括第一忆阻器和第二忆阻器；

所述第一忆阻器的负端连接所述第一逻辑电平端；

所述第二忆阻器的负端连接所述第二逻辑电平端；

所述第一忆阻器的正端和所述第二忆阻器的正端均连接所述电压源控制晶体管的第一端。

另一方面，所述第二忆阻器单元包括第三忆阻器和第四忆阻器；

所述第三忆阻器的正端连接所述第一逻辑电平端；

所述第四忆阻器的正端连接所述第二逻辑电平端；

所述第三忆阻器的负端和所述第四忆阻器的负端均连接所述电压源控制晶体管的第二端。

另一方面，所述电压源控制晶体管为互补型场效应管。

另一方面，所述互补型场效应管包括第一场效应管和第二场效应管，其中，所述第一场效应管和所述第二场效应管的沟道型号不同；

所述第一场效应管的漏极作为所述电压源控制晶体管的第二端；

所述第一场效应管的源极和所述第二场效应管的源极作为所述电压源控制晶体管的第三端；

所述第二场效应管的漏极作为所述电压源控制晶体管的第一端；

所述第一场效应管的栅极和所述第二场效应管的栅极作为所述电压源控制晶体管的控制端。

另一方面，所述非门逻辑电路包括第三场效应管和第一电阻，其中，所述第三场效应管和所述第一场效应管的沟道型号相同；

所述第三场效应管的栅极连接所述第一场效应管的源极和所述第二场效应管的源极，且作为所述与逻辑输出端和所述或逻辑输出端；

所述第三场效应管的漏极接地；

所述第三场效应管的源极连接所述第一电阻的第一端，且作为所述与非逻辑输出端和所述或非逻辑输出端；

所述第一电阻的第二端连接电源。

为解决上述技术问题，本发明还提供一种基于忆阻器的逻辑电路的输出方法，应用于上述所述的基于忆阻器的逻辑电路，所述输出方法包括：

在第一逻辑电平为高电平、第二逻辑电平为低电平且控制端为低电平时，实现输出第一模式，其中，所述第一模式为与逻辑输出端为低电平，与非逻辑输出端为高电平；

在所述第一逻辑电平为高电平、所述第二逻辑电平为低电平且所述控制端为高电平时，实现输出第二模式，其中，所述第二模式为或逻辑输出端为高电平，或非逻辑输出端为低电平；

在所述第一逻辑电平和所述第二逻辑电平均为高电平且所述控制端为低电平时，实现输出第三模式，其中，所述第三模式为所述与逻辑输出端为高电平，所述与非逻辑输出端为低电平；

在所述第一逻辑电平和所述第二逻辑电平均为高电平且所述控制端为高电平时，实现输出第四模式，其中，所述第四模式为所述或逻辑输出端为高电平，所述或非逻辑输出端为低电平；

在所述第一逻辑电平和所述第二逻辑电平均为低电平且所述控制端为低电平时，实现输出第五模式，其中，所述第五模式为所述与逻辑输出端为低电平，所述与非逻辑输出端为高电平；

在所述第一逻辑电平和所述第二逻辑电平均为低电平且所述控制端为高电平时，实现输出第六模式，其中，所述第六模式为所述或逻辑输出端为低电平，所述或非逻辑输出端为高电平；

在所述第一逻辑电平为低电平、所述第二逻辑电平为高电平且所述控制端为低电平时，实现输出第七模式，其中，所述第七模式为所述与逻辑输出端为低电平，所述与非逻辑输出端为高电平；

在所述第一逻辑电平为低电平、所述第二逻辑电平为高电平且所述控制端为高电平时，实现输出第八模式，其中，所述第八模式为所述或逻辑输出端为高电平，所述或非逻辑输出端为低电平。

一方面，所述第一模式的确定过程，包括：

在所述第一逻辑电平为高电平、所述第二逻辑电平为低电平时，第一忆阻器和第四忆阻器呈现高阻态，第二忆阻器和第三忆阻器呈现低阻态，则第一忆阻器单元对应的输出端为低电平，第二忆阻器单元对应的输出端为高电平；

在控制端为低电平时，第一场效应管截止，第二场效应管导通，确定所述第一忆阻器单元实现与逻辑功能，且所述与逻辑输出端为低电平；

在所述与逻辑输出端为低电平时，第三场效应管截止，确定所述与非逻辑输出端为高电平以确定所述第一模式。

另一方面，所述第二模式的确定过程，包括：

在所述第一逻辑电平为高电平、所述第二逻辑电平为低电平时，第一忆阻器和第四忆阻器呈现高阻态，第二忆阻器和第三忆阻器呈现低阻态，则第一忆阻器单元对应的输出端为低电平，第二忆阻器单元对应的输出端为高电平；

在控制端为高电平时，第一场效应管导通，第二场效应管截止，确定所述第二忆阻器单元实现或逻辑功能，且所述或逻辑输出端为高电平；

在所述或逻辑输出端为高电平时，第三场效应管导通，确定所述或非逻辑输出端为低电平以确定所述第二模式。

另一方面，所述第七模式的确定过程，包括：

在所述第一逻辑电平为低电平、所述第二逻辑电平为高电平时，第一忆阻器和第四忆阻器呈现低阻态，第二忆阻器和第三忆阻器呈现高阻态，则第一忆阻器单元对应的输出端为低电平，第二忆阻器单元对应的输出端为高电平；

在控制端为低电平时，第一场效应管截止，第二场效应管导通，确定所述第一忆阻器单元实现与逻辑功能，且所述与逻辑输出端为低电平；

在所述与逻辑输出端为低电平时，第三场效应管截止，确定所述与非逻辑输出算为高电平以确定所述第七模式。

另一方面，所述第八模式的确定过程，包括：

在所述第一逻辑电平为低电平、所述第二逻辑电平为高电平时，第一忆阻器和第四忆阻器呈现低阻态，第二忆阻器和第三忆阻器呈现高阻态，则第一忆阻器单元对应的输出端为低电平，第二忆阻器单元对应的输出端为高电平；

在控制端为高电平时，第一场效应管导通，第二场效应管截止，确定所述第二忆阻器单元实现或逻辑功能，且所述或逻辑输出端为高电平；

在所述或逻辑输出端为高电平时，第三场效应管导通，确定所述或非逻辑输出端为低电平以确定所述第八模式。

另一方面，所述第一忆阻器单元对应的输出端的输出电压的确定过程，包括：

获取第一逻辑电平端对应的电压与第二逻辑电平端对应的电压；

获取所述第一忆阻器单元内的第一忆阻器和第二忆阻器分别对应的第一电阻值和第二电阻值；

根据所述第一电阻值和所述第二电阻值进行加和处理得到第三电阻值；

将所述第二电阻值与所述第三电阻值进行除法处理得到第一参数；

将所述第一电阻值与所述第三电阻值进行除法处理得到第二参数；

将所述第一参数与所述第一逻辑电平端的电压进行相乘处理得到第一电压值；

将所述第二参数与所述第二逻辑电平端的电压进行相乘处理得到第二电压值；

将所述第一电压值和所述第二电压值进行加和处理得到所述第一忆阻器单元对应的输出端的输出电压。

另一方面，所述第二忆阻器单元对应的输出端的输出电压的确定过程，包括：

获取第一逻辑电平端对应的电压与第二逻辑电平端对应的电压；

获取所述第二忆阻器单元内的第三忆阻器和第四忆阻器分别对应的第四电阻值和第五电阻值；

根据所述第四电阻值和所述第五电阻值进行加和处理得到第六电阻值；

将所述第四电阻值与所述第五电阻值进行除法处理得到第三参数；

将所述第四电阻值与所述第六电阻值进行除法处理得到第四参数；

将所述第三参数与所述第一逻辑电平端的电压进行相乘处理得到第三电压值；

将所述第四参数与所述第二逻辑电平端的电压进行相乘处理得到第四电压值；

将所述第三电压值和所述第四电压值进行加和处理得到所述第二忆阻器单元对应的输出端的输出电压。

另一方面，所述低阻态对应的逻辑值为0，所述高阻态对应的逻辑值为1。

为解决上述技术问题，本发明还提供一种电子设备，包括上述所述的基于忆阻器的逻辑电路。

本发明提供的一种基于忆阻器的逻辑电路，第一忆阻器单元和第二忆阻器单元内的忆阻器数量为多个；第一忆阻器单元内的各忆阻器的负端对称连接第一逻辑电平端和第二逻辑电平端；第一忆阻器单元内的各忆阻器的正端均连接电压源控制晶体管的第一端；第二忆阻器单元内的各忆阻器的正端对称连接第一逻辑电平端和第二逻辑电平端；第二忆阻器单元内的各忆阻器的负端均连接电压源控制晶体管的第二端；电压源控制晶体管的第三端连接非门逻辑电路，电压源控制晶体管的控制端用于结合第一逻辑电平端和第二逻辑电平端输出的电平实现多个逻辑功能，其中，电压源控制晶体管的第三端作为与逻辑输出端和或逻辑输出端，非门逻辑电路的输出端作为与非逻辑输出端和或非逻辑输出端。

本发明的有益效果在于，通过两个忆阻器单元实现四个逻辑功能，分别是与、或、与非和或非逻辑。充分利用两个忆阻器单元的忆阻器穿插结合，在实现一种逻辑功能的基础上结合非门逻辑电路，可以实现另外其他两种逻辑功能的逻辑电路，使得在原有逻辑电路的元器件不变的基础上，仅需要结合非门逻辑电路，即可实现多个逻辑功能。相比于当前的逻辑功能，若想实现多个逻辑功能，则需要将该逻辑功能对应的逻辑电路全部安装在主板上导致的各逻辑电路内的忆阻器数量增多，本发明在减少元器件数量的同时，也节省主板的面积。

其次，本实施例中的第一忆阻器单元和第二忆阻器单元内的忆阻器具体连接关系，利用忆阻器的阻值变化特性，为忆阻器在逻辑电路中的应用提供新的手段；场效应管的设计，可以实现控制端控制Vout1端输出的电路逻辑（与逻辑功能和或逻辑功能）；第三场效应管和第一电阻控制Vout2输出电路逻辑，输出电压Vout2作为输出电压Vout1的非逻辑关系；第一忆阻器单元的输出电压和第二忆阻器单元的输出电压的确定过程，可以通过上述确定过程实现“与”逻辑和“或”逻辑。

另外，本发明还提供了一种基于忆阻器的逻辑电路的输出方法及电子设备，具有如上述基于忆阻器的逻辑电路相同的有益效果。

附图说明

为了更清楚地说明本发明实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种基于忆阻器的逻辑电路的结构图；

图2为本发明实施例提供的一种忆阻器的结构图；

图3为本发明实施例提供的一种或逻辑和或非逻辑的仿真验证图；

图4为本发明实施例提供的一种与逻辑和与非逻辑的仿真验证图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护范围。

本发明的核心是提供一种基于忆阻器的逻辑电路、输出方法及电子设备，以解决当前的忆阻器逻辑电路仅实现单个逻辑功能，若将实现多个逻辑功能，则需要将各对应的逻辑电路拼凑结合，导致主板上的逻辑电路的元器件较多，占用主板的面积较大的技术问题。

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。

忆阻器具有非易失性，纳米尺度、阻值状态转换速度快、低功耗的优点，将忆阻器存储器与逻辑运算结合在一起，实现存算一体架构。当前的忆阻器的逻辑功能若想实现多个逻辑功能，会将各个实现逻辑功能的忆阻器的逻辑电路在主板上结合，每个逻辑电路对应的元器件较多，在主板上占用较多的面积，因此，本发明提供的基于忆阻器的逻辑电路，可以通过一个逻辑电路实现多个逻辑功能的同时，减少元器件的数量以缩小在主板上的占用面积。

图1为本发明实施例提供的一种基于忆阻器的逻辑电路的结构图，如图1所示，基于忆阻器的逻辑电路包括第一忆阻器单元1、第二忆阻器单元2、电压源控制晶体管3和非门逻辑电路4，第一忆阻器单元1和第二忆阻器单元2内的忆阻器数量为多个；

第一忆阻器单元1内的各忆阻器的负端对称连接第一逻辑电平端和第二逻辑电平端；第一忆阻器单元1内的各忆阻器的正端均连接电压源控制晶体管3的第一端；第二忆阻器单元2内的各忆阻器的正端对称连接第一逻辑电平端和第二逻辑电平端；第二忆阻器单元2内的各忆阻器的负端均连接电压源控制晶体管3的第二端；

电压源控制晶体管3的第三端连接非门逻辑电路4，电压源控制晶体管3的控制端用于结合第一逻辑电平端输出的电平和第二逻辑电平端输出的电平实现多个逻辑功能，其中，电压源控制晶体管3的第三端作为与逻辑输出端和或逻辑输出端，非门逻辑电路4的输出端作为与非逻辑输出端和或非逻辑输出端。

可以理解的是，第一忆阻器单元与第二忆阻器单元在本实施例中对应的连接关系不同，在第一忆阻器单元内存在多个忆阻器，在第二忆阻器单元内也存在多个忆阻器。同一个忆阻器单元内的忆阻器的正极和负极连接相同。第一忆阻器单元内的各忆阻器的负端对称连接第一逻辑电平端和第二逻辑电平端。可以理解的是，由于一个忆阻器单元内存在多个忆阻器，对称连接的意思是一部分忆阻器的负端连接第一逻辑电平端，另一部分忆阻器的负端连接第二逻辑电平端。

在本实施例中，对于各忆阻器单元内的忆阻器数量不做限定，可以根据实际情况设定，最少为两个，以便于一个连接第一逻辑电平端，一个连接第二逻辑电平端。

第二忆阻器单元的连接关系和第一忆阻器单元的连接关系相反，第二忆阻器的一部分忆阻器的正端连接第一逻辑电平端，另一部分忆阻器的正端连接第二逻辑电平端。也就是说，第一逻辑电平端连接第一忆阻器单元的一部分忆阻器和第二忆阻器单元的一部分忆阻器，第二逻辑电平端连接第二忆阻器单元的另一部分忆阻器和第二忆阻器单元的另一部分忆阻器。

第一忆阻器单元内的所有忆阻器的正端连接电压源控制晶体管的第一端，第二忆阻器单元内的所有忆阻器的负端连接电压源控制晶体管的第二端。基于忆阻器的阻值特性，通过引入额外的电压源控制晶体管，可以实现各逻辑功能之间的切换，以作为电子开关使用。

电压源控制晶体管的第一端连接第一忆阻器单元的正端，第二端连接第二忆阻器单元的负端，第三端连接非门逻辑电路。对应电压源控制晶体管的控制端，需要与第一逻辑电平端、第二逻辑电平端的高低电平可以实现多个逻辑功能的逻辑电路。

如图1所示，电压源控制晶体管的第三端引出的Vout1作为与逻辑输出端和或逻辑输出端。第三端的Vout1与非门逻辑电路的输出端Vout2形成非逻辑，非门逻辑电路的输出端作为与非逻辑输出端和或非逻辑输出端。

本发明实施例提供的一种基于忆阻器的逻辑电路，第一忆阻器单元和第二忆阻器单元内的忆阻器数量为多个；第一忆阻器单元内的各忆阻器的负端对称连接第一逻辑电平端和第二逻辑电平端；第一忆阻器单元内的各忆阻器的正端均连接电压源控制晶体管的第一端；第二忆阻器单元内的各忆阻器的正端对称连接第一逻辑电平端和第二逻辑电平端；第二忆阻器单元内的各忆阻器的负端均连接电压源控制晶体管的第二端；电压源控制晶体管的第三端连接非门逻辑电路，电压源控制晶体管的控制端用于结合第一逻辑电平端和第二逻辑电平端输出的电平实现多个逻辑功能，其中，电压源控制晶体管的第三端作为与逻辑输出端和或逻辑输出端，非门逻辑电路的输出端作为与非逻辑输出端和或非逻辑输出端。通过两个忆阻器单元实现四个逻辑功能，分别是与、或、与非和或非逻辑。充分利用两个忆阻器单元的忆阻器穿插结合，在实现一种逻辑功能的基础上结合非门逻辑电路，可以实现另外其他两种逻辑功能的逻辑电路，使得在原有逻辑电路的元器件不变的基础上，仅需要结合非门逻辑电路，即可实现多个逻辑功能。相比于当前的逻辑功能，若想实现多个逻辑功能，则需要将该逻辑功能对应的逻辑电路全部安装在主板上导致的各逻辑电路内的忆阻器数量增多，本发明减少元器件的数量同时，也节省主板的面积。

在上述实施例的基础上，在一些实施例中，第一忆阻器单元包括第一忆阻器和第二忆阻器；

第一忆阻器的负端连接第一逻辑电平端；

第二忆阻器的负端连接第二逻辑电平端；

第一忆阻器的正端和第二忆阻器的正端均连接电压源控制晶体管的第一端。

可以理解的是，第一忆阻器和第二忆阻器可以是代表第一忆阻器单元内的两种忆阻器，也可以是两个忆阻器的数量，第一忆阻器的负端连接第一逻辑电平端，接收第一逻辑电平；第二忆阻器的负端连接第二逻辑电平端，接收第二逻辑电平。第一忆阻器的正端和第二忆阻器的正端均连接电压源控制晶体管的第一端。

相应地，在一些实施例中，第二忆阻器单元包括第三忆阻器和第四忆阻器；

第三忆阻器的正端连接第一逻辑电平端；

第四忆阻器的正端连接第二逻辑电平端；

第三忆阻器的负端和第四忆阻器的负端均连接电压源控制晶体管的第二端。

可以理解的是，第三忆阻器和第四忆阻器可以是代表第二忆阻器单元内的两种忆阻器，也可以是两个忆阻器的数量，第三忆阻器的正端连接第一逻辑电平端，接收第一逻辑电平；第四忆阻器的正端连接第二逻辑电平端，接收第二逻辑电平。第三忆阻器的正端和第四忆阻器的负端均连接电压源控制晶体管的第二端。

本实施例中的第一忆阻器单元和第二忆阻器单元内的忆阻器具体连接关系，利用忆阻器的阻值变化特性，为忆阻器在逻辑电路中的应用提供新的手段。

在一些实施例中，电压源控制晶体管为互补型场效应管。

可以理解的是，本实施例中的电压源控制晶体管的类型为互补型场效应管，由于场效应管有N沟道和P沟道之分，用两者组成的互补对称的电路为互补输出电路。区分于当前以晶体管作为切换开关的电路，本实施例中是两种不同类型的场效应管，以实现不同的逻辑功能。

在一些实施例中，互补型场效应管包括第一场效应管和第二场效应管，其中，第一场效应管和第二场效应管的沟道型号不同；

第一场效应管的漏极作为电压源控制晶体管的第二端；

第一场效应管的源极和第二场效应管的源极作为电压源控制晶体管的第三端；

第二场效应管的漏极作为电压源控制晶体管的第一端；

第一场效应管的栅极和第二场效应管的栅极作为电压源控制晶体管的控制端。

具体地，第一场效应管和第二场效应管的沟道型号不同，若第一场效应管为P型场效应管，则第二场效应管为N型场效应管；若第一场效应管为N型场效应管，则第二场效应管为P型场效应管。对应第一场效应管和第二场效应管的连接关系具体如下：

第一场效应管的漏极作为电压源控制晶体管的第二端；第一场效应管的源极和第二场效应管的源极作为电压源控制晶体管的第三端；第二场效应管的漏极作为电压源控制晶体管的第一端；第一场效应管的栅极和第二场效应管的栅极作为电压源控制晶体管的控制端。

上述实施例中针对于第一场效应管为N型金属氧化物半导体（N-Metal-Oxide-Semiconductor，NMOS）管，第二场效应管为P型金属氧化物半导体（P-Metal-Oxide-Semiconductor，PMOS）管。若电压源控制晶体管的控制端V3为高电平，则第一场效应管导通，第二场效应管截止，输出的电压与第二忆阻器单元的输出电压相同，输出电压Vout1输出“或”逻辑；当控制端V3为低电平时，第一场效应管截止，第二场效应管导通，输出电压Vout1与第一忆阻器单元的输出电压相同，输出电压Vout1输出“与”逻辑。如图1所示，第一场效应管用N1表示，第二场效应管用P1表示。

本实施例中的场效应管的设计，可以实现控制端控制Vout1端输出的电路逻辑（与逻辑功能和或逻辑功能）。

在一些实施例中，非门逻辑电路包括第三场效应管和第一电阻，其中，第三场效应管和第一场效应管的沟道型号相同；

第三场效应管的栅极连接第一场效应管的源极和第二场效应管的源极，且作为与逻辑输出端和或逻辑输出端；

第三场效应管的漏极接地；

第三场效应管的源极连接第一电阻的第一端，且作为与非逻辑输出端和或非逻辑输出端；

第一电阻的第二端连接电源。

具体地，对于非门逻辑电路的设计，可以是沿用当前经典的场效应管与电阻的分压实现，也可以设计新的逻辑电路，在此不做限定。本实施例考虑到占用主板的面积较小，元器件较少的情况下，采用第三场效应管和第一电阻。具体连接关系为第三场效应管的栅极连接第一场效应管的源极和第二场效应管的源极，且作为与逻辑输出端和或逻辑输出端；第三场效应管的漏极接地；第三场效应管的源极连接第一电阻的第一端，且作为与非逻辑输出端和或非逻辑输出端；第一电阻的第二端连接电源。如图1所示，第三场效应管用N2表示，第一电阻用R表示，电源用V

需要说明的是，本实施例中的第三场效应管与第一场效应管的种类相同，均为NMOS管。在输出电压Vout1为高电平时，第三场效应管导通，由于内阻较小，其第三场效应管的漏极和源极之间相当于闭合开关，第一电阻的阻值较大，输出电压Vout2近似于0，输出低电平。在输出电压Vout1为低电平时，第三场效应管截止，其第三场效应管的漏极和源极相当于断开的开关，输出电压Vout2近似于电源电压，输出高电平。

本实施例提供的第三场效应管和第一电阻控制Vout2输出电路逻辑，输出电压Vout2作为输出电压Vout1的非逻辑关系。

进一步地，本发明还提供了一种应用于基于忆阻器的逻辑电路的基于忆阻器的逻辑电路的输出方法，该输出方法包括：

在第一逻辑电平为高电平、第二逻辑电平为低电平且控制端为低电平时，实现输出第一模式，其中，第一模式为与逻辑输出端为低电平，与非逻辑输出端为高电平；

在第一逻辑电平为高电平、第二逻辑电平为低电平且控制端为高电平时，实现输出第二模式，其中，第二模式为或逻辑输出端为高电平，或非逻辑输出端为低电平；

在第一逻辑电平和第二逻辑电平均为高电平且控制端为低电平时，实现输出第三模式，其中，第三模式为与逻辑输出端为高电平，与非逻辑输出端为低电平；

在第一逻辑电平和第二逻辑电平均为高电平且控制端为高电平时，实现输出第四模式，其中，第四模式为或逻辑输出端为高电平，或非逻辑输出端为低电平；

在第一逻辑电平和第二逻辑电平均为低电平且控制端为低电平时，实现输出第五模式，其中，第五模式为与逻辑输出端为低电平，与非逻辑输出端为高电平；

在第一逻辑电平和第二逻辑电平均为低电平且控制端为高电平时，实现输出第六模式，其中，第六模式为或逻辑输出端为低电平，或非逻辑输出端为高电平；

在第一逻辑电平为低电平、第二逻辑电平为高电平且控制端为低电平时，实现输出第七模式，其中，第七模式为与逻辑输出端为低电平，与非逻辑输出端为高电平；

在第一逻辑电平为低电平、第二逻辑电平为高电平且控制端为高电平时，实现输出第八模式，其中，第八模式为或逻辑输出端为高电平，或非逻辑输出端为低电平。

由于存在三个输入端（第一逻辑电平端、第二逻辑电平端和控制端），实现了八种模式，在上述已经具体列出。

在第一模式中，实现的是与逻辑和与非逻辑，在一些实施例中，对于第一模式的确定过程，包括：

在第一逻辑电平为高电平、第二逻辑电平为低电平时，第一忆阻器和第四忆阻器呈现高阻态，第二忆阻器和第三忆阻器呈现低阻态，则第一忆阻器单元对应的输出端为低电平，第二忆阻器单元对应的输出端为高电平；

在控制端为低电平时，第一场效应管截止，第二场效应管导通，确定第一忆阻器单元实现与逻辑功能，且与逻辑输出端为低电平；

在与逻辑输出端为低电平时，第三场效应管截止，确定与非逻辑输出端为高电平以确定第一模式。

具体地，图2为本发明实施例提供的一种忆阻器的结构图，如图2所示，忆阻器的阻值特性为：忆阻器的负极用粗黑线表示，当给忆阻器施加正向电压时，电流从忆阻器的正极流向负极，忆阻器的阻值减小，成为低阻态；施加反向电压时，电流从忆阻器的负极流向正极，忆阻器的阻值增大，成为高阻态。

在一些实施例中，低阻态对应的逻辑值为0，高阻态对应的逻辑值为1。

具体地，低阻态对应的电阻值逐渐减小至开启状态时呈现电阻Ron，高阻态对应的电阻值逐渐增大至关断状态，呈现电阻Roff。

结合第一模式，在第一逻辑电平（V1）为高电平V

在控制端（V3）为低电平时，第一场效应管截止，第二场效应管导通，确定第一忆阻器单元实现与逻辑，输出电压Vout1与第一忆阻器单元的输出电压相同，且与逻辑输出端（Vout1）为低电平。进而，在与逻辑输出端（Vout1）为低电平时，第三场效应管截止，对应的与非逻辑输出端为高电平以实现第一模式。

在第二模式中，实现的是或逻辑和或非逻辑，在一些实施例中，第二模式的确定过程，包括：

在第一逻辑电平为高电平、第二逻辑电平为低电平时，第一忆阻器和第四忆阻器呈现高阻态，第二忆阻器和第三忆阻器呈现低阻态，则第一忆阻器单元对应的输出端为低电平，第二忆阻器单元对应的输出端为高电平；

在控制端为高电平时，第一场效应管导通，第二场效应管截止，确定第二忆阻器单元实现或逻辑功能，且或逻辑输出端为高电平；

在或逻辑输出端为高电平时，第三场效应管导通，确定或非逻辑输出端为低电平以确定第二模式。

具体地，在第一逻辑电平（V1）为高电平V

在控制端（V3）为高电平时，第一场效应管导通，第二场效应管截止，确定第二忆阻器单元实现或逻辑，输出电压Vout1与第二忆阻器单元的输出电压相同，且或逻辑输出端（Vout1）为高电平。进而，在或逻辑输出端（Vout1）为高电平时，第三场效应管导通，对应的或非逻辑输出端为低电平以实现第二模式。

在第七模式中，实现的是与逻辑和与非逻辑，在一些实施例中，第七模式的确定过程，包括：

在第一逻辑电平为低电平、第二逻辑电平为高电平时，第一忆阻器和第四忆阻器呈现低阻态，第二忆阻器和第三忆阻器呈现高阻态，则第一忆阻器单元对应的输出端为低电平，第二忆阻器单元对应的输出端为高电平；

在控制端为低电平时，第一场效应管截止，第二场效应管导通，确定第一忆阻器单元实现与逻辑功能，且与逻辑输出端为低电平；

在与逻辑输出端为低电平时，第三场效应管截止，确定与非逻辑输出算为高电平以确定第七模式。

具体地，在第一逻辑电平（V1）为低电平V

在控制端（V3）为低电平时，第一场效应管截止，第二场效应管导通，确定第一忆阻器单元实现与逻辑，输出电压Vout1与第一忆阻器单元的输出电压相同，且与逻辑输出端（Vout1）为低电平。进而，在与逻辑输出端（Vout1）为低电平时，第三场效应管截止，对应的与非逻辑输出端为高电平以实现第七模式。

在第八模式中，实现的是或逻辑和或非逻辑，在一些实施例中，第八模式的确定过程，包括：

在第一逻辑电平为低电平、第二逻辑电平为高电平时，第一忆阻器和第四忆阻器呈现低阻态，第二忆阻器和第三忆阻器呈现高阻态，则第一忆阻器单元对应的输出端为低电平，第二忆阻器单元对应的输出端为高电平；

在控制端为高电平时，第一场效应管导通，第二场效应管截止，确定第二忆阻器单元实现或逻辑功能，且或逻辑输出端为高电平；

在或逻辑输出端为高电平时，第三场效应管导通，确定或非逻辑输出端为低电平以确定第八模式。

具体地，在第一逻辑电平（V1）为低电平V

在控制端（V3）为高电平时，第一场效应管导通，第二场效应管截止，确定第二忆阻器单元实现或逻辑，输出电压Vout1与第二忆阻器单元的输出电压相同，且或逻辑输出端（Vout1）为高电平。进而，在或逻辑输出端（Vout1）为高电平时，第三场效应管导通，对应的或非逻辑输出端为低电平以实现第八模式。

表1为基于忆阻器的逻辑电路的真值表，表1中自上而下对应八种模式。

表1 基于忆阻器的逻辑电路的真值表

。

如表1所示，在V3为低电平时，Vout1实现的“与”逻辑，Vout2实现“与非”逻辑；在V3为高电平时，Vout1实现的“或”逻辑，Vout2实现“或非”逻辑。

上述实施例中对应的第三模式至第六模式均通过上述真值表中可体现，当V1、V2均输入高电平时，无论忆阻器的阻值如何，输出电压V4为高电平，输出电压V5为高电平；当V1、V2均输入低电平时，无论忆阻器的阻值如何，输出电压V4为低电平，输出电压V5为低电平。

对于本发明提供的一种基于忆阻器的逻辑电路的输出方法的介绍请参照上述方法实施例，本发明在此不再赘述，其具有上述基于忆阻器的逻辑电路相同的有益效果。

在一些实施例中，第一忆阻器单元对应的输出端的输出电压的确定过程，包括：

获取第一逻辑电平端对应的电压与第二逻辑电平端对应的电压；

获取第一忆阻器单元内的第一忆阻器和第二忆阻器分别对应的第一电阻值和第二电阻值；

根据第一电阻值和第二电阻值进行加和处理得到第三电阻值；

将第二电阻值与第三电阻值进行除法处理得到第一参数；

将第一电阻值与第三电阻值进行除法处理得到第二参数；

将第一参数与第一逻辑电平端的电压进行相乘处理得到第一电压值；

将第二参数与第二逻辑电平端的电压进行相乘处理得到第二电压值；

将第一电压值和第二电压值进行加和处理得到第一忆阻器单元对应的输出端的输出电压。

如图1所示，在第一逻辑电平（V1）为高电平V

对应地第一忆阻器单元的输出端V4的通用公式如下：

Ron/（Ron+Roff）×V

结合具体的第一忆阻器和第二忆阻器的具体电阻值，其公式如下：

V4=R2/（R1+R2）×V1+R1/（R1+R2）×V2；

其中，第一忆阻器的第一电阻值对应R1，第二忆阻器的第二电阻值对应R2，第一电阻值和第二电阻值的加和处理得到的第三电阻值对应R1+R2；第二电阻值和第三电阻值进行的除法处理得到的第一参数，对应R2/（R1+R2）；第一电阻值与第三电阻值进行的除法处理得到的第二参数，对应R1/（R1+R2）；将第一参数与第一逻辑电平端的电压进行相乘处理得到第一电压值，对应R2/（R1+R2）×V1；将第二参数与第二逻辑电平端的电压进行相乘处理得到第二电压值，对应R1/（R1+R2）×V2。最后的加和处理对应上述第一忆阻器单元的输出端（V4）的输出电压。

在一些实施例中，第二忆阻器单元对应的输出端的输出电压的确定过程，包括：

获取第一逻辑电平端对应的电压与第二逻辑电平端对应的电压；

获取第二忆阻器单元内的第三忆阻器和第四忆阻器分别对应的第四电阻值和第五电阻值；

根据第四电阻值和第五电阻值进行加和处理得到第六电阻值；

将第四电阻值与第五电阻值进行除法处理得到第三参数；

将第四电阻值与第六电阻值进行除法处理得到第四参数；

将第三参数与第一逻辑电平端的电压进行相乘处理得到第三电压值；

将第四参数与第二逻辑电平端的电压进行相乘处理得到第四电压值；

将第三电压值和第四电压值进行加和处理得到第二忆阻器单元对应的输出端的输出电压。

具体地，对应的电压输出公式的通用公式如下：

V5=Roff’/（Ron’+Roff’）×V

其中，当第一输入端V1为高电平V

结合具体的第三忆阻器和第四忆阻器的具体电阻值，其公式如下：

V5=R4/（R3+R4）×V1+R3/（R3+R4）×V2；

第三忆阻器的第四电阻值对应R3，第四忆阻器的第五电阻值对应R4，第四电阻值和第五电阻值的加和处理得到的第六电阻值对应R3+R4；第四电阻值和第五电阻值进行的除法处理得到的第三参数，对应R4/（R3+R4）；第四电阻值与第六电阻值进行的除法处理得到的第四参数，对应R3/（R3+R4）；将第三参数与第一逻辑电平端的电压进行相乘处理得到第三电压值，对应R4/（R3+R4）×V1；将第四参数与第二逻辑电平端的电压进行相乘处理得到第四电压值，对应R3/（R3+R4）×V2。最后的加和处理对应上述第二忆阻器单元的输出端（V5）的输出电压。

本实施例中提供的第一忆阻器单元的输出电压和第二忆阻器单元的输出电压的确定过程，可以通过上述确定过程实现“与”逻辑和“或”逻辑。

图3为本发明实施例提供的一种或逻辑和或非逻辑的仿真验证图，图4为本发明实施例提供的一种与逻辑和与非逻辑的仿真验证图，如图3、图4所示，在V3为10V的高电平时，对应的图3实现或门、或非门；在V3为0V的低电平时，对应的图4实现与门、与非门。

进一步地，本发明还提供了一种电子设备，包括上述的基于忆阻器的逻辑电路。对于本发明提供的一种电子设备的介绍请参照上述方法实施例，本发明在此不再赘述，其具有上述基于忆阻器的逻辑电路相同的有益效果。

以上对本发明所提供的一种基于忆阻器的逻辑电路、输出方法及电子设备进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。