具备静电放电保护的晶体管开关

技术领域

本发明涉及基于晶体管的电子开关装置，其能够防止静电放电引起的损坏。

背景技术

射频开关是被配置成允许选择性地启用和停用(即，电耦合和电去耦)例如无线电发送器、无线电接收器等装置与例如放大器等其它装置之间的信号路径的装置。这种开关还可以用于动态地路由和重新路由射频信号。RF开关技术包括机械和电子开关装置。使用一个或多个晶体管的基于晶体管的开关表示一类电子开关。一类基于晶体管的开关采用场效应晶体管(FET)。

发明内容

根据本发明的第一方面，提供一种电子开关装置，包括：

输入端；

输出端；

至少第一场效应晶体管(FET)，所述第一FET具有第一电流端、第二电流端、所述第一电流端与所述第二电流端之间的沟道区以及体区；所述第一FET被配置成经由所述第一FET的所述沟道区在所述输入端与所述第一FET的所述第二电流端之间提供第一导电电流路径；

至少第二场效应晶体管(FET)，所述第二FET在所述输入端与所述输出端之间与所述第一FET串联连接；所述第二FET具有第一电流端、第二电流端、所述第一电流端与所述第二电流端之间的沟道区以及体区；所述第二FET被配置成经由所述第二FET的所述沟道区在所述第二FET的所述第二电流端与所述输出端之间提供第二导电电流路径；

第一静电放电(ESD)保护电路，所述第一ESD保护电路电耦合到所述第一FET的所述第一电流端和所述第一FET的所述体区；以及

第二ESD保护电路，所述第二ESD保护电路电耦合到所述第二FET的所述第一电流端和所述第二FET的所述体区。

在一个或多个实施例中，所述第一ESD保护电路包括第一组二极管，所述第一组二极管串联连接在所述第一FET的所述第一电流端与所述第一FET的所述体区之间，并且被定向成从所述第一FET的所述第一电流端朝向所述第一FET的所述体区传递电流；并且

所述第二ESD保护电路包括第二组二极管，所述第二组二极管串联连接在所述第二FET的所述第一电流端与所述第二FET的所述体区之间，并且被定向成从所述第二FET的所述第一电流端朝向所述第二FET的所述体区传递电流。

在一个或多个实施例中，所述第一ESD保护电路包括第三组二极管，所述第三组二极管串联连接在所述第一FET的所述第二电流端与所述第一FET的所述体区之间，并且被定向成从所述第一FET的所述第二电流端朝向所述第一FET的所述体区传递电流；并且

所述第二ESD保护电路包括第四组二极管，所述第四组二极管串联连接在所述第二FET的所述第二电流端与所述第二FET的所述体区之间，并且被定向成从所述第二FET的所述第二电流端朝向所述第二FET的所述体区传递电流。

在一个或多个实施例中，所述二极管和所述FET被配置成使得所述电子开关装置被配置成承受从所述输入端流动到所述输出端的至少1.5安培的峰值ESD电流而不会受到损坏。

在一个或多个实施例中，所述电子开关装置具有小于或等于350飞秒的开关品质因子，所述开关品质因子由在所述电子开关装置的所述输入端与所述输出端之间测量的导通状态电阻与所述电子开关装置的在所述输入端与所述输出端之间测量的断开状态电容的乘积限定。

在一个或多个实施例中，所述电子开关装置具有小于或等于100飞秒的开关品质因子，所述开关品质因子由所述电子开关装置的在所述输入端与所述输出端之间测量的导通状态电阻与所述电子装置的在所述输入端与所述输出端之间测量的断开状态电容的乘积限定。

在一个或多个实施例中，所述第一FET和所述第二FET以及所述第一组二极管和所述第二组二极管形成在单个半导体衬底内。

在一个或多个实施例中，当所述电子开关装置暴露于大于所述输入端处相对于所述输出端的电势测量的第一预定电压的电压时：

所述第一ESD保护电路被配置成使得电流经由所述第一FET的所述体区在所述第一FET的所述第一电流端与所述第一FET的所述第二电流端之间流动；并且

所述第二ESD保护电路被配置成使得电流经由所述第二FET的所述体区在所述第二FET的所述第一电流端与所述第二FET的所述第二电流端之间流动。

在一个或多个实施例中，所述第一导电电流路径具有第一电导率并且所述第二导电电流路径具有第二电导率；并且

当所述电子开关装置暴露于大于所述输入端处相对于所述输出端的电势测量的所述第一预定电压的所述电压时：

所述第一FET被配置成经由所述第一FET的所述体区在所述输入端与所述第一FET的所述第二电流端之间提供第三导电电流路径，所述第三导电电流路径具有大于所述第一电导率的第三电导率；并且

所述第二FET被配置成经由所述第二FET的所述体区在所述第二FET的所述第二电流端与所述输出端之间提供第四导电电流路径，所述第四导电电流路径具有大于所述第二电导率的第四电导率。

在一个或多个实施例中，所述第一FET的所述第一电流端、所述第二电流端和所述体区被配置并布置成形成寄生第一双极结晶体管(BJT)，其中所述第一FET的所述体区对应于所述第一BJT的基极，并且所述第一FET的所述第一电流端和所述第二电流端对应于所述第一BJT的第一电流端和第二电流端；

所述第二FET的所述第一电流端、所述第二电流端和所述体区被布置成形成寄生第二BJT，其中所述第二FET的所述体区对应于所述第二BJT的基极，并且所述第二FET的所述第一电流端和所述第二电流端对应于所述第二BJT的第一电流端和第二电流端；并且

当所述电子开关装置暴露于大于所述输入端处相对于所述输出端的电势测量的所述第一预定电压的所述电压时，所述第一ESD保护电路和所述第二ESD保护电路被配置成偏置所述第一BJT的所述基极和所述第二BJT的所述基极，使得所述第一BJT和所述第二BJT处于导通状态，所述导通状态允许电流经由对应FET的所述体区从每个BJT的所述第一电流端流动到所述BJT的所述第二电流端。

在一个或多个实施例中，所述ESD保护电路和所述FET被配置成使得所述开关装置被配置成承受从所述输入端流动到所述输出端的至少1.5安培的峰值ESD电流而不会受到损坏，并承受从所述输出端流动到所述输入端的至少1.5安培的峰值ESD电流而不会受到损坏。

在一个或多个实施例中，所述第一ESD保护电路和所述第二ESD保护电路是包括相应的第一和第二电压控制电流源(VCCS)元件的无源电路；并且

所述第一和第二VCCS元件中的每一个VCCS元件被配置成根据施加的电压与在预定阈值电压处具有拐点的电流之间的非线性关系输出电流。

在一个或多个实施例中，所述电子开关装置另外包括：

至少第三场效应晶体管(FET)，所述第三FET串联连接在所述第一FET与所述第二FET之间；所述第三FET具有第一电流端、第二电流端、所述第一电流端与所述第二电流端之间的沟道区以及体区；所述第三FET被配置成经由所述第三FET的所述沟道区在所述第三FET的所述第一电流端与所述第三FET的所述第二端之间提供第三导电电流路径；以及

第三ESD保护电路，所述第三ESD保护电路电耦合到所述第三FET的所述第一电流端和所述第三FET的所述体区；

所述第一ESD保护电路包括第一组二极管，所述第一组二极管串联连接在所述第一FET的所述第一电流端与所述第一FET的所述体区之间，并且被定向成从所述第一FET的所述第一电流端朝向所述第一FET的所述体区传递电流；

所述第二ESD保护电路包括第二组二极管，所述第二组二极管串联连接在所述第二FET的所述第一电流端与所述第二FET的所述体区之间，并且被定向成从所述第二FET的所述第一电流端朝向所述第二FET的所述体区传递电流；并且

所述第三ESD保护电路包括第三组二极管，所述第三组二极管串联连接在所述第三FET的所述第一电流端与所述第三FET的所述体区之间，并且被定向成从所述第三FET的所述第一电流端朝向所述第三FET的所述体区传递电流。

根据本发明的第二方面，提供一种电子开关装置，包括：

输入端；

输出端；

至少第一场效应晶体管(FET)，所述第一FET具有第一电流端、第二电流端、所述第一电流端与所述第二电流端之间的沟道区以及体区；所述第一FET被配置成经由所述第一FET的所述沟道区在所述输入端与所述第一FET的所述第二电流端之间提供第一导电电流路径；

至少第二场效应晶体管(FET)，所述第二FET在所述输入端与所述输出端之间与所述第一FET串联连接；所述第二FET具有第一电流端、第二电流端、所述第一电流端与所述第二电流端之间的沟道区以及体区；所述第二FET被配置成经由所述第二FET的所述沟道区在所述第一FET的所述第二电流端与所述输出端之间提供第二导电电流路径；

第一静电放电(ESD)保护电路，所述第一ESD保护电路电耦合在所述第一FET的所述第一电流端和所述第二电流端两者与所述第一FET的所述体区之间；以及

第二ESD保护电路，所述第二ESD保护电路电耦合在所述第二FET的所述第一电流端和所述第二电流端两者与所述第二FET的所述体区之间。

在一个或多个实施例中，所述第一ESD保护电路包括：

第一组二极管，所述第一组二极管串联连接在所述第一FET的所述第一电流端与所述第一FET的所述体区之间，并且被定向成从所述第一FET的所述第一电流端朝向所述第一FET的所述体区传递电流；以及

第二组二极管，所述第二组二极管串联连接在所述第一FET的所述第二电流端与所述第一FET的所述体区之间，并且被定向成从所述第一FET的所述第二电流端朝向所述第一FET的所述体区传递电流；并且

所述第二ESD保护电路包括：

第三组二极管，所述第三组二极管串联连接在所述第二FET的所述第一电流端与所述第二FET的所述体区之间，并且被定向成从所述第二FET的所述第一电流端朝向所述第二FET的所述体区传递电流；以及

第四组二极管，所述第四组二极管串联连接在所述第二FET的所述第二电流端与所述第二FET的所述体区之间，并且被定向成从所述第二FET的所述第二电流端朝向所述第二FET的所述体区传递电流。

在一个或多个实施例中，当所述电子开关装置暴露于大于所述输入端处相对于所述输出端的电势测量的第一预定电压的电压时：

所述第一ESD保护电路被配置成使得电流经由所述第一FET的所述体区在第一方向上在所述第一FET的所述第一电流端与所述第一FET的所述第二电流端之间流动；并且

所述第二ESD保护电路被配置成使得电流经由所述第二FET的所述体区在所述第一方向上在所述第二FET的所述第一电流端与所述第二FET的所述第二电流端之间流动；并且

当所述电子开关装置暴露于大于所述输出端处相对于所述输入端的电势测量的第二预定电压的电压时：

所述第一ESD保护电路被配置成使得电流经由所述第一FET的所述体区在与所述第一方向相反的第二方向上在所述第一FET的所述第二电流端与所述第一FET的所述第一电流端之间流动；并且

所述第二ESD保护电路被配置成使得电流经由所述第二FET的所述体区在所述第二方向上在所述第二FET的所述第二电流端与所述第二FET的所述第一电流端之间流动。

在一个或多个实施例中，所述二极管和所述FET被配置成使得所述开关装置被配置成承受从所述输入端流动到所述输出端的至少1.5安培的峰值ESD电流而不会受到损坏，并承受从所述输出端流动到所述输入端的至少1.5安培的峰值ESD电流而不会受到损坏。

在一个或多个实施例中，所述电子开关装置具有小于或等于350飞秒的开关品质因子，所述开关品质因子由在所述电子开关装置的所述输入端与所述输出端之间测量的导通状态电阻与所述电子装置的在所述输入端与所述输出端之间测量的断开状态电容的乘积限定。

在一个或多个实施例中，所述电子开关装置具有小于或等于100飞秒的开关品质因子，所述开关品质因子由在所述电子开关装置的所述输入端与所述输出端之间测量的导通状态电阻与所述电子装置的在所述输入端与所述输出端之间测量的断开状态电容的乘积限定。

在一个或多个实施例中，所述电子开关装置另外包括：

至少第三FET，所述第三FET串联在所述第一FET与所述第二FET之间并且具有第一电流端、第二电流端、所述第一电流端与所述第二电流端之间的沟道区以及体区；所述第三FET被配置成经由所述第三FET的所述沟道区在第三FET的第一电流端与所述第三FET的所述第二电流端之间提供第三导电电流路径；以及

第三ESD保护电路，所述第三ESD保护电路电耦合在所述第三FET的所述第一电流端和所述第二电流端两者与所述第三FET的所述体区之间。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

借助于例子、实施例等示出本公开，并且本公开不受附图限制，附图中类似参考标号指示类似元件。为了简单和清晰起见而示出图式中的元件，并且这些元件不一定按比例绘制。图式连同详细描述一起并入并形成本说明书的部分，并且用以进一步示出例子、实施例等，并根据本公开解释各种原理和优点，其中：

图1是耦合到天线的示例基于晶体管的开关电路的示意图。

图2A是nMOS场效应晶体管的简化横截面示意图。

图2B是pMOS场效应晶体管的简化横截面示意图。

图3是包括串联的三个晶体管的开关装置的简化电路图。

图4A和图4B是示出与图3的装置类似的常规三晶体管开关的性能的示例电路图，其中ESD保护由形成在每个晶体管的源极/漏极阱与所述晶体管的体之间的内置pn结(由齐纳二极管示意性地表示)提供。图4A示出了承受ESD事件的装置，并且图4B示出了故障模式。

图5A是根据本文中的实施例的与图3的装置类似的开关装置的简化电路图，其中包括电压控制电流源以提供防止静电放电(ESD)的保护。

图5B是适用于本文中的实施例的VCCS的示例电流-电压传送特性的曲线图。

图6是示出根据本文中的实施例的与图5A的装置有关的开关的简化电路图，其中多组二极管提供ESD保护。

图7A是在正常操作模式下单个场效应晶体管中的电流流动的示意图。

图7B是根据本文中的实施例的当图7A中的FET设有ESD保护时响应于ESD事件在与图8A的FET类似的FET中的电流流动的示意图。

图8A和图8B是根据本文中的实施例的适合用作图6的装置中的二极管的装置的横截面示意图。

具体实施方式

以下详细描述在本质上仅仅是示例性的，且并不希望限制本发明或本申请及上述者的用途。此外，不希望受到前述技术领域、背景技术或以下详细描述中呈现的任何所表达或暗示的理论束缚。

为了简单且清楚地示出，图式示出一般构造方式，并且可省略众所周知的特征和技术的描述和细节以免不必要地混淆本发明。另外，图式中的元件不一定按比例绘制。举例来说，图式中的一些元件或区的尺寸可以相对于其它元件或区放大，以帮助改进对本发明的实施例的理解。

描述和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等(如果存在的话)可用于区分类似元件，且不一定用于描述特定顺序或时间次序。应理解，如此使用的术语在适当情况下可互换，使得本文中所描述的本发明的实施例例如能够以除本文中所示出或以其它方式描述的序列之外的序列进行操作。此外，术语“包括(comprise/include)”、“具有”及其任何变型既定涵盖非排他性包括，使得包括一系列要素的过程、方法、物件或设备不一定限于那些要素，而是可包括未明确地列出或这些过程、方法、物件或设备所固有的其它要素。如本文中所使用的术语“耦合”被限定为以电气或非电气方式直接或间接地连接。如本文中所使用，术语“基本”和“基本上”意指足以用实际方式实现陈述的目的，且轻微缺陷(如果存在的话)对于陈述的目的并不重要。

将理解，本文中对电流方向的引用遵循这样的惯例，即电流从较大电势流动到根据带正电物体或粒子的势能限定的较低电势。将进一步理解，当参考两点之间的电阻时，这种电阻可以通过施加合适的测试电流并测量这两点之间的电压来确定。可替换的是，本文中所描述的电阻可以通过在两点之间施加固定电压并测量这两点之间产生的电流的幅度来确定。

将理解，涉及使用特定半导体技术(例如，体硅MOSFET)制造的装置的例子仅预期用于说明的目的，且并不希望排除使用其它技术，包括绝缘体上硅(SOI)、MISFET、非硅FET等。

在交流电路中，包括在无线电和微波(“RFMW”，约10kHz-100GHz)频率下操作的电路，n沟道MOSFET(“nMOS FET”、“n-MOSFET”或“NFET”)有时用于在所需电路节点处接通或关断信号，或沿着IC中的不同路径路由信号。这些开关可以被实施为分流开关，其中信号被分流到地或低电压连接点，或者被实施为串联开关，所述串联开关可以阻断信号或让信号通过。开关由耦合到各个晶体管的栅极的栅极控制信号控制，也可以在一些装置中通过耦合到各个晶体管的体的额外体控制信号控制(例如，如果使用绝缘体上硅技术制造晶体管)。

一些RFMW集成电路使用nMOS晶体管作为开关(参见图1作为例子)。为了处理典型的输入电压电平，这些晶体管开关通常以多个开关的串联“堆叠”布置，以操纵RFMW信号。期望保护这些开关免受在制造和处理期间可能发生的静电放电(ESD)。此外，可能期望这些装置固有地抵抗ESD损坏，因为添加常规ESD保护装置通常会降低RFMW性能(例如，由于引入降低有效带宽的损耗)。然而，提供内置ESD保护的许多常规方法在预期用于在RFMW频率下操作的电路中可能不理想，因为高频性能可能会降低。例如，硅化物阻断，一种众所周知的为nMOS晶体管提供ESD保护的技术，可能并不总是适用于RFMW开关装置。实际上，通常使用具有许多窄指和短栅极长度的全硅化nMOS晶体管开关。然而，这种方法可能容易出错，因为并非所有设计参数组合都同样适用于提供ESD保护。

另外，开关堆叠的ESD行为随着堆叠中的开关数量增加而恶化。因此，在设计参数空间中，通常存在非常窄的“甜蜜点(sweet spot)”，其中基于晶体管的开关堆叠可以有效地自我保护免受ESD损坏。如果一个或多个设计参数在此甜蜜点区之外，则堆叠在ESD测试期间未通过，有时已经处于非常低的ESD测试电压下。这种开关堆叠的ESD行为无法通过电路模拟器模拟，这一事实使问题更加复杂，通常需要采用试错法。此外，一些ESD损坏可能不会立即显现，而是表现为在长期使用后过早故障。

本文中的实施例通过集成保护电路来为RFMW开关应用的广泛晶体管设计提供可靠的ESD保护，所述保护电路确保响应于ESD事件激活n沟道FET中的寄生双极结，而不损害RFMW性能，如下文进一步描述。

因此，在一个或多个实施例中，电子开关装置包括输入端、输出端以及至少第一场效应晶体管和第二场效应晶体管。第一场效应晶体管(FET)具有第一电流端、第二电流端、第一电流端与第二电流端之间的沟道区以及体区。第一FET被配置成经由第一FET的沟道区在输入端与第一FET的第二电流端之间提供第一导电电流路径。第二FET与第一FET串联连接在输入端与输出端之间，并且具有第一电流端、第二电流端、所述FET的第一电流端与第二电流端之间的沟道区，以及体区。第二FET被配置成经由第二FET的沟道区在第一FET的第二电流端与输出端之间提供第二导电电流路径。电子开关装置具有：第一静电放电(ESD)保护电路，所述第一ESD保护电路耦合到第一FET的第一电流端和第一FET的体区；以及第二ESD保护电路，所述第二ESD保护电路耦合到第二FET的第一电流端和第二FET的体区。

在一个或多个实施例中，第一ESD保护电路还可以电耦合到第一FET的第二电流端，使得第一ESD耦合在第一FET的第一电流端和第二电流端与第一FET的体之间。在一个或多个实施例中，第二ESD保护电路还可以耦合到第二FET的第二电流端，使得第二ESD电耦合在第二FET的第一电流端和第二电流端与第二FET的体之间。

图1示出了包括FET 120的示例开关电路100，所述FET 120被配置为RF开关以选择性地将天线110与可以连接到开关电路100的发送端(TX端140)的发送器电路(未示出)电耦合(和/或电去耦)。取决于预期的信号电平，开关电路100在发送端(TX端150)与天线输入/输出端140之间包括1到L个FET

图2A描述了n沟道场效应晶体管(例如，适合用作FET 120之一的“nFET”)，以便示出与以下描述相关的概念。nFET 200形成在p型硅或其它半导体材料的体积内，所述体积在本文中可互换地称为nFET 200的体202或衬底202。nFET 200具有连接到n掺杂阱205的第一电流端240和连接到n掺杂阱220的第二电流端245。根据电流流动方向是从源极到漏极的惯例或任何其它合适的惯例，第一电流端240和第二电流端245可以互换地称为源极阱和漏极阱。nFET 200还具有连接到栅极电极210的控制端244，所述栅极电极210通过绝缘层212与体202分离。在向控制端244施加适当的正电压后，在两个n掺杂阱205、220之间形成导电沟道215，这允许电流在第一电流端240与第二电流端244之间流动。当绝缘层212是氧化物时，nFET 200可被称为金属氧化物半导体FET(“MOSFET”)；否则，nFET 200可被称为金属绝缘体半导体FET(“MISFET”)。将理解，本文中使用术语MOSFET是为了说明的目的，并且不希望将实施例限制于MOSFET而不是MISFET或其它合适的晶体管装置。例如nFET 200的晶体管还可任选地包括第四端246，所述第四端246连接到与体202(即，nFET 200的衬底或nFET 200的体)接触的电极204。

如图2A所示，nFET 200包括寄生双极结晶体管结构(BJT 235)。如从BJT 235延伸的虚线所指示，nFET 200的体202对应于BJT 235的基极，而n阱205对应于BJT 235的发射极并且n阱220对应于BJT 235的集电极。将了解，选择哪一个n阱对应于BJT 235的发射极以及哪一个n阱对应于集电极以及哪一个n阱对应于BJT 235的发射极可以常规地通过电流流动方向或任何合适的惯例确定，并且在没有任何电流的情况下，这种选择是任意的。还将了解，使用n沟道晶体管的实施例被描述为非限制性例子，并且本文不希望将实施例限制为使用n沟道晶体管。

因此，图2B描绘p沟道场效应晶体管(“pFET”)。pFET 250在n型硅或其它半导体材料的体积内制造，所述体积可互换地称为pFET 250的体252或衬底252。pFET 250具有连接到n掺杂阱255的第一电流端290和连接到p掺杂阱270的第二电流端295。根据电流流动方向是从源极到漏极的惯例或任何其它合适的惯例，第一电流端290和第二电流端295可以互换地称为源极阱和漏极阱。pFET 250还具有连接到栅极电极260的控制端294，所述栅极电极260通过绝缘体262与体积252分离。在向控制端294施加适当的负电压后，在两个p掺杂阱255、270之间形成导电沟道265，这允许电流在第一电流端290与第二电流端294之间流动。当绝缘层262是氧化物时，pFET 250可被称为金属氧化物半导体FET(“MOSFET”)；否则，pFET250可被称为金属绝缘体半导体FET(“MISFET”)。例如pFET 250的晶体管还可任选地包括第四端296，所述第四端296连接到与体积252(即，pFET 250的衬底或pFET 250的体)接触的电极254。

如图2B所示，pFET 250包括寄生双极结晶体管结构(寄生BJT 285)。如从BJT 285延伸的虚线所指示，pFET 250的体252对应于BJT 285的基极，而p阱255对应于BJT 285的发射极并且p阱270对应于BJT 285的集电极。将了解，选择p阱255、270中的哪一个对应于BJT285的发射极以及p阱255、270中的哪一个对应于BJT 285的集电极可以常规地通过电流流动方向或任何合适的惯例确定，并且在没有任何电流的情况下，这种选择是任意的。

将进一步理解，在一些实施例中，晶体管的体(或衬底)可以经由电阻连接而接地或电耦合到地，而在其它实施例中，体可以保持浮动。在又其它实施例中，体可以偏置为任何合适的电势。在晶体管200和晶体管250两者中，当适当的电流流动到对应BJT 235、285的基极或从中流动时，所述BJT可以偏置为导通状态。这可以通过经由电极204或电极254向衬底施加偏置以偏置对应晶体管的体来实现。另外，在每个晶体管200、250的源极(或漏极)与所述晶体管的电阻体202、252之间流动的电流可能会在所述晶体管体202、252内产生电势梯度，所述电势梯度将对应BJT 235、285的基极偏置为活动操作模式。本文中的实施例利用寄生BJT(例如，BJT 235或BJT 285)来提供ESD保护，如下文将进一步描述。

图3是示出包括串联的三个FET 320(例如，图1的开关电路100的任何臂，例如晶体管120

影响晶体管开关电路(例如，示例开关电路100或示例开关电路200)的设计的一个性能特性是要开关的信号的最大电压幅度。在许多情况下，这种组合使得开关的设计类似于图3的示例开关电路300，其中数个低电压n-MOSFET开关串联连接。作为例子，在一个非限制性例子中，单个n-MOSFET RF开关可限于源极与漏极之间的最大电压差为2V，而要开关的RF信号的幅度可为20V。在此例子中，十个MOSFET可串联连接，以提供能够暴露于20V峰值信号幅度的可靠开关，而不会由于源极-体(或源极-体)pn结的破坏性击穿而引起灾难性故障。

这种开关电路的性能要求通常包括一个或多个频率下的最大可接受插入损耗以及对频率响应的其它要求。为了最大化开关电路的可用带宽，在输入端与输出端之间的信号路径中使用的开关需要具有最小寄生电容。

同时，与其它集成电路一样，预期在RFMW频率下使用的开关电路通常需要防止ESD损坏的保护。当保护RFMW电路免受ESD影响时，一个特别的挑战是ESD保护装置通常向其保护的引脚添加寄生电容，并且此电容降低信号路径的RFMW性能。因此，RFMW开关电路中作为AC信号路径的一部分的任何引脚(即接收或发送RFMW信号的引脚)应具有内部电容尽可能小的ESD保护(这通常意味着它们被设计得尽可能小)。从RFMW性能角度来看，在RF信号引脚上完全没有ESD保护可能是理想的。

在RFMW开关中使用的晶体管通常是宽(约1000μm)低电压n沟道MOSFET。取决于所使用的硅处理技术、开关布局的确切细节以及nMOS晶体管开关的子类型，这种开关有时可以固有地抵抗ESD损坏。然而，通常无法保证这种有利的ESD电阻。如果可以保证开关组件承受ESD，则可以放弃或缩减RF信号引脚(例如，开关电路100的RX端140和/或TX端160)上的其它ESD保护技术。一个好处是开关装置可以做得更小(寄生电容更小)。

当由nMOS晶体管的堆叠组成的RF开关自我保护以免受ESD时，其通常通过激活嵌入任何nMOS晶体管(例如，nFET 200)中的内部寄生NPN双极结晶体管来实现。这需要在开关中包含的每个nMOS晶体管中发生，以使保护有效。然后，此内部NPN装置(例如，BJT 235)将ESD电流从其源极/漏极端中的任一个端传递到另一个端。在所述过程期间，这两个端中电势最高的源极/漏极端承担漏极的作用，而这两个端中电势最低的源极/漏极端承担源极的作用。当在ESD脉冲开始时，小电流从充当漏极的源极/漏极端流入nMOS晶体管体(例如，nFET 200的体202)时，内部NPN的激活发生。当流过体的此电流足以相对于充当源极的源极/漏极端将晶体管体的电势升高约1V时，内部NPN激活。

当由nMOS晶体管的堆叠组成的RF开关自我保护以免受ESD时，其通过激活嵌入任何nMOS晶体管中的内部寄生NPN双极结晶体管来实现。这需要在开关中包含的每个nMOS晶体管中发生，以使保护有效。然后，此NPN装置将ESD电流从其源极/漏极端中的任一个端传递到另一个端。在所述过程期间，这两个端中电势最高的源极/漏极端承担漏极的作用，而这两个端中电势最低的源极/漏极端承担源极的作用。当在ESD脉冲开始时，小电流从充当漏极的源极/漏极端流入nMOS晶体管体时，内部NPN的激活发生。当此电流足够强以相对于充当源极的源极/漏极端将nMOS晶体管体的电势升高约1V时，内部NPN按预期激活。

在ESD冲击的初始阶段，少量电流可从充当漏极的源极/漏极端流动到nMOS晶体管的体，并从所述体流动到充当源极的源极/漏极端。如果此电流大于临界量，则寄生NPN双极晶体管将偏置于导通状态下。ESD生成的电流的一部分(“损耗电流”)还可以经由具有体/衬底电极的晶体管中的电阻晶体管体流动到V

图4A示出了对应于三FET开关电路并用符号表示以示出其响应于静电放电(ESD499)的行为的示例电路图400。在此例子中，ESD 499驱动足以偏置每个nFET 420的寄生BJT435的电流(偏置电流426a、426b、426c)。在此例子中，“主”电流425将从每个nFET 420的漏极流动到源极，最终在(接地)输出端445处吸收ESD生成的电流脉冲。当每个寄生NPN BJT435激活时，这还往往会保护对应nFET 420的漏极-体结免受过度热耗散。这是因为允许通过每个BJT 435的主电流425流过由寄生BJT 435的尺寸限定的横截面，并且此横截面大于仅由对应的nFET 420限定的横截面积。

图4B示出了图4A的电路的示例电路图450，其用符号表示以示出在故障模式下电路对ESD 499的响应。在此例子中，内部偏置电流足以激活一个或多个内部(寄生)NPN BJT435。因此，不存在从有效输入端440到有效(接地)输出端445的电流路径。实际上，ESD电流脉冲将强行通过最左侧nFET 420的漏极-体结，到达所述nFET 420的源极上，然后经由将体连接到V

在图4A的示例图400中，对应于每个nFET 420的寄生NPN BJT 435的激活(以及开关本身的ESD鲁棒性)将取决于每个nFET 420的设计。例如，在每个nFET 420的漏极与体之间形成的pn结的横截面积必须足够大，以安全地容纳对应于ESD 499的最大预期电压尖峰。作为例子，所谓的静电放电人体模型(HBM)将ESD的源极模拟为通过1.5kΩ电阻器放电的100pF电容器。然后，可以使用各种峰值电压电平(例如，2kV、4kV、6kV、8kV等)来模拟不同程度的ESD，这些峰值电压电平又在装置中感应出ESD电流，所述ESD电流的特征可在于峰值(例如，1.5安培峰值电流)。本文中的实施例的特征可在于开关装置可以承受的峰值电流值。本文中的实施例的特征还可在于由刺激ESD的测试电路施加的最大电压，所述测试电路例如根据HBM设计的电路，其中100pF电阻器由电压源充电，然后通过与被测装置(DUT)串联的1.5kΩ放电。因此，作为非限制性例子，如果100pF电容器被充电到2kV并产生1.5A的峰值电流，则根据HBM，DUT可以被称为承受2kV放电或1.5A峰值电流。

上文所描述的HBM是测量本文中的实施例的ESD容限的一个合适模型。另一个合适的模型是机器模型(MM)，其中电压源对200pF串联电阻器充电，然后通过0.5nH电感器向DUT放电。另一个例子是充电装置模型(CDM)。例如根据本文中的实施例的开关电路的DUT的特征可在于根据上述模型之一或任何其它合适的模型施加的电压或预期产生的由DUT经历的对应峰值电流电平。

例如，在充电装置模型(CDM)测试中，电压源可以连接到具有大电阻值(例如，>10MΩ)的电阻器，所述电阻器与耦合到DUT(例如，耦合到本文中的实施例中的晶体管开关电路的衬底)的固定装置接触，之后DUT的一个或多个引脚接地。在本文中的实施例中，例如开关电路的DUT的特征可在于通过根据CDM施加的峰值电压或产生的峰值电流电平。作为例子，施加500V的电压可能会在1-2ns的时间间隔内产生约6A的峰值电流。

虽然可以设计具有足够大的结的晶体管以承受损坏和/或以足够大的电容保护这些晶体管，但是出于性能原因和/或经济原因，这种设计选择可能是不期望的。作为一个例子，更大的晶体管会占据晶片上的更多面积，使得电路密度降低，并因此提高每个组件的成本。

沿着这些线，用于RFMW信号的电子开关装置的特征可在于各种品质因子，作为例子，包括当装置处于允许信号从输入传递到输出的‘导通’或‘闭合’状态时输入端与输出端之间的电阻(表示为R

此外，由于RFMW性能降低(例如，通过装置的频率相关增益或插入损耗的半峰全宽测量或使用任何其它合适技术测量的操作带宽降低)，电容增加的较大晶体管也可能不太理想。作为另一例子，被设计用于低电压操作(例如，1.5V最大漏极-源极偏置)的FET往往比被设计用于高电压操作(例如，3.0V)的FET更容易经由寄生BJT传导电流。但是选择低电压FET可能需要串联放置更多数量的FET，这取决于开关电路的预期操作电压。FET经由寄生BJT模式传导电流的容易程度还可以取决于FET的几何形状(例如，指的数量、指的形状、栅极宽度)和其它因素，包括体接触的布局(如果有的话)。

另外，控制电压源与晶体管栅极之间的电阻以及晶体管体与V

图5A和图5B示出了本文中解决上述挑战的实施例的某些方面。图5A示出了被配置成在两个输入/输出端口540、545之间传递RF信号的示例开关电路500。将理解，电路500是双向的，并且因此，端口540和545可以各自互换地描述为输入端口或输出端口。类似地，每个FET 520可以描述为具有第一电流端和第二电流端，所述第一电流端和第二电流端中的每一个电流端可以互换地描述为源极或漏极，这取决于施加到输入/输出端口540、545的电压。如图所示，示例开关电路500包括彼此串联的三个FET 520以在FET 520处于源极与漏极之间存在导电路径的导通状态时在输入/输出端口540、545之间形成信号路径508。根据本文中的实施例，每个FET 520的第一电流端和第二电流端(即，源极和漏极两者)电耦合到电压控制电流源(VCCS 530)。在此例子中，VCCS具有与图5B所示的示例传送特性599类似的电压-电流传送特性，并且在下文中进一步描述。尽管每个FET 520示出为在其第一电流端和第二电流端中的每一个电流端处具有VCCS 530，但是应当理解，这仅用于说明的目的，并且在一些实施例中，FET 520可以设有仅电耦合到所述FET 520的第一电流端或仅电耦合到所述FET 520的第二电流端的VCCS。

图5A中描绘的实施例中的每个VCC 530以及其它实施例中的每个类似元件被配置成使得其在低于某一电压(V

图6是示例三晶体管开关电路600的电路图，其中用二极管链630实施上述VCCS功能。如图所示，每个晶体管620在所述晶体管620的第一电流端与体之间具有二极管链630，并且在第二电流端与体之间具有另一个二极管链630。然而，将理解，在一些实施例中，每个晶体管可以仅在所述晶体管的一个端与其体之间具有二极管链(例如，每个晶体管可在所述晶体管的第一电流端与体之间或者在所述晶体管的第二电流端子与其体之间具有二极管链)。

图7A和图7B一起示出了适用于本文中的实施例的nFET在以下两种模式下的操作：nFET在FET模式下传导电流而不激活寄生BJT的第一模式，以及nFET经由寄生BJT传导电流的第二模式。

图7A是nFET 700的横截面示意图。nFET 700具有形成在p型体区702(或衬底702)中的n掺杂源极/漏极阱705和720。栅极电极710安置在两个源极/漏极阱之间的体区702上方，并通过栅极氧化物712(或另一电介质)与体区702分离。当向栅极电极710施加适当的控制信号时，形成导电沟道区715，当源极/漏极阱705、720被适当偏置时，电流725可以流过所述导电沟道区715。nFET 700还具有与体区702的底部接触的体电极704。还以虚线示出了寄生BJT 735，所述虚线指示体区702形成BJT 735的基极并且源极/漏极阱705、720形成BJT735的基极和集电极。体702的体电阻由电阻器733表示。通过向体电极704施加适当的偏置电压，或者在电流在体中流动而产生足以激活BJT 735的电压降的情况下，可以激活寄生BJT 735。

图7B示出了与nFET 700有关的nFET 750的横截面示意图。根据本文中的实施例，nFET 750设有二极管链780(例如，二极管链630)。nFET 750具有形成在体区752(或衬底752)内的n掺杂源极/漏极阱755和770(例如，源极/漏极阱705、720)。类似于nFET 700，nFET750具备具有栅极氧化物762(或其它电介质)的栅极电极760(例如，栅极电极710)以及体电极754(例如，体电极704)。寄生BJT 785以虚线示出，所述虚线指示寄生BJT的端与nFET 750的部分之间的关系(即，BJT 785的基极对应于体区752，而BJT 785的集电极和发射极对应于源极/漏极阱755、770)。电阻器783表示体区752的体电阻。

如图7B所示，当向栅极电极710施加适当的控制信号并且在源极/漏极阱755、770之间施加适当的偏置时，nFET 750可以在沟道区765内传导电流775。nFET 700的沟道765(类似于沟道725)存在于最靠近栅极电极760的体区752的表面附近的薄层内。沟道765的深度取决于体区752的载流子浓度(本征或掺杂)和栅极电极760附近的电场强度。

二极管链780被配置成使得当源极/漏极阱755之间的电势差超过临界值时，电流790从源极/漏极阱755通过二极管链780流入体区752中，以便确保BJT 785被激活，从而允许电流780从源极/漏极阱755经由体区752流动到源极/漏极阱770。将理解，因为源极/漏极阱755、770与体区752之间的接触面积大于源极/漏极阱755、770与沟道765之间的接触面积(当通过向栅极电极760施加适当的控制信号而形成时)，所以电流780往往会高于可响应于源极/漏极阱755、770之间的相同有效偏置的电流775。这允许nFET 750(在寄生BJT传导模式下传导电流)通过ESD驱动的电流脉冲，而不会在源极-体结或漏极-体结处经历破坏性击穿。

尽管图7B中仅描绘了一个二极管链780，但将理解，根据一些实施例，nFET 750可以设有电耦合到源极/漏极阱770的额外二极管链780，以便保护nFET 750免受在源极/漏极阱770以及源极/漏极阱755处经历的ESD电势的影响。尽管二极管链780示意性地描绘为在nFET 750的体区752内，但将理解，作为一个非限制性例子，二极管链780不需要形成在体区752内，并且可以形成在同一半导体衬底内的邻近体积中。

图8A示出了适用于本文中的实施例的形成在体半导体衬底(例如，硅晶片)内的示例二极管链800的电路图和横截面示意图。如图所示，二极管链800具有第一电流端840和第二电流端845，其中三个二极管810串联连接在第一电流端840与第二电流端845之间。二极管810形成在p型半导体衬底802(例如，p型硅晶片)内。每个二极管810包括形成在n型阱812内的p掺杂阱815和重n掺杂阱825。每个二极管810通过相邻的p掺杂阱805和浅沟槽隔离区824(例如，沉积在衬底802中蚀刻的沟槽内的介电材料)与每个其它二极管810和衬底802隔离。二极管810是栅控二极管，各自具有连接到p阱815的栅极820(例如，使用金属化迹线和/或键合线)，并且通过栅极介电层822与衬底802和n阱812分离。在图8A中从左向右看，第一二极管810的n阱825连接到第二二极管810的p阱815。类似地，第二二极管810的n阱825连接到第三二极管810的p阱815。第一二极管810的p阱815连接到端840，并且第三二极管810的n阱825连接到端845。

图8B示出了适用于本文中的实施例的形成在半导体体积绝缘体内(例如，绝缘体上硅衬底的硅层中)的示例二极管链850的电路图和横截面示意图。如图所示，二极管链850具有第一电流端890和第二电流端895，其中三个二极管860串联连接在第一电流端890与第二电流端895之间。二极管链850类似于二极管链810，但是使用绝缘体上半导体技术(例如，绝缘体上硅或“SOI”)制造的。

如图所示，二极管串850具有第一电流端890和第二电流端895，其中三个二极管860串联连接在第一电流端890与第二电流端895之间。二极管860形成在绝缘层(例如，未示出的硅衬底或任何其它合适的衬底上的掩埋氧化物层852)上方的n型阱862内。每个二极管860包括p掺杂阱875和重n掺杂阱885。每个二极管860通过掩埋氧化物层852和沟槽隔离区874(例如，沉积在邻近于每个n阱862的蚀刻沟槽内的介电材料)与每个其它二极管860隔离。二极管860示出为栅控二极管，各自具有连接到所述二极管860的p阱875的栅极870(例如，使用金属化迹线和/或键合线)，并且通过栅极介电层872与对应n阱862分离。在图8B中从左向右看，第一二极管860的n阱885连接到第二二极管860的p阱875。类似地，第二二极管860的n阱885连接到第三二极管860的p阱875。第一二极管860的p阱875连接到端890，并且第三二极管860的n阱885连接到端895。

仅出于说明的目的，二极管链800、850各自示出为包括三个二极管，并且二极管810、860示出为栅控二极管。将理解，根据本文中的实施例，可以使用任何合适数量的二极管和任何合适类型的二极管。

上述每个VCCS元件(例如，每个VCSS 530、每个二极管链630或每个二极管链780)被配置成在ESD事件的初始阶段期间使电流平行于对应开关晶体管(例如，晶体管520、620、720)的漏极-体结流动。因此，每个晶体管可以支持更大的内部电流流动，而不会损坏漏极-体结(与晶体管仅仅充当常规FET时的电流限制相比)。当设计基于晶体管的开关电路时，这种增加的电流容限实现了更大的设计自由度。例如，可以使用晶体管栅极与栅极和驱动这些栅极的电路之间的较低电阻值。类似地，可以在晶体管体与VSS之间使用较低电阻值。此外，因为可以确保ESD保护，所以可以考虑电压比原本实际更高的开关(从而增加总组件密度)。更一般地说，可以为使用设计人员可能不熟悉的新技术的新设计提供额外的安全余量，从而减少修改设计以满足ESD容限要求的需要。

可以借助于以下例子中的一个或多个例子来理解实施例的特征：

例子1：一种电子开关装置包括输入端、输出端以及第一场效应晶体管和第二场效应晶体管。第一场效应晶体管(FET)具有第一电流端、第二电流端、第一电流端与第二电流端之间的沟道区以及体区。第一FET被配置成经由第一FET的沟道区在输入端与第一FET的第二电流端之间提供第一导电电流路径。第二FET与第一FET串联连接在输入端与输出端之间，并且具有第一电流端、第二电流端、所述FET的第一电流端与第二电流端之间的沟道区，以及体区。第二FET被配置成经由第二FET的沟道区在第一FET的第二电流端与输出端之间提供第二导电电流路径。例子1的电子开关装置包括：第一静电放电(ESD)保护电路，所述第一ESD保护电路电耦合到第一FET的第一电流端和第一FET的体区；以及第二ESD保护电路，所述第二ESD保护电路电耦合到第二FET的第一电流端和第二FET的体区。

在一些例子中，例子1的第一ESD保护电路和第二ESD保护电路是包括相应的第一和第二电压控制电流源(VCCS)元件的无源电路。在一些此类例子中，第一和第二VCCS元件中的每一个VCCS元件被配置成根据施加的电压与在预定阈值电压处具有拐点的电流之间的非线性关系输出电流。

例子2：根据例子1所述的装置，其中第一ESD保护电路包括第一组二极管，所述第一组二极管串联连接在第一FET的第一电流端与第一FET的体区之间。第一组二极管中的二极管被定向成从第一FET的第一电流端朝向第一FET的体区传递电流。所述装置另外包括第二ESD保护电路，所述第二ESD保护电路包括第二组二极管，所述第二组二极管串联连接在第二FET的第一电流端与第二FET的体区之间。第二组二极管中的二极管被定向成从第二FET的第一电流端朝向第二FET的体区传递电流。

例子3：根据例子1至2中任一项所述的装置，其中第一ESD保护电路另外包括第三组二极管，所述第三组二极管串联连接在第一FET的第二电流端与第一FET的体区之间。第三组二极管中的二极管被定向成从第一FET的第二电流端朝向第一FET的体区传递电流。在此例子中，第二ESD保护电路还包括第四组二极管，所述第四组二极管串联连接在第二FET的第二电流端与第二FET的体区之间。第四组二极管中的二极管被定向成从第二FET的第二电流端朝向第二FET的体区传递电流。

例子4：根据例子1至3中任一项所述的装置，其中电子开关装置的二极管和FET被配置成使得电子开关装置被配置成承受从输入端流动到输出端的至少1.5安培的峰值ESD电流而不会受到损坏。

例子5：根据例子1至4中任一项所述的装置，其中电子开关装置具有小于或等于350飞秒的开关品质因子，所述开关品质因子由在电子开关装置的输入端与输出端之间测量的导通状态电阻与电子开关装置的在输入端与输出端之间测量的断开状态电容的乘积限定。

例子6：根据例子1至5中任一项所述的装置，其中电子开关装置具有小于或等于100飞秒的开关品质因子，所述开关品质因子由在电子开关装置的输入端与输出端之间测量的导通状态电阻与电子开关装置的在输入端与输出端之间测量的断开状态电容的乘积限定。

例子7：根据例子1至6中任一项所述的装置，其中第一FET和第二FET以及第一组二极管和第二组二极管形成在单个半导体衬底内。

例子8：根据例子1至7中任一项所述的装置，其中，当电子开关装置暴露于大于输入端处相对于输出端的电势测量的第一预定电压的电压时，第一ESD保护电路被配置成使得电流经由第一FET的体区在第一FET的第一电流端与第一FET的第二电流端之间流动。第二ESD保护电路被配置成使得电流经由第二FET的体区在第二FET的第一电流端与第二FET的第二电流端之间流动。

例子9：根据例子1至8中任一项所述的装置，其中第一导电电流路径具有第一电导率并且第二导电电流路径具有第二电导率。当电子开关装置暴露于大于输入端处相对于输出端的电势测量的第一预定电压的电压时，第一FET被配置成经由第一FET的体区在输入端与第一FET的第二电流端之间提供第三导电电流路径。第三导电电流路径具有大于第一电导率的第三电导率。当电子开关装置暴露于大于输入端处相对于输出端的电势测量的第一预定电压的电压时，第二FET被配置成经由第二FET的体区在第二FET的第二电流端与输出端之间提供第四导电电流路径。第四导电电流路径具有大于第二电导率的第四电导率。

例子10：根据例子1至9中任一项所述的装置，其中第一FET的第一电流端、第二电流端和体区被配置并布置成形成寄生第一双极结晶体管(BJT).第一FET的体区对应于第一BJT的基极，并且第一FET的第一电流端和第二电流端对应于第一BJT的第一电流端和第二电流端。第二FET的第一电流端、第二电流端和体区被布置成形成寄生第二BJT。第二FET的体区对应于第二BJT的基极，并且第二FET的第一电流端和第二电流端对应于第二BJT的第一电流端和第二电流端。当电子开关装置暴露于大于输入端处相对于输出端的电势测量的第一预定电压的电压时，第一ESD保护电路和第二ESD保护电路被配置成偏置第一BJT的基极和第二BJT的基极，使得第一BJT和第二BJT处于导通状态，所述导通状态允许电流经由对应FET的体区从每个BJT的第一电流端流动到所述BJT的第二电流端。

例子11：根据例子1至10中任一项所述的装置，其另外包括串联连接在第一FET与第二FET之间的第三FET以及第三ESD保护电路。第三FET具有第一电流端、第二电流端、第一电流端与第二电流端之间的沟道区以及体区。第三FET被配置成经由第三FET的沟道区在第三FET的第一电流端与第三FET的第二端之间提供导电电流路径。第三ESD保护电路电耦合到第三FET的第一电流端和第三FET的体区。第三ESD保护电路包括串联连接在第三FET的第一电流端与第三FET的体区之间的第三组二极管。第三组二极管中的二极管被定向成从第三FET的第一电流端朝向第三FET的体区传递电流。

例子12：一种电子开关装置包括输入端、输出端以及第一场效应晶体管和第二场效应晶体管。第一场效应晶体管(FET)具有第一电流端、第二电流端、第一电流端与第二电流端之间的沟道区以及体区。第一FET被配置成经由第一FET的沟道区在输入端与第一FET的第二电流端之间提供第一导电电流路径。第二FET与第一FET串联连接在输入端与输出端之间，并且具有第一电流端、第二电流端、所述FET的第一电流端与第二电流端之间的沟道区，以及体区。第二FET被配置成经由第二FET的沟道区在第一FET的第二电流端与输出端之间提供第二导电电流路径。例子13的电子开关装置包括第一静电放电(ESD)保护电路，所述第一ESD保护电路电耦合在第一FET的第一电流端和第二电流端两者与第一FET的体区之间。例子13的电子开关装置还包括第二ESD保护电路，所述第二ESD保护电路耦合在第二FET的第一电流端和第二电流端与第二FET的体区之间。

例子13：根据例子12所述的装置，其中第一ESD电路包括第一组二极管和第二组二极管，并且第二ESD保护电路包括第三组二极管和第四组二极管。第一组二极管中的二极管串联连接在第一FET的第一电流端与第一FET的体区之间并且被定向成从第一FET的第一电流端朝向第一FET的体区传递电流。第二组二极管中的二极管串联连接在第一FET的第二电流端与第一FET的体区之间并且被定向成从第一FET的第二电流端朝向第一FET的体区传递电流。第三组二极管中的二极管串联连接在第二FET的第一电流端与第二FET的体区之间并且被定向成从第二FET的第一电流端朝向第二FET的体区传递电流。第四组二极管中的二极管串联连接在第二FET的第二电流端与第二FET的体区之间并且被定向成从第二FET的第二电流端朝向第二FET的体区传递电流。

例子14：根据例子12至13中任一项所述的装置，其中，当电子开关装置暴露于大于输入端处相对于输出端的电势测量的第一预定电压的电压时，第一ESD保护电路被配置成使得电流经由第一FET的体区在第一方向上在第一FET的第一电流端与第一FET的第二电流端之间流动；并且第二ESD保护电路被配置成使得电流经由第二FET的体区在第一方向上在第二FET的第一电流端与第二FET的第二电流端之间流动。当电子开关装置暴露于大于输出端处相对于输入端的电势测量的第二预定电压的电压时，第一ESD保护电路被配置成使得电流经由第一FET的体区在与第一方向相反的第二方向上在第一FET的第二电流端与第一FET的第一电流端之间流动；并且第二ESD保护电路被配置成使得电流经由第二FET的体区在第二方向上在第二FET的第二电流端与第二FET的第一电流端之间流动。

例子15：根据例子12至14中任一项所述的装置，其中二极管和FET被配置成使得开关装置被配置成承受从输入端流动到输出端的至少1.5安培的峰值ESD电流而不会受到损坏，并承受从输出端流动到输入端的至少1.5安培的峰值ESD电流而不会受到损坏。

例子16：根据例子12至15中任一项所述的装置，其中电子开关装置具有小于或等于350飞秒的开关品质因子，所述开关品质因子由在电子开关装置的输入端与输出端之间测量的导通状态电阻与电子装置的在输入端与输出端之间测量的断开状态电容的乘积限定。

例子17：根据例子12至16中任一项所述的装置，其中电子开关装置具有小于或等于100飞秒的开关品质因子，所述开关品质因子由在电子开关装置的输入端与输出端之间测量的导通状态电阻与电子装置的在输入端与输出端之间测量的断开状态电容的乘积限定。

例子18：根据例子12至17中任一项所述的装置，其中所述装置包括串联在第一FET与第二FET之间的第三FET以及第三ESD保护电路。第三FET具有第一电流端、第二电流端、第一电流端与第二电流端之间的沟道区以及体区。第三FET被配置成经由第三FET的沟道区在第三FET的第一电流端与第三FET的第二电流端之间提供第三导电电流路径。第三ESD保护电路电耦合在第三FET的第一电流端和第二电流端两者与第三FET的体区之间。

前述详细描述本质上仅为说明性的，并且不意图限制主题的实施例或此类实施例的应用和使用。如本文中所使用，词语“示例性”意指“充当例子、实例或说明”。本文中描述为示例性的任何实施方案不一定解释为比其它实施方案优选或有利。此外，不希望受到前述技术领域、背景技术或具体实施方式中呈现的任何所表达或暗示的理论束缚。

应理解，本发明的应用不受限于阐述于前述描述中的或附图中示出的组件的构造和布置的详细内容。本发明能够具有其它实施例并且以各种方式实践或进行。并且，应当理解，本文所使用的措词和术语是出于描述的目的且不应被视为是限制性的。本文中使用“包括(including/comprising)”或“具有”以及其变体意在涵盖其后列出的项目和其等效物以及额外项目。除非另外指定或限制，否则术语“安装”、“连接”、“支撑”和“耦合”及其变型被广泛地使用，并且涵盖直接和间接的安装、连接、支撑和耦合。另外，“连接”和“耦合”不限于物理或机械连接或耦合。

呈现前述论述以使本领域的技术人员能够实现和使用本发明的实施例。在不脱离本发明的实施例的情况下，本领域的技术人员将容易了解对所示出实施例的各种修改，且本文的原理可应用于其它实施例和应用。因此，本发明的实施例不旨在限于所示出的实施例，而是应被赋予与本文所公开的原理和特征相一致的最广范围。前述详细描述应参考附图来阅读，其中不同图中的相同元件具有相同的附图标记。不一定按比例绘制的附图描绘了所选择的实施例，并且不旨在限制本发明的实施例的范围。本领域的技术人员将认识到本文中所提供的例子具有许多有用的替代方案并且属于本发明的实施例的范围内。

本文中包含的各图中示出的连接线预期表示各种元件之间的示例性功能关系和/或物理耦合。应注意，许多可替换或额外的功能关系或物理连接可存在于主题的实施例中。另外，本文中还可仅出于参考的目的使用某些术语，并且因此所述术语并不意图为限制性的，并且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。

如本文中所使用，“节点”或“端”意指存在给定信号、逻辑电平、电压、数据模式、电流或量的任何内部或外部参考点、连接点、结、信号线、导电元件等。此外，两个或更多个节点可以通过一个物理元件实现(并且两个或更多个信号即使在公共节点处接收或输出也可进行多路复用、调制或以其它方式区分)。

前述描述指代元件或节点或特征“连接”或“耦合”在一起。如本文中所使用，除非以其它方式明确地陈述，否则“连接”意指一个元件直接接合到另一元件(或直接与另一元件通信)，并且不必以机械方式接合。同样，除非以其它方式明确地陈述，否则“耦合”意指一个元件直接或间接接合到另一元件(或直接或间接地以电学或其它方式与另一元件连通)，并且不一定以机械方式接合。因此，虽然附图中示出的示意图描绘元件的一个示例性布置，但是额外的中间元件、装置、特征或组件可存在于所描绘主题的实施例中。