半导体结构的制备方法及半导体结构

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体结构的制备方法及半导体结构。

背景技术

随着半导体工艺技术的不断发展，SiC(碳化硅)功率器件因其具有优秀的耐高压、高频、耐高温等特点，具有广泛的应用前景。目前主流的SiC功率器件主要有平面型和沟槽型两种结构，因沟槽型结构的沟道由水平转向竖直方向，不占用芯片的面积，所以结构之间的间距可以做的比平面型小，具有更高的沟道密度，因而受到广泛关注。沟槽型SiC功率器件的制备过程中，对外延层进行刻蚀形成沟槽时，需要沟槽的刻蚀深度远小于外延层厚度，即沟槽刻蚀需要停在外延层内的某个深度。

然而，因为整个SiC外延层是同种性质材料，所以不能通过常规的刻蚀产物光谱分析检测停止层的方式(停止层与被刻蚀材料的性质不同)，确定刻蚀停止的时机，导致沟槽刻蚀深度难以精确控制，影响器件尺寸和性能。

发明内容

基于此，有必要针对上述问题提供一种半导体结构的制备方法及半导体结构。

为了解决上述问题，一方面，本申请提供了一种半导体结构的制备方法，包括：

提供衬底；

于所述衬底的表面形成第一导电类型的第一外延层；

于所述第一导电类型的第一外延层远离所述衬底的表面形成第二导电类型的外延材料层，所述第二导电类型与所述第一导电类型不同；

于所述第二导电类型的外延材料层远离所述第一导电类型的第一外延层的表面形成第一导电类型的外延材料层；

以所述第二导电类型的外延材料层作为刻蚀停止侦测层，刻蚀所述第一导电类型的外延材料层，以得到第一导电类型的第二外延层，所述第一导电类型的第二外延层内形成有沟槽。

本申请的半导体结构的制备方法，通过在第一导电类型的第一外延层的表面形成第二导电类型的外延材料层，在第二导电类型的外延材料层的表面形成第一导电类型的外延材料层，第二导电类型的外延材料层与第一导电类型的外延材料层为不同类型，刻蚀产物发生变化，通过侦测反应物光谱变化或质谱分析，可以将第二导电类型的外延材料层作为刻蚀停止侦测层，刻蚀位于第二导电类型的外延材料层上的第一导电类型的外延材料层，以在第一导电类型的外延材料层内形成尺寸精确的沟槽，即通过控制第一导电类型的外延材料层的厚度便可精确控制所得沟槽的深度，帮助提升半导体结构尺寸的准确性，获得性能优良的器件。

在其中一个实施例中，所述以所述第二导电类型的外延材料层作为刻蚀停止侦测层，刻蚀所述第一导电类型的外延材料层，以得到第一导电类型的第二外延层之后，还包括：

对所述沟槽底部的所述第二导电类型的外延材料层进行第一导电类型的离子注入，以得到包括交替排布的第一导电类型掺杂区和第二导电类型掺杂区的外延层。

在其中一个实施例中，所述对所述沟槽底部的所述第二导电类型的外延材料层进行第一导电类型的离子注入，以得到包括交替排布的第一导电类型掺杂区和第二导电类型掺杂区的外延层之后，还包括：

于所述第一导电类型的第二外延层内形成第一导电类型的阱区、第二导电类型的阱区及第二导电类型的注入区；其中，所述第二导电类型的注入区贯穿所述第一导电类型的阱区、所述第二导电类型的阱区及所述第一导电类型的第二外延层，与所述第二导电类型掺杂区相接触。

在其中一个实施例中，所述于所述第一导电类型的第二外延层内形成第一导电类型的阱区、第二导电类型的阱区及第二导电类型的注入区之后，还包括：

于所述沟槽内形成介质层，所述介质层覆盖所述沟槽的侧壁及底部；

于所述沟槽内形成导电层。

在其中一个实施例中，所述第一导电类型包括N型且所述第二导电类型包括P型，或所述第一导电类型包括P型且所述第二导电类型包括N型。

本申请还提供一种半导体结构，包括：

衬底；

第一导电类型的第一外延层，位于所述衬底的表面；

外延层，包括交替排布的第一导电类型掺杂区及第二导电类型掺杂区，位于所述第一导电类型的第一外延层远离所述衬底的表面；

第一导电类型的第二外延层，位于所述外延层远离所述第一导电类型的第一外延层的表面；

沟槽，位于所述第一导电类型的第二外延层内。

在其中一个实施例中，所述衬底包括碳化硅衬底，所述第一导电类型的第一外延层、所述第二导电类型的外延材料层及所述第一导电类型的第二外延层均包括碳化硅外延层。

在其中一个实施例中，所述半导体结构还包括：

第一导电类型的阱区，位于所述第一导电类型的第二外延层内；

第二导电类型的阱区，位于所述第一导电类型的第二外延层内，且位于所述第一导电类型的阱区与所述外延层之间；

第二导电类型的注入区，贯穿所述第一导电类型的阱区、所述第二导电类型的阱区及所述第一导电类型的第二外延层，与所述第二导电类型掺杂区相接触。

在其中一个实施例中，所述半导体结构还包括：

介质层，覆盖所述沟槽的侧壁及底部；

导电层，位于所述沟槽内。

在其中一个实施例中，所述第一导电类型包括N型且所述第二导电类型包括P型，或所述第一导电类型包括P型且所述第二导电类型包括N型。

本申请的半导体结构，包括衬底、第一导电类型的第一外延层、外延层、第一导电类型的第二外延层及沟槽；第一导电类型的第一外延层、外延层、第一导电类型的第二外延层共同构成本申请半导体结构的外延层，沟槽位于第一导电类型的第二外延层内，相较于常规的整个外延层为相同类型材料、沟槽深度无法控制的情况，本申请的沟槽位于第一导电类型的第二外延层内，通过控制第一导电类型的第二外延层的厚度便可精确控制所得沟槽的深度，帮助提升半导体结构尺寸的准确性，获得性能优良的器件。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的半导体结构的制备方法的流程图；

图2为一实施例中提供的半导体结构的制备方法中步骤S101所得结构的截面结构示意图；

图3为一实施例中提供的半导体结构的制备方法中步骤S102的步骤流程图；

图4为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面结构示意图；

图5为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面结构示意图；

图6为一实施例中提供的半导体结构的制备方法中步骤S105所得结构的截面结构示意图；

图7为一实施例中提供的半导体结构的制备方法中对沟槽底部的第二导电类型的外延材料层进行第一导电类型的离子注入的步骤所得结构的截面结构示意图；

图8为一实施例中提供的半导体结构的制备方法中于第一导电类型的第二外延层内形成第一导电类型的阱区、第二导电类型的阱区及第二导电类型的注入区的步骤所得结构的截面结构示意图；

图9为一实施例中提供的半导体结构的制备方法中于沟槽内形成介质层和导电层所得结构的截面结构示意图。

附图标记说明：

1-衬底；21-第一导电类型的第一外延层；22-外延层；221-第二导电类型的外延材料层；222-第一导电类型掺杂区；223-第二导电类型掺杂区；23-第一导电类型的第二外延层；231-第一导电类型的外延材料层；3-沟槽；4-第一导电类型的阱区；5-第二导电类型的阱区；6-第二导电类型的注入区；7-介质层；8-导电层；81-金属阻挡层；82-主导电层。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。

随着半导体工艺技术的不断发展，SiC(碳化硅)功率器件因其具有优秀的耐高压、高频、耐高温等特点，具有广泛的应用前景。目前主流的SiC功率器件主要有平面型和沟槽型两种结构，因沟槽型结构的沟道由水平转向竖直方向，不占用芯片的面积，所以结构之间的间距可以做的比平面型小，具有更高的沟道密度，因而受到广泛关注。沟槽型SiC功率器件的制备过程中，对外延层进行刻蚀形成沟槽时，需要沟槽的刻蚀深度远小于外延层厚度，即沟槽刻蚀需要停在外延层内的某个深度。

然而，因为整个SiC外延层是同种性质材料，所以不能通过常规的刻蚀产物光谱分析检测停止层的方式(停止层与被刻蚀材料的性质不同)，确定刻蚀停止的时机，导致沟槽刻蚀深度难以精确控制，影响器件尺寸和性能。

基于此，有必要针对上述问题提供一种半导体结构的制备方法及半导体结构。

如图1所示，本申请提供了一种半导体结构的制备方法，包括：

S101：提供衬底；

S102：于衬底的表面形成第一导电类型的第一外延层；

S103：于第一导电类型的第一外延层远离衬底的表面形成第二导电类型的外延材料层，第二导电类型与第一导电类型不同；

S104：于第二导电类型的外延材料层远离第一导电类型的第一外延层的表面形成第一导电类型的外延材料层；

S105：以第二导电类型的外延材料层作为刻蚀停止侦测层，刻蚀第一导电类型的外延材料层，以得到第一导电类型的第二外延层，第一导电类型的第二外延层内形成有沟槽。

其中，经过步骤S101-S105后获得的半导体结构可以参阅图6。当然，为了便于理解本发明，图6给出的是采用本发明的半导体结构的制备方法所制备出的半导体结构的一种示例，采用本发明的半导体结构的制备方法所制备出的电半导体结构还可以有其他合适的示例，本发明在此均不做限制。

上述实施例中的半导体结构的制备方法，通过在第一导电类型的第一外延层的表面形成第二导电类型的外延材料层，在第二导电类型的外延材料层的表面形成第一导电类型的外延材料层，第二导电类型的外延材料层与第一导电类型的外延材料层为不同类型，刻蚀产物发生变化，通过侦测反应物光谱变化或质谱分析，可以将第二导电类型的外延材料层作为刻蚀停止侦测层，刻蚀位于第二导电类型的外延材料层上的第一导电类型的外延材料层，以在第一导电类型的外延材料层内形成尺寸精确的沟槽，即通过控制第一导电类型的外延材料层的厚度便可精确控制所得沟槽的深度，帮助提升半导体结构尺寸的准确性，获得性能优良的器件。

在步骤S101中，请参阅图1中的S101步骤及图2，提供衬底1。

其中，衬底1可以包括但不仅限于碳化硅衬底，也可以是其他任意合适的衬底材料，本实施例不做限制。

在步骤S102中，请参阅图1中的S102步骤及图3，于衬底1的表面形成第一导电类型的第一外延层21。

其中，第一导电类型可以为N型，也可以为P型。示例性的，第一导电类型可以为N型时，掺杂元素可以包括氮元素、磷元素、砷元素或锑元素中的至少一种；掺杂元素的掺杂浓度可以是1E15cm-

示例性的，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺的方式于衬底1的表面形成第一导电类型的第一外延层21。第一导电类型的第一外延层21可以包括但不仅限于碳化硅外延层。

在步骤S103中，请参阅图1中的S103步骤及图4，于第一导电类型的第一外延层21远离衬底1的表面形成第二导电类型的外延材料层221，第二导电类型与第一导电类型不同。

其中，第二导电类型可以为N型，也可以为P型。示例性的，本实施例中第二导电类型为P型时，掺杂元素可以包括铝元素、硼元素、铟元素或镓元素中的至少一种；掺杂元素的掺杂浓度可以为1E17cm

在一些示例中，第二导电类型的外延材料层221的厚度可以是0.3μm～0.8μm。示例性的，第二导电类型的外延材料层221的厚度可以是0.3μm、0.4μm、0.5μm、0.6μm、0.7μm或0.8μm，也可以是其他厚度，不受所例举的具体厚度限制。

示例性的，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺的方式于第一导电类型的第一外延层21远离衬底1的表面形成第二导电类型的外延材料层221。第二导电类型的外延材料层221可以包括但不仅限于碳化硅外延层。

在步骤S104中，请参阅图1中的S104步骤及图5，于第二导电类型的外延材料层221远离第一导电类型的第一外延层21的表面形成第一导电类型的外延材料层231。

示例性的，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺的方式于第二导电类型的外延材料层221远离第一导电类型的第一外延层21的表面形成第一导电类型的外延材料层231。第一导电类型的外延材料层231可以包括但不仅限于碳化硅外延层。

其中，本实施例中，第一导电类型的外延材料层231为N型外延材料层时，掺杂元素可以包括氮元素、磷元素、砷元素或锑元素中的至少一种；掺杂元素的掺杂浓度可以是1E15cm-

进一步地，第一导电类型的外延材料层231的掺杂元素与第一导电类型的第一外延层21的掺杂元素相同；第一导电类型的外延材料层231的掺杂元素的掺杂浓度与第一导电类型的第一外延层21的掺杂元素的掺杂浓度相同。

需要说明的是，此步骤形成的第一导电类型的外延材料层231的厚度，需要提前设置为后续形成沟槽3时沟槽3对应所需厚度。

在一些示例中，第一导电类型的第一外延层21的厚度、第二导电类型的外延材料层221的厚度以及第一导电类型的外延材料层231的厚度之和，可以大于或等于12μm。

在步骤S105中，请参阅图1中的S105步骤及图6，以第二导电类型的外延材料层221作为刻蚀停止侦测层，刻蚀第一导电类型的外延材料层231，以得到第一导电类型的第二外延层23，第一导电类型的第二外延层23内形成有沟槽3。

其中，可以采用湿法腐蚀工艺或干法刻蚀工艺中的任意一种对第一导电类型的外延材料层231进行刻蚀。

示例性的，可以通过刻蚀设备探测刻蚀的副产物并对副产物进行光谱分析或者对排气进行质谱分析，确定终止刻蚀点，以获得深度与第一导电类型的外延材料层231厚度相接近的沟槽3，以及获得具有沟槽3的第一导电类型的第二外延层23。

上述实施例中，第二导电类型的外延材料层221与第一导电类型的外延材料层231为不同类型，因此刻蚀第一导电类型的外延材料层231时不会往下继续刻蚀第二导电类型的外延材料层221，可以获得精确的沟槽3深度。

在一些实施例中，以第二导电类型的外延材料层221作为刻蚀停止侦测层，刻蚀第一导电类型的外延材料层231，以得到第一导电类型的第二外延层23，第一导电类型的第二外延层23内形成有沟槽3，可以包括：于第一导电类型的外延材料层231远离第二导电类型的外延材料层221的表面形成硬掩膜层；于硬掩膜层远离第一导电类型的外延材料层231的表面形成光阻层；对光阻层进行曝光显影，以得到图形化光阻层，图形化光阻层具有第一开口，第一开口暴露出部分硬掩膜层；基于第一开口刻蚀硬掩膜层，以得到具有第二开口的图形化硬掩膜层，第二开口暴露出部分第一导电类型的外延材料层231；去除图形化光阻层；基于第二开口刻蚀第一导电类型的外延材料层231，以于第一导电类型的外延材料层231内形成多个间隔排布的沟槽3。

其中，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺的方式于第一导电类型的外延材料层231远离第二导电类型的外延材料层221的表面形成硬掩膜层，硬掩膜层包括氧化硅层；可以采用涂布法中的旋涂的方式于硬掩膜层远离第一导电类型的外延材料层231的表面形成光阻层，光阻层可以包括正性光阻层，也可以包括负性光阻层。

上述实施例中，基于图形化光阻层得到图形化硬掩膜层，图形化光阻层的第一开口具有精确的形状和尺寸，因此得到的图形化硬掩膜层的第二开口也具备精确的形状和尺寸，使得基于第二开口刻蚀第一导电类型的外延材料层231得到的沟槽3也具备精确的形状和尺寸。

在其中一个实施例中，以第二导电类型的外延材料层221作为刻蚀停止侦测层，刻蚀第一导电类型的外延材料层231，以得到第一导电类型的第二外延层23之后，还可以包括：对沟槽3底部的第二导电类型的外延材料层221进行第一导电类型的离子注入的步骤，以得到包括交替排布的第一导电类型掺杂区222和第二导电类型掺杂区223的外延层22，所得结构如图7所示。

其中，对沟槽3底部的第二导电类型的外延材料层221进行第一导电类型的离子注入之前，保留前述获得沟槽3用到的图形化硬掩膜层作为离子注入的阻挡层，以保证可以准确地对沟槽3底部的第二导电类型的外延材料层221进行第一导电类型的离子注入，而不影响到沟槽3以外的第一导电类型的第二外延层23。在对沟槽3底部的第二导电类型的外延材料层221进行第一导电类型的离子注入之后，便可以去除图形化硬掩膜层。

另外，对沟槽3底部的第二导电类型的外延材料层221进行第一导电类型的离子注入的浓度需要大于第一导电类型的第一外延层21中的掺杂元素的掺杂浓度，并大于或等于第二导电类型的外延材料层221中的掺杂元素的掺杂浓度。即，第一导电类型掺杂区222中第一导电类型元素的掺杂浓度大于或等于第二导电类型掺杂区223中第二导电类型元素的掺杂浓度。

需要说明的是，对沟槽3底部的第二导电类型的外延材料层221进行第一导电类型的离子注入后，离子会部分扩散至沟槽3外部的第二导电类型的外延材料层221内，因此得到的第一导电类型掺杂区222会有部分位于沟槽3底部外侧，可参阅图7。

上述实施例中，通过对沟槽3底部的第二导电类型的外延材料层221进行第一导电类型的离子注入，以将部分第二导电类型的外延材料层221的类型转化为第一导电类型，获得第一导电类型掺杂区222；第一导电类型掺杂区222与第一导电类型的第一外延层21为同一类型，可以均匀整个外延结构的性能。

在其中一个实施例中，对沟槽3底部的第二导电类型的外延材料层221进行第一导电类型的离子注入，以得到包括交替排布的第一导电类型掺杂区222和第二导电类型掺杂区223的外延层22之后，还可以包括：于第一导电类型的第二外延层23内形成第一导电类型的阱区4、第二导电类型的阱区5及第二导电类型的注入区6的步骤，所得结构如图8所示；其中，第二导电类型的注入区6贯穿第一导电类型的阱区4、第二导电类型的阱区5及第一导电类型的第二外延层23，第二导电类型的注入区6与第二导电类型掺杂区223相接触。

上述实施例中，第二导电类型的注入区6与第二导电类型掺杂区223相接触，且第二导电类型掺杂区223位于第二导电类型的注入区6的下方，因此第二导电类型掺杂区223可以作为注入区使用，以增加注入区的总深度，降低形成半导体结构的注入区的工艺难度，提升器件良率。

在其中一个实施例中，于第一导电类型的第二外延层23内形成第一导电类型的阱区4、第二导电类型的阱区5及第二导电类型的注入区6之后，还可以包括如下步骤：于沟槽3内形成介质层7，介质层7覆盖沟槽3的侧壁及底部；于沟槽3内形成导电层8，所得结构如图9所示。

其中，导电层8可以包括金属阻挡层81及主导电层82。金属阻挡层81可以包括但不仅限于氮化钛层；主导电层82可以包括但不仅限于钛层、铜层和钨层中的任意一种。

在其中一个实施例中，第一导电类型包括N型且第二导电类型包括P型，或第一导电类型包括P型且第二导电类型包括N型。

应该理解的是，虽然各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

基于同样的发明构思，本申请还提供一种半导体结构，半导体结构可以采用本申请的半导体结构的制备方法制备得到。如图7所示，半导体结构可以包括：衬底1、第一导电类型的第一外延层21、外延层22、第一导电类型的第二外延层23及沟槽3；第一导电类型的第一外延层21位于衬底1的表面；外延层22包括交替排布的第一导电类型掺杂区222及第二导电类型掺杂区223，外延层22位于第一导电类型的第一外延层21远离衬底1的表面；第一导电类型的第二外延层23位于外延层22远离第一导电类型的第一外延层21的表面；沟槽3位于第一导电类型的第二外延层23内。

其中，沟槽3暴露出外延层22的部分第一导电类型掺杂区222。

上述实施例中的半导体结构，包括衬底1、第一导电类型的第一外延层21、外延层22、第一导电类型的第二外延层23及沟槽3；第一导电类型的第一外延层21、外延层22、第一导电类型的第二外延层23共同构成本申请半导体结构的外延层22，沟槽3位于第一导电类型的第二外延层23内，相较于常规的整个外延层为相同类型材料、沟槽深度无法控制的情况，本申请的沟槽3位于第一导电类型的第二外延层23内，通过控制第一导电类型的第二外延层23的厚度便可精确控制所得沟槽3的深度，帮助提升半导体结构尺寸的准确性，获得性能优良的器件。

示例性的，第一导电类型可以为N型，也可以为P型。示例性的，第一导电类型可以为N型时，第一导电类型的第一外延层21中的掺杂元素可以包括氮元素、磷元素、砷元素或锑元素中的至少一种。第一导电类型的第一外延层21中的掺杂元素的掺杂浓度可以是1E15cm-

示例性的，第二导电类型可以为N型，也可以为P型。示例性的，本实施例中第二导电类型为P型时，第二导电类型掺杂区223中的掺杂元素可以包括铝元素、硼元素、铟元素或镓元素中的至少一种。第二导电类型掺杂区223中的掺杂元素的掺杂浓度可以为1E17cm

示例性的，第一导电类型可以为N型时，第一导电类型的第二外延层23中的掺杂元素可以包括氮元素、磷元素、砷元素或锑元素中的至少一种。第一导电类型的第二外延层23中的掺杂元素的掺杂浓度可以是1E15cm-

进一步地，第一导电类型的第一外延层21的掺杂元素与第一导电类型的第二外延层23的掺杂元素相同；第一导电类型的第一外延层21的掺杂元素的掺杂浓度与第一导电类型的第二外延层23的掺杂元素的掺杂浓度相同。

在一些实施例中，衬底1可以包括但不仅限于碳化硅衬底，第一导电类型的第一外延层21、第二导电类型的外延材料层221及第一导电类型的第二外延层23均可以包括但不仅限于碳化硅外延层。

在一些示例中，外延层22的厚度可以是0.3μm～0.8μm。示例性的，外延层22的厚度可以是0.3μm、0.4μm、0.5μm、0.6μm、0.7μm或0.8μm，也可以是其他厚度，不受所例举的具体厚度限制。

在一些示例中，第一导电类型的第一外延层21的厚度、外延层22的厚度以及第一导电类型的第二外延层23的厚度之和，可以大于或等于12μm。

在一个实施例中，如图8所示，半导体结构还包括：第一导电类型的阱区4、第二导电类型的阱区5及第二导电类型的注入区6；第一导电类型的阱区4位于第一导电类型的第二外延层23内；第二导电类型的阱区5位于第一导电类型的第二外延层23内，且位于第一导电类型的阱区4与外延层22之间；第二导电类型的注入区6，贯穿第一导电类型的阱区4、第二导电类型的阱区5及第一导电类型的第二外延层23，与第二导电类型掺杂区223相接触。

上述实施例中，第二导电类型的注入区6与第二导电类型掺杂区223相接触，且第二导电类型掺杂区223位于第二导电类型的注入区6的下方，因此第二导电类型掺杂区223可以作为注入区使用，以增加注入区的总深度，降低形成半导体结构的注入区的工艺难度，提升器件良率。

在其中一个实施例中，半导体结构还包括：介质层7和导电层8；介质层7覆盖沟槽3的侧壁及底部；导电层8位于沟槽3内。

其中，导电层8可以包括金属阻挡层81及主导电层82。金属阻挡层81可以包括但不仅限于氮化钛层；主导电层82可以包括但不仅限于钛层、铜层和钨层中的任意一种。

在一些实施例中，第一导电类型包括N型且第二导电类型包括P型，或第一导电类型包括P型且第二导电类型包括N型。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。