一种高效低功耗的大容量并行输入输出的EEPROM灵敏读放电路

技术领域

本发明一种高效低功耗的大容量并行输入输出的EEPROM灵敏读放电路，属于带电可擦可编程只读存储器的技术领域。

背景技术

EEPROM(Electrically Erasable Programmable read only memory)是指带电可擦可编程只读存储器。是一种掉电后数据不丢失的存储芯片。EEPROM可以在电脑上或专用设备上擦除已有信息，重新编程。一般用在即插即用。传统的EEPROM灵敏读放电路大多使用电压比较器或电流比较器来检测存储CELL的电压或电流大小，如附图1、图2、图3、图4，但是上述两种方法会附带有电流源、带隙基准等稳定的电流、电压产生电路及电流偏置的电压比较器，难免给芯片带来更大的功耗及更大的面积，抬高芯片的制造成本，降低产品竞争力。

附图5所示的传统读放电路相比于前两种方法更简单：整个电路是用一个读电流、一个共栅极单级放大电路、一个反相器的翻转阈值作为比较电压。但缺点也是比较明显：由于EEPROM存储CELL到读放电流源的通路上存在寄生电容，所以CELL状态截止即读数据“1”时，读电流源首先要对寄生电容充电，当寄生电容的充电电压达到反相器的翻转阈值(VDD/2可调)时，读放电路才会输出数据“1”，由此可知，所述读放电流对寄生电容的充电时间很明显限制了EEPROM的读数据时间，而且随着EEPROM的容量增大，存储CELL的寄生电容也会相应增大，读数据“1”的速度会更慢，数据读出频率也会显著降低；另一个缺点是随着EEPROM的工作电压升高，读出反相器的翻转阈值(VDD/2)也会增大，这样，读数据“1”的时候，充电到翻转阈值的时间会加大，读时间增大，而且重要的一点，充电电压达到VDD/2翻转阈值时，读出反相器上会形成穿通电流，增大EEPROM的功耗，造成不必要的能源浪费。上述技术问题都是本技术领域所亟待解决的或者尽量避免的，尤其针对大容量并行输入输出EEPROM。

发明内容

针对现有技术的不足，本发明公开一种高效低功耗的大容量并行输入输出的EEPROM灵敏读放电路。本发明针对大容量并行输入输出EEPROM，从功耗、芯片面积、读数据速度全方面考虑，不使用带隙基准、传统的电流偏置电压比较器等复杂电路的情况下，极大提高大容量EEPROM的产品性能，并能优化产品，降低功耗，相应节省面积，降低成本，显著提高产品在市场上的竞争力。

发明概述：

一种高效低功耗的大容量并行输入输出的EEPROM灵敏读放电路，其特征在于，包括读时钟控制的逻辑电路、差分输入双端输出电路和锁存控制电路。本发明专利中的电路设计不需要用到带隙基准、电流源、电压比较器、电流比较器等功能模块，在传统的的读放电路(如图1所示)基础上，采用的电压比较器是读时钟控制的逻辑电路(无尾电流源偏置)，由差分输入双端输出电路(Q10、Q11、Q12、Q13、Q14)及锁存控制电路(Q15～Q22)构成，对于大容量的并行输出EEPROM可以明显的降低读放模块功耗，提升读放速度，并且避免穿通电流的形成，极大提高了产品市场竞争力。

根据本发明优选的，所述EEPROM灵敏读放电路的EEPROM CELL输入电路，包括：I_trim控制信号和Pr_c控制信号，用于调节读放电流大小及预充电时间。在芯片制造过程中，工艺发生偏差时，造成电路中的各项参数(电压、电流、寄生电容、电阻)偏差，即可通过调节I_trim、Pr_c信号，找到最适合的读放电流参数，以最小的功耗，达到最优读放性能。

本发明详细的技术方案如下：

一种高效低功耗的大容量并行输入输出的EEPROM灵敏读放电路，其特征在于，包括确定EEPROMcell的“0”“1”状态的非电流源偏置的比较器电路。本发明采用非电流源偏置的电压比较器，这样对于追求读取速度的大容量EEPROM电路可以更好的降低功耗。

根据本发明优选的，所述非电流源偏置的比较器电路为电压比较器电路。

根据本发明优选的，非电流源偏置的比较器电路为读时钟控制的逻辑电路，包括：差分输入双端输出电路及锁存控制电路；

所述差分输入双端输出电路包括Q10～Q14；所述锁存控制电路包括Q15～Q22；本发明电路使用的元器件是主流CMOS(互补金属氧化物半导体)工艺的MOSFET(金属-氧化物半导体场效应晶体管)，即NMOSFET(N沟道MOS管)和PMOSFET(P沟道MOS管)；

其中，输入电压包括基准电压Vref和EEPROMcell的位线电压Vrdbl，基准电压Vref由多电阻分压提供，不需要精确的带隙基准电路，电源电压波动时，基准电压Vref和EEPROMcell的位线电压Vrdbl进行对称性的耦合相应波动；

输入信号包括读时钟rdclk，其中，读时钟rdclk为低时，rdclkb为高：Q10截止，差分输入双端输出电路无电流；Q13、Q14导通；Q16、Q20截止，电路中无电流，锁存器为清除0状态，EEOUT输出为高，此时系统不采集读数据；

读时钟rdclk为高时，rdclkb为低：Q10导通；Q13、Q14截止；若EEPROMcell截止，则位线电压Vrdbl为高电平，Q12导通，Q16导通，Q15、Q16形成通路，产生inv1的高输入电压，使Q21导通，形成锁存回路；EEOUT输出为低电平，即EEPROMcell为擦除或写0状态；

若EEPROMcell为导通或写“1”状态，则位线电压Vrdbl为低电平，则Q11、Q20快速导通，使Q19、Q20形成通路，使Q17导通形成锁存通路，产生inv1的低输入电压，EEOUT输出为高电平，即EEPROMcell为写“1”状态。本发明所述读放电路的整个读数据的比较过程，没有电流源参与，对于大容量EEPROM的多路并行输入输出结构可以节省很可观的功耗。

根据本发明优选的，所述EEPROMcell的读电流由I_trim控制信号控制，根据实际测试来选择需要的读电流大小，由于工艺上的偏差，最初设定的读电流可能会使芯片良率降低，最终芯片会通过I_trim调节来选择合适的读电流以提高芯片良率；所述EEPROMcell中，通过Pr_c控制信号对其位线在读数据之前进行预充电，Pr_c控制信号是针对大容量EEPROMcell的预充电设计的，CELL的容量大，位线bitline上的寄生电容也非常大，在读数据时，若充电时间短，会造成读错，增大读时间，同时会占用系统处理数据速度，所以在读之前可以利用Pr_c信号给bitline预充电，使EEPROM读取数据速度更快，读取数据良率更高。

根据本发明优选的，Is_rd是为整个读放电路提供的读放电流源，Q1发出读控制信号，Q2～6是调节读放电流的镜像管，通过调节I_trim控制信号，得到位线电压Vrdbl上合适的电流值；Pr_c控制信号是预充电信号，Q8、Q9组成预充电通路，在读信号之前，为所述EEPROMcell预充电。本发明电路使用的元器件是主流CMOS(互补金属氧化物半导体)工艺的MOSFET(金属-氧化物半导体场效应晶体管)，即NMOSFET(N沟道MOS管)和PMOSFET(P沟道MOS管)，cg信号连接的栅极器件是FLOTOX器件；此设计使读放更快速的进入工作状态，节省读数据时间，提高读数据良率。

本发明的技术优势在于：

本发明设计了一个高效低功耗的大容量并行输入输出的EEPROM灵敏读放电路，其在简化电路的同时，也极好的优化了芯片读放模块功耗、模块面积、读放速度的问题。

本发明中的电路设计不需要用到带隙基准、传统的电压比较器、电流比较器等功能模块，在传统的读放电路(如图1、2所示)基础上，采用的电压比较器是读时钟控制的逻辑电路(无尾电流源偏置)，由差分输入双端输出电路及锁存控制电路构成，对于大容量的并行输出EEPROM可以明显的降低读放模块功耗，提升读放速度，并且避免穿通电流的形成，极大提高了产品市场竞争力。

附图说明

图1：是现有技术中利用电压比较器的读放电路原理图；

图2：是现有技术中读放电压比较器的电路原理图；

图3：是现有技术中电流比较器的读放拓扑结构示意图；

图4：是现有技术中差分电流比较器结构示意图；

图5：是现有技术中传统读放电路原理图；

图6：本发明所述存储单元位线电压采集电路的原理图；

图7：本发明所述存储数据读放电路的原理图。

具体实施方式

下面结合实施例和说明书附图对本发明做详细说明。

实施例1、

如图7所示，一种高效低功耗的大容量并行输入输出的EEPROM灵敏读放电路，包括确定EEPROMcell的“0”“1”状态的非电流源偏置的比较器电路。

所述非电流源偏置的比较器电路为电压比较器电路。

非电流源偏置的比较器电路为读时钟控制的逻辑电路，包括：差分输入双端输出电路及锁存控制电路；

所述差分输入双端输出电路包括Q10～Q14；所述锁存控制电路包括Q15～Q22；器件Q10的栅极连接读时钟信号rdclk，没有电流偏置，源极接地，漏极连接双输入管Q11、Q12的源极，Q11的栅极连接基准电压Vref，漏极作为一端输出连接Q13的漏极和Q20的栅极，Q12的栅极连接位线Vrdbl，漏极作为另一端输出连接Q14的漏极和Q16的栅极，Q13、Q14的栅极连接读时钟信号rdclk，源极连接电源VDD；Q15和Q19的源极连接电源VDD，Q15的漏极连接Q16的漏极，Q16的源极作为锁存器的输出端连接Q17和Q18的漏极、Q19和Q21的栅极、反相器inv1的输入端，Q15、Q17的栅极连接Q22的漏极、Q21的漏极、Q20的源极，Q20的漏极连接Q19的漏极，Q17、Q18、Q21、Q22的源极接地，Q18、Q22的栅极连接读时钟信号rdclkb，反相器inv1的输出就是本电路模块的输出数据；对于大容量并行输入输出的EEPROM，有多少个数据输出端就必须要有多少个读放电路，所以每一个读放电路的功耗越小，整个的EEPROM的功耗才会降低；

本发明电路使用的元器件是主流CMOS(互补金属氧化物半导体)工艺的MOSFET(金属-氧化物半导体场效应晶体管)，即NMOSFET(N沟道MOS管)和PMOSFET(P沟道MOS管)；

其中，输入电压包括基准电压Vref和EEPROMcell的位线电压Vrdbl，基准电压Vref由多电阻分压提供，不需要精确的带隙基准电路，电源电压波动时，基准电压Vref和EEPROMcell的位线电压Vrdbl进行对称性的耦合相应波动；

输入信号包括读时钟rdclk，其中，读时钟rdclk为低时，rdclkb为高：Q10截止，差分输入双端输出电路无电流；Q13、Q14导通；Q16、Q20截止，电路中无电流，锁存器为清除0状态，EEOUT输出为高，此时系统不采集读数据；

读时钟rdclk为高时，rdclkb为低：Q10导通；Q13、Q14截止；若EEPROMcell截止，则位线电压Vrdbl为高电平，Q12导通，Q16导通，Q15、Q16形成通路，产生inv1的高输入电压，使Q21导通，形成锁存回路；EEOUT输出为低电平，即EEPROMcell为擦除或写0状态；

若EEPROMcell为导通或写“1”状态，则位线电压Vrdbl为低电平，则Q11、Q20快速导通，使Q19、Q20形成通路，使Q17导通形成锁存通路，产生inv1的低输入电压，EEOUT输出为高电平，即EEPROMcell为写“1”状态。

实施例2、

如图6、7所示，如实施例1所述的一种高效低功耗的大容量并行输入输出的EEPROM灵敏读放电路，所述EEPROMcell的读电流由I_trim控制信号控制，根据实际测试来选择需要的读电流大小，所述EEPROMcell中，通过Pr_c控制信号对其位线在读数据之前进行预充电，Pr_c控制信号是针对大容量EEPROMcell的预充电设计的，CELL的容量大，位线bitline上的寄生电容也非常大，在读数据时，若充电时间短，会造成读错，增大读时间，同时会占用系统处理数据速度，所以在读之前可以利用Pr_c信号给bitline预充电，使EEPROM读取数据速度更快，读取数据良率更高。

Is_rd是为整个读放电路提供的读放电流源，Q1是读使能控制的开关器件，栅极接读信号Rd_en，漏极接读放电流源Is_rd，源极接Q2的漏极、栅极和Q3的栅极，Q2、Q3的源极接地；Q3的漏极接Q4的漏极、栅极和Q5的栅极及Q6的栅极，Q4、Q5、Q6、Q8的源极接电源VDD，Q6的漏极接Q7的源极，Q7的栅极接I_trim控制信号，Q8的栅极接预充电信号Pr_c，漏极接Q9的源极，Q5、Q7的漏极连接EEPROMcell的位线Vrdbl和Q9的栅极、漏极；

本发明电路使用的元器件是主流CMOS(互补金属氧化物半导体)工艺的MOSFET(金属-氧化物半导体场效应晶体管)，即NMOSFET(N沟道MOS管)和PMOSFET(P沟道MOS管)；

Q1发出读控制信号，Q2～6是调节读放电流的镜像管，通过调节I_trim控制信号，得到位线电压Vrdbl上合适的电流值；Pr_c控制信号是预充电信号，Q8、Q9组成预充电通路，在读信号之前，为所述EEPROMcell预充电。此设计使读放更快速的进入工作状态，节省读数据时间，提高读数据良率。

当本实施例所述读放电路开始读数据时，信号Rd_en为高电平，Q1导通，使位线电压Vrdbl上有电流通路，此时，整个读放电路功能开启；读时钟rdclk为低时，rdclkb为高，差分输入双端输出电路无电流(Q10截止)，Q13、Q14导通，Q16、Q20截止，电路中无电流，锁存器为清除0状态，EEOUT输出为高；rdclk为高时，rdclkb为低，Q10导通，Q13、Q14截止，系统开始采集数据。

1)若读地址所指向的EEPROM存储CELL属于导通状态，则位线电压Vrdbl为低电平，则Q11、Q20快速导通，使Q19、Q20形成通路使Q17导通形成锁存通路，产生inv1的低输入电压，EEOUT输出为高电平(EEPROM CELL为写“1”状态)；

2)若存储CELL属于截止状态，则位线电压Vrdbl为高，Q12导通，Q16导通，Q15、Q16形成通路，产生inv1的高输入电压，使Q21导通，形成锁存回路，EEOUT输出为低电平(EEPROMCELL为擦除或写0状态)。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。