存储器管理方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理技术，尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。

背景技术

移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。

部分类型的存储器存储装置支持对可复写式非易失性存储器模块执行数据刷新操作，以降低存储于可复写式非易失性存储器模块中的数据的比特错误率(Bit ErrorRate,BER)。然而，实务上，执行数据刷新操作往往会大幅降低存储器存储装置的效能，从而降低存储器存储装置的操作稳定性。

发明内容

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可提升存储器存储装置的操作稳定性。

本发明的范例实施例提供一种存储器管理方法，用于可复写式非易失性存储器模块。所述存储器管理方法包括：检测所述可复写式非易失性存储器模块的状态；根据第一条件与第二条件决定是否对所述可复写式非易失性存储器模块执行数据刷新操作。所述第一条件与所述可复写式非易失性存储器模块中的第一实体单元有关。所述第二条件与所述可复写式非易失性存储器模块中的多个第二实体单元有关。所述数据刷新操作用以在所述可复写式非易失性存储器模块中更新数据，以降低所述数据的比特错误率。

在本发明的范例实施例中，所述第一条件包括所述第一实体单元是否符合第一临界条件。

在本发明的范例实施例中，所述的存储器管理方法还包括：根据所述第一实体单元的损耗程度，判断所述第一实体单元是否符合所述第一临界条件。

在本发明的范例实施例中，所述的存储器管理方法还包括：根据在解码从所述第一实体单元读取的第一数据的过程中，所述第一数据是否在软解码模式中被解码，评估所述第一实体单元的所述损耗程度。

在本发明的范例实施例中，所述第二条件包括所述多个第二实体单元是否符合第二临界条件。

在本发明的范例实施例中，所述的存储器管理方法还包括：根据所述多个第二实体单元的损耗程度及数据存取效能的至少其中之一，判断所述多个第二实体单元是否符合所述第二临界条件。

在本发明的范例实施例中，根据所述多个第二实体单元的所述损耗程度及所述数据存取效能的所述至少其中之一，判断所述多个第二实体单元是否符合所述第二临界条件的步骤包括：根据所述多个第二实体单元中符合第一临界条件的实体单元的总数，判断所述多个第二实体单元是否符合所述第二临界条件。

在本发明的范例实施例中，根据所述第一条件与所述第二条件决定是否对所述可复写式非易失性存储器模块执行所述数据刷新操作的步骤包括：响应于所述第一实体单元符合第一临界条件且所述多个第二实体单元符合第二临界条件，决定对所述可复写式非易失性存储器模块执行所述数据刷新操作。

在本发明的范例实施例中，所述第一条件反映所述第一实体单元的电气效能，且所述第二条件反映所述多个第二实体单元的电气效能。

在本发明的范例实施例中，所述的存储器管理方法还包括：在决定对所述可复写式非易失性存储器模块执行所述数据刷新操作后，对所述可复写式非易失性存储器模块中符合第一临界条件的第三实体单元执行所述数据刷新操作。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：检测所述可复写式非易失性存储器模块的状态；以及根据第一条件与第二条件决定是否对所述可复写式非易失性存储器模块执行数据刷新操作，其中所述第一条件与所述可复写式非易失性存储器模块中的第一实体单元有关，所述第二条件与所述可复写式非易失性存储器模块中的多个第二实体单元有关，并且所述数据刷新操作用以在所述可复写式非易失性存储器模块中更新数据，以降低所述数据的比特错误率。

在本发明的范例实施例中，所述存储器控制电路单元还用以：根据所述第一实体单元的损耗程度，判断所述第一实体单元是否符合所述第一临界条件。

在本发明的范例实施例中，所述存储器控制电路单元还用以：根据在解码从所述第一实体单元读取的第一数据的过程中，所述第一数据是否在软解码模式中被解码，评估所述第一实体单元的所述损耗程度。

在本发明的范例实施例中，所述存储器控制电路单元还用以：根据所述多个第二实体单元的损耗程度及数据存取效能的至少其中之一，判断所述多个第二实体单元是否符合所述第二临界条件。

在本发明的范例实施例中，所述存储器控制电路单元根据所述多个第二实体单元的所述损耗程度及所述数据存取效能的所述至少其中之一，判断所述多个第二实体单元是否符合所述第二临界条件的操作包括：根据所述多个第二实体单元中符合第一临界条件的实体单元的总数，判断所述多个第二实体单元是否符合所述第二临界条件。

在本发明的范例实施例中，所述存储器控制电路单元根据所述第一条件与所述第二条件决定是否对所述可复写式非易失性存储器模块执行所述数据刷新操作的操作包括：响应于所述第一实体单元符合第一临界条件且所述多个第二实体单元符合第二临界条件，决定对所述可复写式非易失性存储器模块执行所述数据刷新操作。

在本发明的范例实施例中，所述存储器控制电路单元还用以：在决定对所述可复写式非易失性存储器模块执行所述数据刷新操作后，对所述可复写式非易失性存储器模块中符合第一临界条件的第三实体单元执行所述数据刷新操作。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口，用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器控制电路单元用以：检测所述可复写式非易失性存储器模块的状态；以及根据第一条件与第二条件决定是否对所述可复写式非易失性存储器模块执行数据刷新操作，其中所述第一条件与所述可复写式非易失性存储器模块中的第一实体单元有关，所述第二条件与所述可复写式非易失性存储器模块中的多个第二实体单元有关，并且所述数据刷新操作用以在所述可复写式非易失性存储器模块中更新数据，以降低所述数据的比特错误率。

在本发明的范例实施例中，所述存储器管理电路还用以：根据所述第一实体单元的损耗程度，判断所述第一实体单元是否符合所述第一临界条件。

在本发明的范例实施例中，所述存储器管理电路还用以：根据在解码从所述第一实体单元读取的第一数据的过程中，所述第一数据是否在软解码模式中被解码，评估所述第一实体单元的所述损耗程度。

在本发明的范例实施例中，所述存储器管理电路还用以：根据所述多个第二实体单元的损耗程度及读写效能的至少其中之一，判断所述多个第二实体单元是否符合所述第二临界条件。

在本发明的范例实施例中，所述存储器管理电路根据所述多个第二实体单元的所述损耗程度及所述读写效能的所述至少其中之一，判断所述多个第二实体单元是否符合所述第二临界条件的操作包括：根据所述多个第二实体单元中符合第一临界条件的实体单元的总数，判断所述多个第二实体单元是否符合所述第二临界条件。

在本发明的范例实施例中，所述存储器管理电路根据所述第一条件与所述第二条件决定是否对所述可复写式非易失性存储器模块执行所述数据刷新操作的操作包括：响应于所述第一实体单元符合第一临界条件且所述多个第二实体单元符合第二临界条件，决定对所述可复写式非易失性存储器模块执行所述数据刷新操作。

在本发明的范例实施例中，所述存储器管理电路还用以：在决定对所述可复写式非易失性存储器模块执行所述数据刷新操作后，对所述可复写式非易失性存储器模块中符合第一临界条件的第三实体单元执行所述数据刷新操作。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以根据所述可复写式非易失性存储器模块的数据存取效能，决定是否对所述可复写式非易失性存储器模块执行数据刷新操作，并且所述数据刷新操作用以在所述可复写式非易失性存储器模块中更新数据，以降低所述数据的比特错误率。

基于上述，在检测可复写式非易失性存储器模块的状态后，是否对可复写式非易失性存储器模块执行数据刷新操作可根据第一条件与第二条件被决定。特别是，第一条件与可复写式非易失性存储器模块中的第一实体单元有关，且第二条件与可复写式非易失性存储器模块中的多个第二实体单元有关。此外，所述数据刷新操作用以在可复写式非易失性存储器模块中更新数据，以降低所述数据的比特错误率。由此，可提升存储器存储装置的操作稳定性。

附图说明

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的范例实施例所示出的数据刷新操作的示意图；

图8是根据本发明的范例实施例所示出的存储器管理方法的流程图；

图9是根据本发明的范例实施例所示出的存储器管理方法的流程图；

图10是根据本发明的范例实施例所示出的存储器管理方法的流程图；

图11是根据本发明的范例实施例所示出的存储器管理方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。

在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42及可复写式非易失性存储器模块43。

连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可通过连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于快速外设部件互连(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、通用串行总线(UniversalSerial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal FlashStorage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。

存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。

存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。

在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。

主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会通过存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收(Garbage Collection,GC)操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。

错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。

在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。在一范例实施例中，一个虚拟区块可包括一或多个实体抹除单元。

存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。

存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。

须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。

存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。

在一范例实施例中，错误检查与校正电路54可包含一或多个解码电路。此解码电路可用于解码从可复写式非易失性存储器模块43读取的数据。例如，解码电路可尝试更正从老化和/或损耗的存储单元中读取的数据中部分或所有错误比特。例如，在一范例实施例中，错误检查与校正电路54可使用低密度奇偶检查码(Low-density parity-check code,LDPC code)来编码与解码数据。然而，在另一范例实施例中，错误检查与校正电路54亦可以支持BCH码、回旋码(convolutional code)、涡轮码(turbo code)等等，本发明不加以限制。须注意的是，在某些情况下(例如存储单元的临界电压的偏移量太大)，则解码电路的解码能力(例如解码成功率)和/或解码速度可能会下降。

在一范例实施例中，在从可复写式非易失性存储器模块43的某一个实体单元中读取数据后，错误检查与校正电路54可基于某一解码模式(亦称为第一解码模式)来解码所读取的数据。在判定第一解码模式无法成功解码此数据后，错误检查与校正电路54可基于另一解码模式(亦称为第二解码模式)来解码所读取的数据。在一范例实施例中，第一解码模式亦称为硬解码模式或重试模式，而第二解码模式亦称为软解码模式。

在一范例实施例中，在第一解码模式中，存储器管理电路51可发送至少一读取指令序列至可复写式非易失性存储器模块43。此读取指令序列可指示可复写式非易失性存储器模块43使用某一个读取电压电平(亦称为硬决策电压电平)来读取某一实体单元中的存储单元。然后，错误检查与校正电路54可基于第一解码模式解码所读取的数据。若解码成功，解码成功的数据可被输出。若解码失败，存储器管理电路51可调整读取电压电平并指示可复写式非易失性存储器模块43使用经调整的读取电压电平来再次读取该实体单元。然后，错误检查与校正电路54可再次解码所读取的数据。存储器管理电路51与错误检查与校正电路54可以重复上述操作，直到解码成功或一个重试计数达到一个重试门槛值为止。此重试计数可反映一个累积解码次数。例如，在第一解码模式中，每调整一次读取电压电平，重试计数可被更新(例如加1)。若重试计数达到重试门槛值，存储器管理电路51可指示错误检查与校正电路54进入第二解码模式。例如，假设重试门槛值为60，则当连续使用60个(或60组)不同的读取电压电平读取同一个实体单元后，此重试计数可被更新为60。此时，重试计数会等于重试门槛值，并且错误检查与校正电路54可进入第二解码模式。

在一范例实施例中，在第二解码模式中，存储器管理电路51可发送至少一读取指令序列至可复写式非易失性存储器模块43。此读取指令序列可指示可复写式非易失性存储器模块43使用多个读取电压电平(亦称为软决策电压电平)来读取一实体单元中的存储单元。须注意的是，在第二解码模式中，多个读取电压电平可被用于读取单一个存储单元，以获得多个比特(亦称为验证比特)。此些验证比特中的某一个比特亦称为硬比特，而其余比特亦称为软比特。例如，假设使用5个读取电压电平来连续读取某一个存储单元而获得5个验证比特，则这5个验证比特可包含1个硬比特与4个软比特。在一范例实施例中，这4个软比特亦可以通过执行逻辑操作而减少为2个或其他数量的软比特。此外，本发明不限制在第二解码模式中用于读取某一个存储单元的读取电压电平的数目、从某一个存储单元读取的硬比特的数目和/或从某一个存储单元读取的软比特的数目。然后，错误检查与校正电路54可基于第二解码模式解码所读取的数据。

一般来说，由于软比特(或者其他类型的辅助解码信息)的使用，基于第二解码模式执行的解码操作的解码成功率可高于基于第一解码模式执行的解码操作的解码成功率。但是，基于第二解码模式执行的解码操作的解码所需时间也大幅高于基于第一解码模式执行的解码操作的解码所需时间。

在一范例实施例中，在第二解码模式中，存储器管理电路51可根据所述软比特来更新可靠度信息。例如，相较于预设的可靠度信息，经更新的可靠度信息可更加符合当前存储单元的老化和/或损耗状态。根据经更新的可靠度信息，错误检查与校正电路54有更高的机率成功解码所读取的数据。

在一范例实施例中，可靠度信息可包括对数相似性比值(Log Likelihood Ratio,LLR)。此对数相似性比值可反映从某一个存储单元读取的数据是比特“0”和/或比特“1”的机率。在一范例实施例中，可靠度信息可通过查表而获得。例如，由存储器模块的供应商所提供的至少一可靠度信息表格可存储于可复写式非易失性存储器模块43中。存储器管理电路51可根据所获得的软比特来查询可靠度信息表格，以获得解码所使用的可靠度信息。在一范例实施例中，可靠度信息亦可通过即时运算而获得。例如，存储器管理电路51可根据所获得的软比特来估计临界电压属于某一个电压范围内的存储单元的总数。存储器管理电路502可根据此总数而动态计算对应于此些存储单元的可靠度信息。在一范例实施例中，根据所述总数而动态获得的可靠度信息可更加符合当前存储单元的老化和/或损耗状态。因此，错误检查与校正电路54的解码成功率可通过使用所述动态获得的可靠度信息而提高。

在一范例实施例中，存储器管理电路51可指示可复写式非易失性存储器模块43执行数据刷新(refresh)操作。此数据刷新操作可用以降低存储于复写式非易失性存储器模块43中的至少部分数据的比特错误率。例如，此数据刷新操作可用以在复写式非易失性存储器模块43中更新数据，以降低该数据的比特错误率。

图7是根据本发明的范例实施例所示出的数据刷新操作的示意图。请参照图7，在一范例实施例中，在数据刷新操作中，存储器管理电路51可指示可复写式非易失性存储器模块43从实体单元710读取数据701。例如，实体单元710可为图6的实体单元610(0)～610(A)的至少其中之一。数据701可包括存储于实体单元710中的有效数据。然后，解码电路71可解码数据701，以更正数据701中的错误。例如，解码电路71可包含于图5的错误检查与校正电路54中。在成功解码数据701(例如成功更正数据701中的所有错误)后，解码电路71可输出数据702(即成功解码后的数据701)。然后，存储器管理电路51可指示可复写式非易失性存储器模块43将数据702存储至实体单元720。例如，实体单元720可为图6的实体单元610(A+1)～610(B)的至少其中之一。

在一范例实施例中，假设原先从实体单元710读取的数据701的比特错误率为E(1)，且数据701属于图6的逻辑单元612(0)。在解码数据701并产生数据702后，数据702的比特错误率可被降低至E(2)，且E(2)小于E(1)。数据702也属于逻辑单元612(0)并可用以取代数据701。在一范例实施例中，通过数据刷新操作将数据701更新为数据702并将数据702重新存储至实体单元720中，可有效降低属于逻辑单元612(0)的数据的比特错误率。

在一范例实施例中，存储器管理电路51可检测可复写式非易失性存储器模块43的状态。例如，此状态可反映可复写式非易失性存储器模块43中的至少部分实体单元的损耗程度和/或数据存取效能。然后，存储器管理电路51可根据多个条件来决定是否对可复写式非易失性存储器模块43执行数据刷新操作。

在一范例实施例中，在可复写式非易失性存储器模块43的某一状态(亦称为第一状态)下，存储器管理电路51可根据所述多个条件来决定对可复写式非易失性存储器模块43执行数据刷新操作。例如，在存储器管理电路51决定对可复写式非易失性存储器模块43执行数据刷新操作的情况下，存储器管理电路51可允许(包括指示)可复写式非易失性存储器模块43对可复写式非易失性存储器模块43中的一或多个实体单元执行数据刷新操作。

在一范例实施例中，在可复写式非易失性存储器模块43的另一状态(亦称为第二状态)下，存储器管理电路51可根据所述多个条件来决定不对可复写式非易失性存储器模块43执行数据刷新操作。例如，在存储器管理电路51决定不对可复写式非易失性存储器模块43执行数据刷新操作的情况下，存储器管理电路51可不允许(包括暂停、延迟或禁止)对可复写式非易失性存储器模块43中的一或多个实体单元执行数据刷新操作。

在一范例实施例中，所述多个条件可包括第一条件与第二条件。第一条件与可复写式非易失性存储器模块43中的单一实体单元(亦称为第一实体单元)有关。第二条件与可复写式非易失性存储器模块43中的多个实体单元(亦称为第二实体单元)有关。在一范例实施例中，第一条件可反映第一实体单元的电气效能，和/或第二条件可反映所述多个第二实体单元的电气效能。

在一范例实施例中，可复写式非易失性存储器模块43中的任一实体单元可视为第一实体单元或第二实体单元。在一范例实施例中，第二实体单元可包括第一实体单元。在一范例实施例中，第二实体单元可不包括第一实体单元。

在一范例实施例中，第一条件包括第一实体单元是否符合一个临界条件(亦称为第一临界条件)。也就是说，在一范例实施例中，存储器管理电路51可根据第一实体单元是否符合第一临界条件(即第一条件)搭配所述第二条件，来决定是否对可复写式非易失性存储器模块43执行数据刷新操作。

在一范例实施例中，存储器管理电路51可根据第一实体单元的损耗程度来判断第一实体单元是否符合第一临界条件。第一实体单元的损耗程度与第一实体单元所存储的数据(亦称为第一数据)的比特错误率有关。例如，第一实体单元的损耗程度可正相关于第一数据的比特错误率。亦即，若第一实体单元的损耗程度越高，则第一数据的比特错误率有很高的机率也会越高。

在一范例实施例中，存储器管理电路51可发送读取指令序列至可复写式非易失性存储器模块43，以指示可复写式非易失性存储器模块43从第一实体单元读取数据(即第一数据)。在从第一实体单元读取第一数据后，错误检查与校正电路54可解码第一数据。例如，错误检查与校正电路54可在硬解码模式或软解码模式中解码第一数据。

在一范例实施例中，存储器管理电路51可根据在解码第一数据的过程中，第一数据是否在软解码模式中被解码，来评估第一实体单元的损耗程度。在一范例实施例中，假设在解码第一数据的过程中，第一数据是在软解码模式中被解码(即错误检查与校正电路54进入软解码模式以解码第一数据)，表示第一数据的比特错误率相对较高(且第一实体单元的损耗程度相对较高)，则存储器管理电路51可判定第一实体单元符合第一临界条件。或者，在一范例实施例中，假设在解码第一数据的过程中，第一数据未在软解码模式中被解码(即错误检查与校正电路54未进入软解码模式以解码第一数据)，表示第一数据的比特错误率相对较低(且第一实体单元的损耗程度相对较低)，则存储器管理电路51可判定第一实体单元不符合第一临界条件。

在一范例实施例中，存储器管理电路51亦可根据一个损耗评估值(亦称为第一损耗评估值)判断第一实体单元是否符合第一临界条件。第一损耗评估值可反映第一实体单元的损耗程度。例如，第一损耗评估值可正相关于第一实体单元的损耗程度。亦即，第一损耗评估值越大，表示第一实体单元的损耗程度越高。

在一范例实施例中，存储器管理电路51可根据第一个实体单元的程序化计数、抹除计数、读取计数和/或第一数据的比特错误率来决定第一损耗评估值。此程序化计数可反映第一实体单元被程序化的次数。此抹除计数可反映第一实体单元被抹除的次数。此读取计数可反映第一实体单元被读取的次数。例如，第一损耗评估值可正相关于第一实体单元的程序化计数、抹除计数、读取计数和/或第一数据的比特错误率。此外，存储器管理电路51还可根据第一实体单元中的多个存储单元的临界电压分布或其他与第一实体单元的损耗程度有关的信息来决定第一损耗评估值。

在一范例实施例中，存储器管理电路51可将第一损耗评估值与一个临界值(亦称为第一临界值)进行比较并根据比较结果判断第一实体单元是否符合第一临界条件。在一范例实施例中，若比较结果反映出第一损耗评估值大于第一临界值，表示第一实体单元的损耗程度相对较高，则存储器管理电路51可判定第一实体单元符合第一临界条件。然而，若比较结果反映出第一损耗评估值不大于第一临界值，表示第一实体单元的损耗程度相对较低，则存储器管理电路51可判定第一实体单元不符合第一临界条件。

在一范例实施例中，上述多种用于判断第一实体单元是否符合第一临界条件的判断机制可单独使用。例如，在一范例实施例中，只要第一数据曾在软解码模式中被解码或第一损耗评估值大于第一临界值，存储器管理电路51可判定第一实体单元符合第一临界条件。或者，在一范例实施例中，上述多种用于判断第一实体单元是否符合第一临界条件的判断机制亦可一起使用。例如，在一范例实施例中，只有在判定第一数据曾在软解码模式中被解码且第一损耗评估值大于第一临界值后，存储器管理电路51可判定第一实体单元符合第一临界条件。

在一范例实施例中，第二条件包括所述多个第二实体单元是否符合一个临界条件(亦称为第二临界条件)。也就是说，在一范例实施例中，存储器管理电路51可根据所述多个第二实体单元是否符合第二临界条件(即第二条件)搭配所述第一条件，来决定是否对可复写式非易失性存储器模块43执行数据刷新操作。

在一范例实施例中，存储器管理电路51可根据所述多个第二实体单元的损耗程度及数据存取效能的至少其中之一来判断所述多个第二实体单元是否符合第二临界条件。例如，所述多个第二实体单元的损耗程度可包括所述多个第二实体单元的平均损耗程度。例如，所述多个第二实体单元的数据存取效能可包括所述多个第二实体单元的平均数据存取效能。

在一范例实施例中，存储器管理电路51可根据一个损耗评估值(亦称为第二损耗评估值)来判断所述多个第二实体单元是否符合第二临界条件。第二损耗评估值可反映所述多个第二实体单元的损耗程度。例如，第二损耗评估值可正相关于所述多个第二实体单元的平均损耗程度。亦即，第二损耗评估值越大，表示所述多个第二实体单元的平均损耗程度越高。

在一范例实施例中，存储器管理电路51可根据所述多个第二实体单元各别的损耗评估值来获得为第二损耗评估值。例如，某一个第二实体单元的损耗评估值可根据此第二实体单元的程序化计数、抹除计数、读取计数和/或从此第二实体单元读取的数据的比特错误率来决定。存储器管理电路51可根据所述多个第二实体单元各别的损耗评估值的平均值、加权平均值或中位数获得第二损耗评估值。

在一范例实施例中，存储器管理电路51可将第二损耗评估值与一个临界值(亦称为第二临界值)进行比较并根据比较结果判断所述多个第二实体单元是否符合第二临界条件。在一范例实施例中，若比较结果反映出第二损耗评估值大于第二临界值，表示所述多个第二实体单元的平均损耗程度相对较高，则存储器管理电路51可判定所述多个第二实体单元符合第二临界条件。然而，若比较结果反映出第二损耗评估值不大于第二临界值，表示所述多个第二实体单元的平均损耗程度相对较低，则存储器管理电路51可判定所述多个第二实体单元不符合第二临界条件。

在一范例实施例中，存储器管理电路51亦可根据所述多个第二实体单元中符合所述第一临界条件的实体单元(即损耗程度相对较高的实体单元)的总数来判断所述多个第二实体单元是否符合第二临界条件。在一范例实施例中，假设在过去一段时间(亦称为目标时间范围)内，所述多个第二实体单元中符合所述第一临界条件的实体单元的总数为p。存储器管理电路51可判断此总数(即p)是否大于临界值(亦称为第三临界值)。在一范例实施例中，响应于此总数(即p)大于第三临界值，存储器管理电路51可判定所述多个第二实体单元符合第二临界条件。然而，若于此总数不大于第三临界值，存储器管理电路51可判定所述多个第二实体单元不符合第二临界条件。

在一范例实施例中，所述多个第二实体单元中符合所述第一临界条件的实体单元的总数亦可由符合所述第一临界条件的实体单元在所述多个第二实体单元中的占比来取代。例如，假设在目标时间范围内，所述多个第二实体单元中符合所述第一临界条件的实体单元在所述多个第二实体单元中的占比为k％，其中k可为0～100中的任意值。在一范例实施例中，存储器管理电路51亦可判断k％是否大于一个临界值(亦称为第四临界值)。在一范例实施例中，响应于k％大于第四临界值，存储器管理电路51可判定所述多个第二实体单元符合第二临界条件。然而，在一范例实施例中，若k％不大于第四临界值，存储器管理电路51可判定所述多个第二实体单元不符合第二临界条件。

在一范例实施例中，假设所述多个第二实体单元包括在目标时间范围内被读取的多个实体单元，且第四临界值为50％。存储器管理电路51可判断在这些实体单元中，符合所述第一临界条件的实体单元的占比(即k％)是否大于50％。响应于在这些实体单元中，符合所述第一临界条件的实体单元的占比(即k％)大于50％，存储器管理电路51可判定所述多个第二实体单元符合第二临界条件。然而，若在这些实体单元中，符合所述第一临界条件的实体单元的占比(即k％)不大于50％，则存储器管理电路51可判定所述多个第二实体单元不符合第二临界条件。

在一范例实施例中，存储器管理电路51亦可根据一个效能评估值来判断所述多个第二实体单元是否符合第二临界条件。此效能评估值可反映所述多个第二实体单元的数据存取效能。

在一范例实施例中，存储器管理电路51可根据在目标时间范围内存储器存储装置10与主机系统11之间的单位时间数据传输量，来获得此效能评估值。在一范例实施例中，此单位时间数据传输量可反映在目标时间范围内，从所述多个第二实体单元读取数据的数据读取速度。在一范例实施例中，此单位时间数据传输量可反映在目标时间范围内，将数据存入所述多个第二实体单元中的数据写入速度。

在一范例实施例中，存储器管理电路51可将此效能评估值与一个临界值(亦称为第五临界值)进行比较并根据比较结果判断所述多个第二实体单元是否符合第二临界条件。在一范例实施例中，若比较结果反映出此效能评估值大于第五临界值，表示所述多个第二实体单元的数据存取效能相对较高，则存储器管理电路51可判定所述多个第二实体单元符合第二临界条件。然而，若比较结果反映出此效能评估值不大于第五临界值，表示所述多个第二实体单元的数据存取效能相对较低，则存储器管理电路51可判定所述多个第二实体单元不符合第二临界条件。

在一范例实施例中，上述多种用于判断所述多个第二实体单元是否符合第二临界条件的判断机制可单独使用。例如，在一范例实施例中，只要第二损耗评估值大于第二临界值、所述多个第二实体单元中符合所述第一临界条件的实体单元的总数大于第三临界值、所述多个第二实体单元中符合所述第一临界条件的实体单元在所述多个第二实体单元中的占比大于第四临界值或所述效能评估值大于第五临界值，存储器管理电路51可判定所述多个第二实体单元符合第二临界条件。或者，在一范例实施例中，上述多种用于判断第一实体单元是否符合第一临界条件的判断机制亦可至少部分一起使用。例如，在一范例实施例中，只有在第二损耗评估值大于第二临界值、所述多个第二实体单元中符合所述第一临界条件的实体单元的总数大于第三临界值、所述多个第二实体单元中符合所述第一临界条件的实体单元在所述多个第二实体单元中的占比大于第四临界值或所述效能评估值大于第五临界值中的至少两个情况成立后，存储器管理电路51可判定所述多个第二实体单元符合第二临界条件。

在一范例实施例中，响应于第一实体单元符合第一临界条件(即第一条件被满足)且所述多个第二实体单元符合第二临界条件(即第二条件被满足)，存储器管理电路51可决定对可复写式非易失性存储器模块43执行数据刷新操作。例如，在决定对可复写式非易失性存储器模块43执行数据刷新操作后，存储器管理电路51可指示可复写式非易失性存储器模块43对可复写式非易失性存储器模块43中符合第一临界条件的实体单元(亦称为第三实体单元)执行数据刷新操作。关于判断一个实体单元是否符合第一临界条件及对实体单元执行数据刷新操作的操作细节皆已详述于上，在此不重复赘述。

在一范例实施例中，若可复写式非易失性存储器模块43中不存在符合第一临界条件的实体单元(即第一实体单元不符合第一临界条件)和/或所述多个第二实体单元不符合第二临界条件，则存储器管理电路51可决定不对可复写式非易失性存储器模块43执行数据刷新操作。须注意的是，在存储器管理电路51决定不对可复写式非易失性存储器模块43执行数据刷新操作的情况下，即便可复写式非易失性存储器模块43中的某一实体单元(例如第三实体单元)符合第一临界条件，存储器管理电路51仍不允许对该实体单元执行数据刷新操作。由此，可避免因执行数据刷新操作而影响可复写式非易失性存储器模块43的效能，从而提升存储器存储装置10的操作稳定性。

在一范例实施例中，第三实体单元不包括在决定对可复写式非易失性存储器模块43执行数据刷新操作之前，所检测到的符合第一临界条件的第一实体单元。也就是说，在决定对可复写式非易失性存储器模块43执行数据刷新操作之前，所检测到的符合第一临界条件的第一实体单元可被忽略或跳过。在决定对可复写式非易失性存储器模块43执行数据刷新操作之后，存储器管理电路51不会对先前被忽略或跳过第一实体单元执行数据刷新操作。

在一范例实施例中，第三实体单元可包括在决定对可复写式非易失性存储器模块43执行数据刷新操作之前，所检测到的符合第一临界条件的第一实体单元。也就是说，在决定对可复写式非易失性存储器模块43执行数据刷新操作之前，所检测到的符合第一临界条件的第一实体单元可被忽略或跳过。然而，在决定对可复写式非易失性存储器模块43执行数据刷新操作之后，存储器管理电路51可对先前被忽略或跳过第一实体单元执行数据刷新操作。

在一范例实施例中，在决定不对可复写式非易失性存储器模块43执行数据刷新操作后，存储器管理电路51可降低数据刷新操作的工作优先度(jog priority)和/或提高主机存取操作的工作优先度。主机存取操作是指根据来自主机系统11的指令(例如来自主机系统11的读取指令、写入指令或抹除指令)而对可复写式非易失性存储器模块43执行的数据读取、写入和/或抹除等存取操作。

在一范例实施例中，来自主机系统11的指令(亦称为主机存取指令)可缓存于指令缓存器中。在降低数据刷新操作的工作优先度和/或提高主机存取操作的工作优先度的情况下，指令缓存器中的主机存取指令会先被执行。在完成指令缓存器中的至少部分或所有主机存取指令后，指令缓存器中其余与数据刷新操作有关的指令可被执行。

图8是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图8，在步骤S801中，检测可复写式非易失性存储器模块的状态。在步骤S802中，判断是否同时满足第一条件与第二条件。若同时满足第一条件与第二条件，在步骤S803中，决定对可复写式非易失性存储器模块执行数据刷新操作。然而，若未同时满足第一条件与第二条件，在步骤S804中，决定不对可复写式非易失性存储器模块执行数据刷新操作。

图9是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图9，在步骤S901中，从第一实体单元读取数据(即第一数据)。在步骤S902中，解码此数据。在步骤S903中，判断是否进入软解码模式以在软解码模式中解码此数据。若有进入软解码模式以在软解码模式中解码此数据，在步骤S904中，判定第一实体单元符合第一临界条件。然而，若未进入软解码模式以在软解码模式中解码此数据(例如第一数据仅在硬解码模式中解码)，在步骤S905中，判定第一实体单元不符合第一临界条件。

图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图10，在步骤S1001中，获得多个第二实体单元中符合第一临界条件的实体单元的总数。在步骤S1002中，判断此总数是否大于临界值(即第三临界值)。若此总数大于临界值，在步骤S1003中，判定所述多个第二实体单元符合第二临界条件。然而，若此总数不大于临界值，在步骤S1004中，判定所述多个第二实体单元不符合第二临界条件。

图11是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图11，在步骤S1101中，检测可复写式非易失性存储器模块的状态。在步骤S1102中，判断是否第一实体单元符合第一临界条件且多个第二实体单元符合第二临界条件。若第一实体单元符合第一临界条件且所述多个第二实体单元符合第二临界条件，在步骤S1103中，决定对可复写式非易失性存储器模块执行数据刷新操作。然而，若第一实体单元不符合第一临界条件和/或所述多个第二实体单元不符合第二临界条件，在步骤S1104中，决定不对可复写式非易失性存储器模块执行数据刷新操作。

然而，图8至图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图8至图11中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图8至图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明所提出的存储器管理方法、存储器存储装置及存储器控制电路单元，可根据多个条件来决定是否对可复写式非易失性存储器模块执行数据刷新操作，包括在特定情况下，停止或延迟对可复写式非易失性存储器模块执行数据刷新操作。由此，可在非必要情况下减少数据刷新操作对存储器存储装置的效能造成的负面影响(例如造成存储器存储装置的读/写速度降低)，从而提升存储器存储装置的操作稳定性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。