半导体存储器装置的位线感测放大器和位线感测方法

本申请基于并要求于2022年2月11日在韩国知识产权局提交的第10-2022-0018468号韩国专利申请和于2022年6月2日在韩国知识产权局提交的第10-2022-0067700号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。

技术领域

发明构思涉及半导体存储器装置的位线感测放大器和位线感测方法，更具体地，涉及使用被实现为单端感测放大器的位线感测放大器的位线感测方法。

背景技术

根据用户的需要，半导体存储器装置倾向于需要高容量和低功率、高速的操作。随着半导体存储器装置的容量增大，发生根据精细工艺的在连接到位线感测放大器的位线与互补位线之间的负载失配现象、或者在位线感测放大器中的晶体管之间的阈值电压失配现象。这些现象可能降低位线感测放大器的感测效率(诸如，感测裕度和感测速度)。

发明内容

根据公开的实施例，提供了构造为单端感测放大器类型的位线感测放大器。

另外，公开的位线感测放大器转换输入信号并连续地提供针对转换的输入信号的反馈，以提供用于减小偏移补偿目标信号的电容负载的位线感测方法。

根据发明构思的一方面，一种位线感测放大器包括：第一反相器，被配置为经由输入端子从位线接收输入信号并将第一信号输出到第一节点；第二反相器，被配置为接收第一信号并将第二信号输出到第二节点；差分放大器，被配置为接收输入信号作为正输入并接收第二信号作为负输入；第一开关，被配置为将输入端子连接到差分放大器的正输入；以及第二开关，被配置为将第二节点连接到差分放大器的负输入，其中，第一反相器通过第一电流源和第二电流源连接到第二反相器，第一电流源被配置为通过向第一反相器提供上拉电流来调节第一信号，第二电流源被配置为通过向第二反相器提供下拉电流来调节第一信号。

根据发明构思的另一方面，一种由位线感测放大器执行的位线感测方法包括：经由输入端子输入输入信号；当输入信号被输入到第一反相器时，将第一信号输出到第一节点；在第一信号被输入到第二反相器之后，通过第二反相器将第二信号输出到第二节点；将输入信号作为正输入并且将第二信号作为负输入输入到差分放大器；当第一开关闭合时，将输入信号输入到差分放大器；以及当第二开关闭合时，将第二信号输入到差分放大器，其中，第一信号由提供上拉电流的第一电流源和提供下拉电流的第二电流源调节。

根据发明构思的另一方面，一种被配置为执行位线感测操作的位线感测放大器包括：第一反相器，被配置为经由输入端子接收输入信号并输出第一信号；第二反相器，被配置为接收第一信号并将第二信号输出到第二节点；差分放大器，被配置为接收输入信号作为正输入并接收第二信号作为负输入；第一开关，被配置为将输入端子连接到差分放大器的正输入；第二开关，被配置为将第二节点连接到差分放大器的负输入；第一电流源，被配置为通过提供上拉电流来调节第一信号；第二电流源，被配置为通过提供下拉电流来调节第一信号；以及开关单元，被配置为将输入端子连接到多条位线。

附图说明

从以下结合附图的详细描述，将更清楚地理解实施例，其中：

图1是根据实施例的存储器装置的示图；

图2是根据实施例的位线感测放大器的电路图；

图3是示出根据实施例的位线感测放大器执行偏移补偿操作的情况的电路图；

图4是示出根据实施例的位线感测放大器执行感测操作的情况的电路图；

图5是示出根据实施例的位线感测放大器执行恢复操作的情况的电路图；

图6是示出根据实施例的位线感测放大器的感测操作的时序图；

图7至图9是根据其他实施例的位线感测放大器的电路图；

图10是根据实施例的位线感测方法的流程图；

图11和图12是根据实施例的偏移补偿操作的流程图；

图13和图14示出应用了根据实施例的存储器装置的示例；

图15是示出根据实施例的应用了位线感测放大器的示例的框图；

图16是示出根据实施例的应用了位线感测放大器的示例的电路图；

图17是根据实施例的半导体存储器装置的实施方式示例的结构图；

图18是根据实施例的包括半导体存储器装置的服务器系统的示例的结构图；以及

图19是根据实施例的包括存储器装置的计算系统的框图。

具体实施方式

简要描述用在发明构思中的术语，并详细描述实施例。

图1是根据实施例的存储器装置100的示图。

参照图1，存储器装置100可包括基于半导体装置的存储装置。例如，存储器装置100可包括动态随机存取存储器(RAM)(DRAM)(诸如，同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM(DDR SDRAM)、低功耗双倍数据速率SDRAM(PLDDR SDRAM)、图形DDR(GDDR)、DDR3SDRAM和DDR4 SDRAM)、或电阻式存储器(诸如，相变RAM(PCRAM)、磁性RAM(MRAM)和电阻式RAM(RRAM))。

存储器装置100可响应于从外部装置(例如，存储器控制器)接收的命令CMD、地址ADDR和控制信号，经由数据线DQ输出数据。存储器装置100可包括存储器单元阵列110、命令解码器(DEC)115、地址缓冲器120、行(ROW)解码器130、列(COL)解码器140、位线感测放大器(S/A)150和数据输入/输出(I/O)电路160。

存储器单元阵列110可包括按照以行和列布置的矩阵形式设置的多个存储器单元。存储器单元阵列110可包括分别连接到存储器单元的多条字线和多条位线BL。多条字线可分别连接到存储器单元的行，并且多条位线BL可分别连接到存储器单元的列。

命令解码器115可通过对从外部装置(例如，存储器控制器)接收的写入使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、芯片选择信号/CS等进行解码，来生成与命令CMD对应的控制信号。命令CMD可包括激活命令、读取命令、写入命令、预充电命令等。命令解码器115可基于激活命令生成激活信号ACTIVE。

地址缓冲器120可从外部装置(例如，存储器控制器)接收地址ADDR。地址ADDR可包括用于对存储器单元阵列110的行进行寻址的行地址RA以及用于对存储器单元阵列110的列进行寻址的列地址CA。地址缓冲器120可将行地址RA发送到行解码器130，并且将列地址CA发送到列解码器140。

行解码器130可选择连接到存储器单元阵列110的多条字线中的任何字线。行解码器130可对从地址缓冲器120接收的行地址RA进行解码，选择与行地址RA对应的任何字线，并激活选择的字线。

列解码器140可在存储器单元阵列110的多条位线BL之中选择特定的位线BL。列解码器140可对从地址缓冲器120接收的列地址CA进行解码，并选择与列地址CA对应的特定的位线BL，并激活选择的位线BL。

位线感测放大器150可连接到存储器单元阵列110的位线BL。位线感测放大器150可感测多条位线BL中的选择的位线BL的电压变化，并且放大并输出感测的电压变化。数据输入/输出电路160可经由数据线DQ向外部输出基于由位线感测放大器150感测并放大的电压变化的数据输出。

位线感测放大器150可从行解码器130接收切换信号Φ1至Φ8。切换信号Φ1至Φ8可由与从命令解码器115接收的激活信号ACTIVE对应的行解码器130提供，并且可在字线驱动电压被施加到与行地址RA对应的字线时选择性地被激活。

切换信号Φ1至Φ8可控制包括在位线感测放大器150中的多个开关。当开关通过切换信号Φ1至Φ8被闭合或断开时，位线感测放大器150可执行预充电操作、偏移去除操作、电荷共享操作以及感测和恢复操作。为了便于描述，基于通过切换信号Φ1至Φ8的开关的切换操作而操作的位线感测放大器150可被称为可切换的位线感测放大器S/A。

在下文中，参照各种实施例详细描述位线感测放大器150的构造和操作。

图2是根据实施例的位线感测放大器150的电路图。

参照图2，根据实施例的位线感测放大器150可包括第一反相器INV1、第二反相器INV2、第一电流源151、第二电流源152和差分放大器153。另外，根据实施例的位线感测放大器150还可包括第一开关SW1、第二开关SW2和第三开关SW3。

第一反相器INV1可从位线BL接收输入信号IN，转换输入信号IN，并输出第一信号SG1。在这种情况下，输入信号IN可包括从位线感测放大器150外部的位线BL输入的信号，并且可包括具有大电容负载的信号。第一反相器INV1可包括第一晶体管TR1和第二晶体管TR2。

第二反相器INV2可从第一节点ND1接收第一信号SG1，转换第一信号SG1，并输出第二信号SG2。第二反相器INV2可包括第三晶体管TR3和第四晶体管TR4，并且可通过输出第二信号SG2来执行差分放大器153的偏移控制操作。参照图3详细描述第二信号SG2和偏移控制操作。

第一电流源151可通过调节由第一反相器INV1输入的电流，来调节第一信号SG1的强度。例如，第一电流源151可包括上拉电流源，并且第一电流源151可通过调节第一反相器INV1的输出来调节第一信号SG1，作为调节第一信号SG1的结果，第二信号SG2可被调节，并且位线感测放大器150可对第一信号SG1执行偏移补偿操作。

类似于第一电流源151，第二电流源152可调节第一信号SG1。例如，第二电流源152可包括下拉电流源，并且第二电流源152可调节第一信号SG1的强度，作为调节第一信号SG1的强度的结果，第二信号SG2可被调节，并且位线感测放大器150可对第一信号SG1执行偏移补偿操作。

差分放大器153可通过使用输入信号IN和第二信号SG2作为输入来输出输出信号OUT。在这种情况下，输出信号OUT可用作用于控制第二电流源152的操作的信号。例如，输出信号OUT可用作第二电流源152的电压控制信号，并且当第二电流源152的下拉电流控制操作被控制时，第一信号SG1可被控制。结果，第一信号SG1可根据第二信号SG2的反馈而被控制，并且根据第二信号SG2的反馈，第一信号SG1的偏移补偿可能是可行的。

根据发明构思的位线感测放大器150可包括第一开关SW1、第二开关SW2和第三开关SW3。另外，根据发明构思的位线感测放大器150可接收用于执行预充电操作和恢复操作的预充电控制信号VEQ。当偏移补偿操作被执行时，第一开关SW1和第二开关SW2可闭合，并且当位线感测放大器150执行恢复操作时，第三开关SW3可闭合。另外，当第一开关SW1、第二开关SW2和第三开关SW3中的全部断开时，位线感测操作可被执行。参照图3至图5详细地给出了根据公开的实施例的位线感测放大器150的偏移补偿操作、位线感测操作和恢复操作的描述。

图3是示出根据实施例的位线感测放大器150执行偏移补偿操作的情况的电路图。

参照图3，当根据实施例的位线感测放大器150的第一开关SW1和第二开关SW2闭合时，差分放大器153的偏移补偿操作可被执行。在这种情况下，当位线感测放大器150执行偏移补偿操作时，输入信号IN和第二信号SG2可用作差分放大器153的输入。

例如，第一开关SW1和第二开关SW2可闭合，并且输入信号IN可作为正输入被输入到差分放大器153。另外，第二信号SG2可作为负输入被输入到差分放大器153。差分放大器153可接收位线BL的输入信号IN和第二信号SG2，并生成输出信号OUT。在这种情况下，输出信号OUT可用作第二电流源152的电压控制信号。当输出信号OUT被输入到第二电流源152时，第二电流源152可生成用于调节第一信号SG1的下拉电流，以用于差分放大器153的偏移补偿操作。当下拉电流被生成时，第一信号SG1的值可被调节，并且调节后的第一信号SG1可被再次输入到第二反相器INV2。在这种情况下，当第一信号SG1的幅度小于偏移补偿所需的值时，第一电流源151可通过生成上拉电流来调节第一信号SG1。换句话说，根据实施例的位线感测放大器150可连续地提供第一信号SG1作为反馈，生成新的第二信号SG2，并最终执行第一信号SG1的偏移补偿操作。

图4是示出根据实施例的位线感测放大器150执行感测操作的情况的电路图。

参照图4，根据实施例，当位线BL的数据被感测时，第一开关SW1、第二开关SW2和第三开关SW3可断开。例如，当输出到第二节点ND2的第二信号SG2和输入信号IN的幅度相等，并且第一开关SW1、第二开关SW2和第三开关SW3断开时，在第一节点ND1处，对第一信号SG1的偏移补偿操作可不被执行，并且位线感测放大器150可对位线BL执行电荷共享操作和感测操作。在这种情况下，第一电流源151和第二电流源152可分别不生成上拉电流和下拉电流。

图5是示出根据实施例的位线感测放大器150执行恢复操作的情况的电路图。

参照图5，当第三开关SW3闭合时，根据实施例的位线感测放大器150的恢复操作可被执行。当第三开关SW3闭合并且第一开关SW1和第二开关SW2断开时，位线感测放大器150的输入端子NIP可连接到位线感测放大器150的第二节点ND2。当位线感测放大器150的输入端子NIP连接到位线感测放大器150的第二节点ND2时，在存储器单元中数据可被恢复。

图6是示出根据实施例的位线感测放大器150的感测操作的时序图。

参照图6，根据实施例的位线感测放大器150可在完成第一区间T1至第四区间T4的处理之后执行位线感测操作。根据实施例，第一区间T1可表示预充电区间，第二区间T2可表示偏移补偿区间，第三区间T3可表示电荷共享区间，并且第四区间T4可表示恢复区间。在电荷共享区间之前，第三区间T3可包括“其中图2至图4中的第一反相器INV1的第一节点ND1与第二反相器INV2的第二节点ND2之间的连接关系被改变的区间”连同“其中电荷共享操作被等待的区间”。另外，可根据位线感测放大器150的操作连续地重复第一区间T1至第四区间T4。

在第一区间T1中，提供给均衡器EQ的预充电控制信号VEQ可被激活，并且位线BL可被预充电到预设的预充电电压。预充电控制信号VEQ可处于例如逻辑“高”状态。在这种情况下，第三开关SW3可处于闭合状态，并且第一开关SW1和第二开关SW2可处于断开状态。另外，从第一反相器INV1的第一晶体管TR1输出的电压V1可与从第二晶体管TR2输出的电压V2相同。例如，从第一反相器INV1的第一晶体管TR1输出的电压V1和从第二晶体管TR2输出的电压V2可处于预充电的电平状态。在第一区间T1之后，预充电控制信号VEQ可被去激活例如处于逻辑“低”状态。

在第二区间T2中，输入信号IN可在保持恒定状态的同时被输入到第一反相器INV1。在这种情况下，第一开关SW1和第二开关SW2可闭合，并且第一信号SG1和第二信号SG2可被分别输出到第一反相器INV1的第一节点ND1和第二反相器INV2的第二节点ND2。在这种情况下，从第一反相器INV1的第一晶体管TR1输出的电压V1可不同于从第二晶体管TR2输出的电压V2。例如，从第一反相器INV1的第一晶体管TR1输出的电压V1可处于逻辑“高”状态，并且从第二晶体管TR2输出的电压V2可处于逻辑“低”状态。在这种情况下，从第一晶体管TR1输出的电压V1可包括第一电流源151的输入。另外，施加到差分放大器153的电压V3可处于逻辑“高”状态。当第一信号SG1的偏移补偿操作被执行时，输入信号IN可作为正输入被输入到差分放大器153，并且第二信号SG2可作为负输入被输入。结果，差分放大器153可根据第二信号SG2的变化输出输出信号OUT，并且用于第一信号SG1的偏移补偿操作可通过使用第二信号SG2的反馈操作针对第一信号SG1而被执行。

在第三区间T3中，输入信号IN可在保持恒定状态的同时被输入到第一反相器INV1。在第三区间T3中，第一开关SW1、第二开关SW2和第三开关SW3中的全部可断开。换句话说，施加到第一开关SW1、第二开关SW2和第三开关SW3的所有信号可处于逻辑“低”状态。另外，从第一反相器INV1的第一晶体管TR1输出的电压V1可不同于从第二晶体管TR2输出的电压V2。例如，从第一反相器INV1的第一晶体管TR1输出的电压V1可处于逻辑“高”状态，并且从第二晶体管TR2输出的电压V2可处于逻辑“低”状态。另外，施加到差分放大器153的电压V3可处于逻辑“低”状态，并且差分放大器153的输出信号OUT可处于逻辑“低”状态。当第一开关SW1、第二开关SW2和第三开关SW3全部断开时，输入信号IN可转变为预充电状态下的电荷共享电平。当输入信号IN被转变为电荷共享电平时，第一信号SG1可具有由第一反相器INV1反相的电平(反相的IN)，并且结果，第二信号SG2可具有由第二反相器INV2反相的电平(反相的SG1)。在这种情况下，可向位线感测放大器150的电源线提供预充电电压。

接下来，在第四区间T4中，第三开关SW3可闭合，并且第一开关SW1和第二开关SW2可断开。因此，施加到第三开关SW3的电压可处于“高”状态。另外，从第一反相器INV1的第一晶体管TR1输出的电压V1可不同于从第二晶体管TR2输出的电压V2。例如，从第一反相器INV1的第一晶体管TR1输出的电压V1可处于逻辑“高”状态，并且从第二晶体管TR2输出的电压V2可处于逻辑“低”状态。另外，施加到差分放大器153的电压V3可处于逻辑“低”状态，并且差分放大器153的输出信号OUT可处于逻辑“低”状态。在这种情况下，差分放大器153的正端子可包括非反相输入端子，并且负端子可包括反相输入端子。另外，施加到差分放大器153的电压的幅度可以是具有输入到正端子的电压与输入到负端子的电压之间的差的值。当第一开关SW1和第二开关SW2断开并且第三开关SW3闭合时，输入信号IN可从电荷共享电平转变为逻辑“高”状态。当输入信号IN被转变为逻辑“高”状态时，第一信号SG1可由第一反相器INV1转换为逻辑“低”状态，并且结果，第二信号SG2可由第二反相器INV2转换为逻辑“高”状态。输入端子NIP可通过第四区间T4的操作连接到第二节点ND2，并且存储器单元的状态可通过输入信号IN和第二信号SG2的互补操作而被恢复。

图7至图9分别是根据其他实施例的位线感测放大器150a、150b和150c的电路图。

参照图7，根据实施例的位线感测放大器150a的第一电流源151和第二电流源152可以是非独立电流源。另外，差分放大器153可连接到第一电流源151。另外，参照图7，根据实施例的位线感测放大器150a的第一电流源151可包括非独立电流源，并且第二电流源152可包括独立电流源。当差分放大器153连接到第一电流源151时，差分放大器153的输出信号OUT可用作第一电流源151的电压控制信号。在一个示例中，在根据实施例的位线感测放大器150的第一电流源151和第二电流源152各自是非独立电流源的情况下，当差分放大器153连接到第一电流源151时，第一电流源151可基于差分放大器153的输出信号OUT来调节第一信号SG1，并且第二电流源152可基于输入信号IN来调节第一信号SG1；当差分放大器153连接到第二电流源152时，第一电流源151可基于输入信号IN来调节第一信号SG1，并且第二电流源152可基于差分放大器153的输出信号OUT来调节第一信号SG1。

例如，当根据实施例的位线感测放大器150a执行第一信号SG1的偏移补偿操作时，第三开关SW3可断开，并且第一开关SW1和第二开关SW2可闭合，并且第二信号SG2可包括差分放大器153的负输入信号。另外，输入信号IN可包括差分放大器153的正输入信号。当输入信号IN和第二信号SG2被输入到差分放大器153时，差分放大器153的输出信号OUT可控制第一电流源151的电压，并且第一电流源151可通过生成上拉电流来调节第一信号SG1。

另外，当根据实施例的位线感测放大器150a执行感测操作时，第一开关SW1、第二开关SW2和第三开关SW3中的全部可断开，并且位线感测放大器150a可通过使用参照图6描述的第三区间T3的操作来感测存储器单元的状态。另外，当根据实施例的位线感测放大器150a执行恢复操作时，第三开关SW3可闭合，第一开关SW1和第二开关SW2可断开，并且位线感测放大器150a可通过使用参照图6描述的第四区间T4的处理来恢复存储器单元的状态。

参照图8，根据实施例的位线感测放大器150b的第一电流源151可包括独立电流源，并且第二电流源152可包括非独立电流源。另外，差分放大器153可连接到第二电流源152。当差分放大器153连接到第二电流源152时，差分放大器153的输出信号OUT可用作第二电流源152的电压控制信号。

例如，当根据实施例的位线感测放大器150b执行第一信号SG1的偏移补偿操作时，第三开关SW3可断开，并且第一开关SW1和第二开关SW2可闭合，并且第二信号SG2可包括差分放大器153的负输入信号。另外，输入信号IN可包括差分放大器153的正输入信号。当输入信号IN和第二信号SG2被输入到差分放大器153时，差分放大器153的输出信号OUT可控制第二电流源152的电压，并且第二电流源152可通过生成下拉电流来调节第一信号SG1。在这种情况下，因为第一电流源151是独立电流源，所以第一电流源151可连续地生成预设值的电流。

另外，当根据实施例的位线感测放大器150b执行感测操作时，第一开关SW1、第二开关SW2和第三开关SW3中的全部可断开，并且位线感测放大器150b可通过使用参照图6描述的第三区间T3的操作来感测存储器单元的状态。另外，当根据实施例的位线感测放大器150b执行恢复操作时，第三开关SW3可闭合，第一开关SW1和第二开关SW2可断开，并且位线感测放大器150b可通过使用参照图6描述的第四区间T4的处理来恢复存储器单元的状态。

参照图9，根据实施例的位线感测放大器150c的第一电流源151可包括非独立电流源，并且第二电流源152可包括独立电流源。另外，差分放大器153可连接到第一电流源151。当差分放大器153连接到第一电流源151时，差分放大器153的输出信号OUT可用作第一电流源151的电压控制信号。

例如，当根据实施例的位线感测放大器150c执行第一信号SG1的偏移补偿操作时，第三开关SW3可断开，并且第一开关SW1和第二开关SW2可闭合，并且第二信号SG2可包括差分放大器153的负输入信号。另外，输入信号IN可包括差分放大器153的正输入信号。当输入信号IN和第二信号SG2被输入到差分放大器153时，差分放大器153的输出信号OUT可控制第一电流源151的电压，并且第一电流源151可通过生成上拉电流来调节第一信号SG1。在这种情况下，因为第二电流源152是独立电流源，所以第二电流源152可连续地生成预设值的电流。

另外，当根据实施例的位线感测放大器150c执行感测操作时，第一开关SW1、第二开关SW2和第三开关SW3中的全部可断开，并且位线感测放大器150c可通过使用参照图6描述的第三区间T3的操作来感测存储器单元的状态。另外，当根据实施例的位线感测放大器150c执行恢复操作时，第三开关SW3可闭合，第一开关SW1和第二开关SW2可断开，并且位线感测放大器150c可通过使用参照图6描述的第四区间T4的处理来恢复存储器单元的状态。

图10是根据实施例的位线感测方法的流程图。

参照图10，根据位线感测方法的实施例，可将输入信号IN从位线BL输入到位线感测放大器150(S110)。在这种情况下，输入信号IN可经由输入端子NIP被输入到第一反相器INV1。另外，输入端子NIP可包括输入节点。

当将输入信号IN输入到第一反相器INV1时，可从第一反相器INV1输出第一信号SG1(S120)。第一信号SG1可被输出到第一节点ND1，并且输入信号IN可包括由第一反相器INV1转换的信号。第一信号SG1可用作用于执行偏移补偿操作的中间信号。例如，第一信号SG1可用作第二反相器INV2的输入，并且第二反相器INV2可通过生成第二信号SG2来调节作为反馈的第一信号SG1。换句话说，第一信号SG1可用作用于完整的偏移补偿操作的中间信号，用作偏移补偿操作的最终对象，并且根据实施例的位线感测放大器150可连续地提供第一信号SG1作为反馈。

当输出第一信号SG1时，可通过第一电流源151和第二电流源152调节第一信号SG1(S130)。在这种情况下，第一电流源151可生成上拉电流，并且第二电流源152可生成下拉电流。另外，第一电流源151和第二电流源152可分别包括非独立电流源或独立电流源。参照图11和图12详细描述在第一电流源151和第二电流源152分别是独立电流源和非独立电流源的情况下处理第一信号SG1的过程。

如上所述，第一信号SG1可包括第二反相器INV2的输入，并且当将第一信号SG1输入到第二反相器INV2时，可从第二反相器INV2输出第二信号SG2(S140)。第二信号SG2可具有通过由第二反相器INV2转换第一信号SG1而获得的值，并且可处于比第一信号SG1的状态高的状态。然而，第二信号SG2的状态不限于此。

当输出第二信号SG2时，输入信号IN和第二信号SG2可被输入到差分放大器153(S150)。在这种情况下，第二信号SG2可用作差分放大器153的负输入信号。

当输入信号IN和第二信号SG2被输入到差分放大器153时，差分放大器153可输出输出信号OUT(S160)。输出信号OUT可用作第一电流源151或第二电流源152的电压控制信号。当输出信号OUT控制关于第一电流源151或第二电流源152的电压时，第一电流源151或第二电流源152可生成用于调节第一信号SG1的电流，并且结果，第一信号SG1可作为反馈被提供。

图11和图12是根据实施例的偏移补偿操作的流程图。图11是当差分放大器153连接到第二电流源152时的偏移补偿操作的流程图，图12是当差分放大器153连接到第一电流源151时的偏移补偿操作的流程图。

参照图11，可从根据实施例的位线感测放大器150的差分放大器153输出输出信号OUT(S210)。

由差分放大器153生成的输出信号OUT可调节第二电流源152的输出(S220)。当第二电流源152是非独立电流源并且连接到差分放大器153的输出端子时，第二电流源152可基于差分放大器153针对第二信号SG2和输入信号IN的输出对第一信号SG1执行偏移补偿操作。例如，当第二信号SG2的幅度不足以执行位线感测操作时，第二电流源152可增大下拉电流，以将第一信号SG1的值调节为更小。然而，当第二信号SG2的幅度超过用于执行位线感测操作的幅度时，第二电流源152可减小下拉电流，以将第一信号SG1的值调节为更大。

可通过使用上述对第一信号SG1的反馈处理来调节第一信号SG1(S230)。

参照图12，可从根据实施例的位线感测放大器150的差分放大器153输出输出信号OUT(S310)。

由差分放大器153生成的输出信号OUT可调节第一电流源151的输出(S320)。当第一电流源151是非独立电流源并且连接到差分放大器153的输出端子时，第一电流源151可基于差分放大器153针对第二信号SG2和输入信号IN的输出对第一信号SG1执行偏移补偿操作。例如，当第二信号SG2的幅度不足以执行位线感测操作时，第一电流源151可调节(例如，减小)上拉电流，以将第一信号SG1的值调节为更小。然而，当第二信号SG2的幅度超过用于执行位线感测操作的幅度时，第一电流源151可增大上拉电流，以将第一信号SG1的值调节为更大。

可通过使用上述对第一信号SG1的反馈处理来调节第一信号SG1(S330)。

作为根据上述图11和图12的偏移补偿操作调节第一信号SG1的结果，位线感测放大器150可对第一信号SG1执行偏移补偿操作。在这种情况下，因为第一信号SG1的电容负载具有小于输入信号IN的电容负载的值，所以相对快速的偏移补偿可被执行，并且可不受分布的影响。

图13和图14示出应用了根据实施例的存储器装置100的块的示例。

参照图13，存储器装置100的块可包括多个存储器单元阵列块110-1、110-2、110-3和110-4以及多个位线感测放大器块210、220、230和240，并且还可包括电容器块310和320。多个位线感测放大器块210、220、230和240中的每个可包括多个位线感测放大器150，另外，多个存储器单元阵列块110-1、110-2、110-3和110-4中的每个可包括多个存储器单元的阵列。电容器块310和320可包括多个电容器。电容器可被布置为防止位线BL与互补位线BLB之间的电容不平衡，并且可被称为平衡电容器。

第二感测放大器块220和第三感测放大器块230被布置在多个存储器单元阵列块110-1、110-2、110-3和110-4之间。存储器单元阵列块110-2和110-3可连接到在两个方向中的每个上布置的存储器单元阵列块的一条位线BL。包括在第一感测放大器块210和第四感测放大器块240中的布置在第一感测放大器块210和第四感测放大器块240的边缘上的位线感测放大器150可分别连接到存储器单元阵列块110-1和110-4的在一个方向上布置的一条位线BL，并且可连接到用于防止电容不平衡的在另一方向上的电容器。可选地，位线感测放大器150可连接到包括用于防止电容不平衡的虚设单元的位线BL。以这种方式，当在位线感测放大器150的两个方向中的每个方向上连接一条位线BL，并且位线中的一条变成互补位线(即，参考位线)时，位线感测放大器150的结构可被称为开放式位线感测放大器结构。

在这种情况下，可根据将被感测的存储器单元阵列块是奇数存储器单元阵列块还是偶数存储器单元阵列块，来确定位线感测放大器的第一开关SW1、第二开关SW2和第三开关SW3中的哪一个将闭合。然而，上述方法仅是示例并且不限于此，并且本领域技术人员可理解，各种修改是可行的。

图14示出在存储器装置的上述结构中，根据发明构思的位线感测放大器150以单端感测放大器的形式连接。参照图14，第一感测放大器块210和第二感测放大器块220中的每个可包括多个位线感测放大器150。在这种情况下，第一感测放大器块210可连接到多个存储器单元阵列块110-1和110-2，并且第二感测放大器块220可连接到单个存储器单元阵列块110-2。换句话说，根据实施例的位线感测放大器150可以以单端感测放大器的形式被构造，并且还可对边缘存储器单元阵列块的虚设线执行感测操作。参照图15和图16详细描述根据实施例的位线感测放大器150连接到存储器单元阵列块的结构。在此的虚设线可表示存储器单元阵列块的不具有存储器单元阵列块的其他线或图案的电功能但具有与那些其他线和图案相似的结构形式的线或图案。

图15是应用了根据实施例的位线感测放大器150的感测放大器250的示例的框图，并且图16是应用了根据实施例的位线感测放大器150的感测放大器250的示例的电路图。

参照图15，根据实施例的感测放大器250可包括位线感测放大器150和开关单元，并且在这种情况下，开关单元可包括第一开关块SB1和第二开关块SB2。

根据实施例的感测放大器250可包括参照图1至图14描述的位线感测放大器150(例如，150a、150b和150c)。

参照图15和图16，第一开关块SB1和第二开关块SB2可连接到位线感测放大器150的输入端子，并且选择输入到位线感测放大器150的输入信号IN。

再次参照图14至图16，第一开关块SB1和第二开关块SB2可连接到位线感测放大器150的输入端子，并且确定是否从第一存储器单元阵列块110-1和第二存储器单元阵列块110-2中的一个接收位线信号。为了方便起见，当第一开关块SB1用作连接到第一存储器单元阵列块110-1的开关单元并且第二开关块SB2用作连接到第二存储器单元阵列块110-2的开关单元时，第一开关块SB1可闭合，使得位线感测放大器150可从第一存储器单元阵列块110-1接收信号。类似地，第二开关块SB2可闭合，使得位线感测放大器150可从第二存储器单元阵列块110-2接收信号。换句话说，因为根据实施例的感测放大器250可以以单端感测放大器的形式被构造，所以输入到位线感测放大器150的输入信号可由开关单元(例如，SB1或SB2)选择。

另一方面，根据实施例的感测放大器250可连接到一个存储器单元阵列块。例如，位线感测放大器150可连接到边缘区域中的存储器单元的虚设线。当位线感测放大器150连接到边缘区域的存储器单元阵列块时，第二开关块SB2的开关可闭合。

因为根据实施例的感测放大器250可以以单端感测放大器的形式被构造，所以位线感测放大器150可连接到边缘区域中的存储器单元的虚设线，并且还可经由第一开关块SB1和第二开关块SB2连接到多个存储器单元。

图17是根据实施例的半导体存储器装置3000的实施方式示例的结构图。

如图17中所示，半导体存储器装置3000可包括多个半导体层LA1至LAn(例如，n可以是大于1的整数)。多个半导体层LA1至LAn中的每个可包括包含DRAM单元的存储器芯片，或者半导体层LA1至LAn中的一些可包括执行与外部控制器的接口连接(interface)的主芯片，并且剩余的半导体层可包括存储数据的从芯片。在图17的示例中，假设最低的半导体层LA1是主芯片，并且剩余的半导体层(即，LA2至LAn)是从芯片。

多个半导体层LA1至LAn可经由硅通孔TSV彼此收发信号，并且主芯片或半导体层LA1可经由形成在主芯片的外表面上的导电装置(未示出)与外部存储器控制器(未示出)通信。下面基于作为主芯片的第一半导体层3100(例如，LA1)和作为从芯片的第n半导体层3200(例如，LAn)来描述半导体存储器装置3000的构造和操作。

第一半导体层3100可包括用于驱动设置在从芯片(例如，第n半导体层3200)中的单元阵列3210的各种电路。例如，第一半导体层3100可包括用于驱动单元阵列3210的字线的行解码器(X-Dec)3110、用于驱动位线BL的列解码器(Y-Dec)3120、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)3130、用于从外部接收命令CMD的命令缓冲器(CMDB)3140、用于在从外部接收地址之后缓冲地址的地址缓冲器(ADD)3150等。

另外，第一半导体层3100还可包括用于管理从芯片的存储器操作的DRAM管理单元3160。在一个实施例中，DRAM管理单元3160可包括刷新(Ref)计数器3161和地址(Add)转换器3162。另一方面，第n半导体层3200可包括单元阵列3210和布置有用于驱动单元阵列3210的其他外围电路的外围电路区域3220。例如，用于选择单元阵列3210的行和列的行/列选择单元(未示出)、位线感测放大器等可被布置在外围电路区域3220中。在这种情况下，位线感测放大器可包括根据上述实施例的位线感测放大器150、150a、150b和150c。因此，可通过补偿位线感测放大器的反相器的偏移来提高位线的感测灵敏度。

图18是根据实施例的包括半导体存储器装置的服务器系统4000的示例的结构图。

在图18中，服务器系统4000可包括存储器控制器4100和多个存储器模块(MM)4200_1至4200_n(例如，n可以是大于1的整数)。多个MM 4200_1至4200_n中的每个可包括包含多个存储器芯片的存储器块4220a和4220b。例如，构成存储器块4220a和4220b的存储器芯片可包括DRAM芯片。

多个MM 4200_1至4200_n可包括应用了根据上述实施例的位线感测放大器150、150a、150b和150c或根据上述实施例的存储器装置100和半导体存储器装置3000的存储器模块。因此，可通过补偿位线感测放大器的反相器的偏移来提高位线的感测灵敏度。

在图18中，示出了具有单通道结构的服务器系统4000，在单通道结构中，存储器控制器4100和多个MM 4200_1至4200_n被安装在同一电路基底4300上。然而，这仅是示例，并且实施例不限于此。服务器系统4000可被设计成各种结构，诸如，各自包括多个MM的子基底结合到包括安装在其上的存储器控制器4100的主基底的插座的多通道结构。

另一方面，可通过使用光输入/输出(I/O)连接来执行多个MM 4200_1至4200_n的信号传输。服务器系统4000还可包括电光转换单元4400，并且多个MM 4200_1至4200_n中的每个还可包括光电转换单元4210。另外，根据另一实施例，电光转换单元4400可被嵌入在存储器控制器4100中。

存储器控制器4100可经由电通道4410连接到电光转换单元4400。因此，存储器控制器4100可经由电通道4410与电光转换单元4400交换信号。

电光转换单元4400可将从存储器控制器4100接收的电信号转换为光信号并将光信号发送到光通道4420，并且可将经由光通道4420接收的光信号转换为电信号并将电信号发送到电通道4410。

多个MM 4200_1至4200_n可经由光通道4420连接到电光转换单元4400。经由光通道4420发送的光信号可被施加到包括在多个MM 4200_1至4200_n中的每个中的光电转换单元4210。光电转换单元4210可将光信号转换为电信号，并将电信号发送到存储器块4220a和4220b中的每个。另外，在存储器块4220a和4220b中的每个中生成的电信号可由光电转换单元4210转换为光信号并且可被输出。

如上所述，在服务器系统4000中，可以以光输入/输出方式经由光通道4420，执行存储器控制器4100与多个存储器块4220a和4220b之间的信号传输。

图19是根据实施例的包括存储器装置的计算系统5000的框图。

发明构思的半导体存储器装置可作为RAM 5200被安装在信息处理系统(例如，计算系统5000)(诸如，移动装置和台式计算机)中。RAM 5200可包括半导体存储器装置，或者可具有存储器模块的形式。另外，图19中的RAM 5200可具有存储器、存储器装置和存储器控制器被包括在其中的构思。

根据实施例的计算系统5000可包括中央处理器(CPU)5100、RAM 5200、用户接口5300和非易失性存储器5400，并且这些组件中的每个可电连接到总线5500。非易失性存储器5400可用在大容量存储装置(诸如，固态装置(SSD)和硬盘驱动器(HDD))中。

在计算系统5000中，RAM 5200可包括包含用于存储数据的DRAM单元的DRAM芯片(未示出)，并且在每个DRAM芯片中，根据实施例的位线感测放大器150、150a、150b和150c中的一个可被设置。因此，可提高存储在DRAM芯片中的数据的感测效率。

以上描述仅是发明构思的技术理念的示例描述，并且公开的实施例所属领域的技术人员应当能够在不脱离发明构思的必要特征的情况下对实施例进行各种改变和修改。实施例不意在限制发明构思的范围，而是意在描述发明构思的技术方面，并且发明构思的技术方面的范围不受实施例限制。发明构思的保护范围应根据所附权利要求来解释，并且在发明构思的范围内的所有技术理念应被解释为被包括在发明构思的范围内。

虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解，在不脱离所附权利要求的范围的情况下，可在其中进行形式和细节上的各种改变。