多栅极器件及其制造方法

技术领域

本发明的实施例涉及多栅极器件及其制造方法。

背景技术

电子工业对更小且更快的电子器件经历了不断增长的需求，这些电子器件同时能够支持更多数量的日益复杂和精细的功能。为了满足这些需求，集成电路(IC)行业中存在制造低成本、高性能和低功耗IC的持续趋势。迄今为止，通过减小IC尺寸(例如，最小的IC部件尺寸)，从而提高生产效率并且降低相关成本，在很大程度上实现了这些目标。然而，这种缩放也增加了IC制造工艺的复杂性。因此，要实现IC器件及其性能的持续进步，就需要IC制造工艺和技术方面的类似进步。

近来，已经引入了多栅极器件以改善栅极控制。已经观察到多栅极器件可以增加栅极-沟道耦合，减小截止状态电流和/或减小短沟道效应(SCE)。一种这样的多栅极器件是全环栅(GAA)器件，GAA器件包括可以部分或全部围绕沟道区域延伸以在至少两侧提供对沟道区域的存取的栅极结构。GAA器件可实现IC技术的大规模按比例缩小，维持栅极控制并且缓解SCE，同时与常规IC制造工艺无缝集成。随着GAA器件的不断缩放，在制造用于GAA器件的栅极结构(包括与p-金属栅极共享边界的n-金属栅极)时出现了挑战，已观察到这些挑战会降低GAA器件性能并且增大GAA处理复杂度。因此，虽然现有的GAA器件及其制造方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

发明内容

本发明的实施例提供了一种制造多栅极器件的方法，包括：在栅极结构中的栅极沟槽中形成栅极介电层，其中，所述栅极介电层形成在p型栅极区域中的第一沟道层周围和n型栅极区域中的第二沟道层周围；在所述n型栅极区域中的所述第二沟道层之间形成牺牲部件；在所述p型栅极区域和所述n型栅极区域中的所述栅极介电层上方的所述栅极沟槽中形成p型功函层；从所述n型栅极区域中的所述栅极沟槽去除所述p型功函层；在去除所述p型功函层之后，去除所述n型栅极区域中的所述第二沟道层之间的所述牺牲部件；在所述n型栅极区域中的所述栅极介电层上方的所述栅极沟槽中形成n型功函层，其中，所述n型功函层围绕所述n型栅极区域中的所述栅极介电层和所述第二沟道层；以及在所述p型栅极区域中的所述p型功函层和所述n型栅极区域中的所述n型功函层上方的所述栅极沟槽中形成金属填充层。

本发明的另一实施例提供了一种制造多栅极器件的方法，包括：在p型栅极区域中的第一半导体层上方和n型栅极区域中的第二半导体层上方沉积栅极介电层，其中，所述栅极介电层包裹所述第一半导体层和所述第二半导体层，其中，在沉积所述栅极介电层之后，所述第一半导体层之间具有第一间隙，并且所述第二半导体层之间具有第二间隙；在所述p型栅极区域和所述n型栅极区域中的所述栅极介电层上方沉积牺牲层；蚀刻所述p型栅极区域和所述n型栅极区域中的所述牺牲层以在所述第一半导体层之间的所述p型栅极区域中形成第一牺牲部件并且在所述第二半导体层之间的所述n型栅极区域中形成第二牺牲部件；在从所述p型栅极区域去除所述第一牺牲部件之后，在所述p型栅极区域和所述n型栅极区域中的所述栅极介电层上方沉积p型功函层；从所述n型栅极区域中的所述栅极介电层上方去除所述p型功函层；以及从所述n型栅极区域去除所述第二牺牲部件之后，在所述n型栅极区域中的所述栅极介电层上方沉积n型功函层。

本发明的又一实施例提供了一种多栅极器件，包括：第一沟道层，设置在衬底上方的p型栅极区域中；第二沟道层，设置在所述衬底上方的n型栅极区域中；以及栅极堆叠件，跨越所述p型栅极区域和所述n型栅极区域，其中，所述栅极堆叠件设置在第一外延源极/漏极部件与第二外延源极/漏极部件之间，所述第一外延源极/漏极部件设置在所述p型栅极区域中，所述第二外延源极/漏极部件设置在所述n型栅极区域中，并且其中，所述栅极堆叠件包括：p金属栅极，位于所述p型栅极区域中，其中，所述p金属栅极围绕所述第一沟道层，并且所述p金属栅极包括栅极介电层、设置在所述栅极介电层上方的p型功函层以及设置在所述p型功函层上方的金属填充层，n金属栅极，位于所述n型栅极区域中，其中，所述n金属栅极围绕所述第二沟道层，并且所述n金属栅极包括所述栅极介电层、设置在所述栅极介电层上方的n型功函层以及设置在所述n型功函层上方的所述金属填充层，并且其中，所述p型功函层的厚度(T)大于或等于所述栅极堆叠件的栅极长度(Lg)的一半(T≥0.5Lg)。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B是根据本发明的各个方面的用于制造多栅极器件的方法的流程图。

图2A至图23A、图2B至图23B、图2C至图23C和图2D至图23D是根据本发明的各个方面的在各个制造阶段(诸如与图1A和图1B中的方法相关联的那些)的多栅极器件的部分或整体的局部示意图。

具体实施方式

本发明总体上涉及集成电路器件，并且更具体地，涉及多栅极器件，诸如全环栅(GAA)器件。

以下公开提供了许多用于实现不同部件的不同的实施例或示例。在本文中描述的各个实例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，下面描述了组件和布置的具体示例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，在本发明中，另一部件上、连接至另一部件和/或耦合至另一部件的部件的形成可以包括部件形成为直接接触的实施例，并且还可以包括在部件之间形成附加部件使得部件可以部直接接触的实施例。

此外，为了便于描述，本文中可以使用诸如“下部”、“上部”、“横向”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…下面”、“向上”、“向下”、“顶部”、“底部”等及其衍生词(例如，“横向地”、“向下地”、“向上地”等)的空间相对术语，以描述一个元件或部件与另一元件或部件的关系。除了包括元件或部件的器件的描述外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

图1A和图1B是根据本发明的各个方面的用于制造多栅极器件的方法100的流程图。在一些实施例中，方法100制造包括p型GAA晶体管和n型GAA晶体管的多栅极器件。在框102处，在衬底上方形成第一半导体层堆叠件和第二半导体层堆叠件。第一半导体层堆叠件和第二半导体层堆叠件包括以交替配置垂直堆叠的第一半导体层和第二半导体层。在框104处，在第一半导体层堆叠件的第一区域和第二半导体层堆叠件的第一区域上方形成栅极结构。栅极结构包括伪栅极堆叠件和栅极间隔件。在框106处，去除第二区域中的第一半导体层堆叠件的部分和第二区域中的第二半导体层堆叠件的部分，以形成源极/漏极凹槽。在框108处，沿着第一半导体层堆叠件和第二半导体层堆叠件中的第一半导体层的侧壁形成内部间隔件。在框110处，在源极/漏极凹槽中形成外延源极/漏极部件。在框112处，在外延源极/漏极部件上方形成层间介电(ILD)层。在框114处，去除伪栅极堆叠件，从而形成栅极沟槽，该栅极沟槽暴露p型栅极区域中的第一半导体层堆叠件和n型栅极区域中的第二半导体层堆叠件。在框116处，从由栅极沟槽暴露的第一半导体层堆叠件和第二半导体层堆叠件去除第一半导体层，从而在第二半导体层之间形成间隙。在框118处，在p型栅极区域和n型栅极区域中的第二半导体层周围的栅极沟槽中形成栅极介电层。栅极介电层部分地填充第二半导体层之间的间隙。

在框120处，在p型栅极区域和n型栅极区域中的栅极沟槽中的栅极介电层上方形成牺牲层。牺牲层填充第二半导体层之间的间隙的任何剩余部分。在框122处，图案化牺牲层以在p型栅极区域和n型栅极区域中的第二半导体层之间形成牺牲部件。在框124处，从p型栅极区域中的第二半导体层之间去除牺牲部件。在框126处，在p型栅极区域和n型栅极区域中的栅极电介质上方的栅极沟槽中形成p型功函层。在框128处，从n型栅极区域中的栅极沟槽去除p型功函层。在框130处，确定栅极介电层和p型功函层是否沿着栅极长度方向填充p型栅极区域中的栅极沟槽。如果否，则重复框128和框130。如果是，则方法100前进到框132，在框132中，从n型栅极区域中的第二半导体层之间去除牺牲部件。在框134处，在n型栅极区域中的栅极介电层上方的栅极沟槽中和p型栅极区域中的p型功函层上方形成n型功函层。在框136处，从p型栅极区域中的栅极沟槽去除n型功函层。在框138处，在n型栅极区域中的n型功函层上方的栅极沟槽中和p型栅极区域中的p型功函层上方形成金属体层。在框140处，对金属体层、n型功函层、p型功函层和栅极介电层执行平坦化工艺，从而在p型栅极区域中形成p金属栅极并且在n型栅极区域中形成n金属栅极。然后，方法100进行到方框142，在方框142中形成接触件。本发明预期附加处理。可以在方法100之前、期间和之后提供附加步骤，并且对于方法100的其他实施例，可以移动、替换或消除所描述的一些步骤。以下讨论说明了可以根据方法100制造的基于纳米线的集成电路器件的各种实施例。

图2A至图22A、图2B至图22B、图2C至图22C和图2D至图22D是根据本发明的各个方面的在各个制造阶段(诸如与图1A和图1B中的方法100相关联的那些)的多栅极器件200的部分或整体的局部示意图。特别地，图2A至图22A是在X-Y平面中的多栅极器件200的顶视图；图2B至图22B是分别沿着图2A至图22A的线B-B’的在X-Z平面中的多栅极器件200的截面图，图2C至图22C是分别沿着图2A至图22A的线C-C’的在Y-Z平面中的多栅极器件200的示意性截面图；并且图2D至图22D是分别沿着图2A至图22A的线D-D’的在Y-Z平面中的多栅极器件200的示意性截面图。多栅极器件200可以包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，多栅极器件200是IC芯片的部分、片上系统(SoC)或其部分，包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。在一些实施例中，多栅极器件200包括在非易失性存储器中，诸如非易失性随机存取存储器(NVRAM)、闪存、电可擦除可编程只读存储器(EEPROM)、电可编程只读存储器(EPROM)、其他合适的存储器类型或它们的组合。为了清楚起见，已经简化了图2A至图22A、图2B至图22B、图2C至图22C和图2D至图22D，以更好地理解本发明的发明构思。可以在多栅极器件200中添加附加部件，并且在多栅极器件200的其他实施例中可以替换、修改或消除以下描述的一些部件。

转向图2A至图2D，多栅极器件200包括衬底(晶圆)202。在所示的实施例中，衬底202包括硅。可选地或额外地，衬底202包括另一种元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。取决于多栅极器件200的设计要求，衬底202可以包括各种掺杂区域。在所示的实施例中，衬底202包括可以配置为用于n型GAA晶体管的p型掺杂区域204A(以下称为p阱)和可以配置为用于p型GAA晶体管的n型掺杂区域204B(以下称为n阱)。n型掺杂区域(诸如n阱204B)掺杂有n型掺杂剂，诸如磷、砷、其他n型掺杂剂或它们的组合。诸如p阱204A的p型掺杂区域掺杂有p型掺杂剂，诸如硼、铟、其他p型掺杂剂或它们的组合。在一些实施方式中，衬底202包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各种掺杂区域可以直接形成在衬底202上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以执行离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各种掺杂区域。

半导体层堆叠件205形成在衬底202上方，其中半导体层堆叠件205包括以交错或交替的配置从衬底202的表面垂直(例如，沿着z方向)堆叠的半导体层210和半导体层215。在一些实施例中，以所示的交错和交替配置外延生长半导体层210和半导体层215。例如，在衬底上外延生长半导体层210中的第一个，在半导体层210中的第一个上外延生长半导体层215中的第一个，在半导体层215中的第一个上外延生长半导体层210中的第二个，直到半导体层堆叠件205具有期望数量的半导体层210和半导体层215。在这样的实施例中，半导体层210和半导体层215可以称为外延层。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或它们的组合来实现半导体层210和半导体层215的外延生长。

半导体层210的组分不同于半导体层215的组分，以在后续处理期间实现蚀刻选择性和/或不同的氧化速率。在一些实施例中，半导体层210具有对蚀刻剂的第一蚀刻速率，并且半导体层215具有对蚀刻剂的第二蚀刻速率，其中第二蚀刻速率小于第一蚀刻速率。在一些实施例中，半导体层210具有第一氧化速率，并且半导体层215具有第二氧化速率，其中第二氧化速率小于第一氧化速率。在所示的实施例中，半导体层210和半导体层215包括不同的材料、组成原子百分比、组分重量百分比、厚度和/或特性，以在蚀刻工艺(诸如实施为在多栅极器件200的沟道区域中形成悬置沟道层的蚀刻工艺)期间实现期望的蚀刻选择性。例如，在半导体层210包括硅锗并且半导体层215包括硅的情况下，半导体层215的硅蚀刻速率小于半导体层210的硅锗蚀刻速率。在一些实施例中，半导体层210和半导体层215可以包括相同的材料，但是具有不同的组成原子百分比，以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层210和半导体层215可以包括硅锗，其中半导体层210具有第一硅原子百分比和/或第一锗原子百分比，并且半导体层215具有不同的第二硅原子百分比和/或不同的第二锗原子百分比。本发明预期半导体层210和半导体层215包括可以提供期望的蚀刻选择性、期望的氧化速率差和/或期望的性能特征的半导体材料的任何组合(例如，使电流最大化的材料)，包括本文公开的任何半导体材料。

如下文进一步描述，半导体层215或其部分形成多栅极器件200的沟道区域。在所示的实施例中，半导体层堆叠件205包括配置为在衬底202上方形成四个半导体层对的四个半导体层210和四个半导体层215，每个半导体层对具有相应的第一半导体层210和相应的第二半导体层215。在进行后续处理之后，这种配置将产生具有四个沟道的多栅极器件200。然而，本发明预期其中半导体层堆叠件205例如包更多或更少的半导体层的实施例，这取决于多栅极器件200(例如，GAA晶体管)期望的沟道数量和/或多栅极器件200的设计要求。例如，半导体层堆叠件205可以包括两至十个半导体层210和两至十个半导体层215。在所示的进一步实施例中，半导体层210具有厚度t1，并且半导体层215具有厚度t2，其中基于多栅极器件200的制造和/或器件性能来选择厚度t1和t2。例如，厚度t1可以配置为限定多栅极器件200的相邻沟道之间(例如，半导体层215之间)的期望距离(或间隙)，厚度t2可以配置为实现多栅极器件200的沟道的期望厚度，并且厚度t1和厚度t2可以配置为实现多栅极器件200的期望性能。在一些实施例中，厚度t1和厚度t2为约1nm至约10nm。

转向图3A至图3D，图案化半导体层堆叠件205以形成鳍218A和鳍218B(也称为鳍结构、鳍元件等)。鳍218、218B包括衬底部分(即，衬底202的部分)和半导体层堆叠件部分(即，包括半导体层210和半导体层215的半导体层堆叠件205的剩余部分)。鳍218A、218B沿着y方向基本上彼此平行地延伸，具有在y方向上限定的长度、在x方向上限定的宽度以及在z方向上限定的高度。在一些实施方式中，执行光刻和/或蚀刻工艺以图案化半导体层堆叠件205以形成鳍218A、218B。光刻工艺可以包括在半导体层堆叠件205上方形成光刻胶层(例如，通过旋涂)；执行曝光前烘烤工艺；使用掩模执行曝光工艺；执行曝光后烘烤工艺；以及执行显影工艺。在曝光工艺期间，将光刻胶层暴露于辐射能(诸如紫外线(UV)、深紫外线(DUV)或极紫外线(EUV)光)中，其中取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模会阻挡、透射和/或反射辐射至光刻胶层，使得图像被投影到与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能量敏感，因此取决于光刻胶层的特性和在显影工艺中使用的显影溶液的特性，光刻胶层的曝光部分发生化学变化，并且光刻胶层的曝光(或未曝光)部分溶解。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案。蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模来去除半导体层堆叠件205的部分。在一些实施例中，图案化的光刻胶层形成在设置在半导体层堆叠件205上方的硬掩模层上方，第一蚀刻工艺去除硬掩模层的部分以形成图案化的硬掩模层，并且第二蚀刻工艺使用图案化的硬掩模层作为蚀刻掩模去除半导体层堆叠件205的部分。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是反应离子蚀刻(RIE)工艺。在蚀刻工艺之后，例如通过光刻胶剥离工艺或其他合适的工艺来去除图案化的光刻胶层(以及在一些实施例中，硬掩模层)。可选地，鳍218A、218B通过量重图案化工艺形成，诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件是电介质(SID)SADP工艺、其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合。在一些实施例中，在图案化半导体层堆叠件205的同时实施定向自组装(DSA)技术。此外，在一些实施例中，曝光工艺可以采用无掩模光刻、电子束(e-束)写入和/或离子束写入，以用于图案化光刻胶层。

隔离部件230形成在衬底202上方和/或中，以隔离多栅极器件200的各个区域，诸如各个器件区域。例如，隔离部件230围绕鳍218A、218B的底部，使得隔离部件230将鳍218A、218B彼此分隔开和隔离。在所示的实施例中，隔离部件230围绕鳍218A、218B的衬底部分(例如，衬底202的掺杂区域204A、204B)并且部分地围绕鳍218A、218B的半导体层堆叠件部分(例如，最底部的半导体层210的部分)。然而，本发明预期隔离部件230相对于鳍218A、218B的不同配置。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离组成)或它们的组合。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。例如，隔离部件230可以包括STI部件，该STI部件限定鳍218A、218B并且将鳍218A、218B与其他有源器件区域(诸如鳍)和/或无源器件区域电隔离。可以通过在衬底202中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)，并且用绝缘体材料填充沟槽(例如，通过使用CVD工艺或自旋玻璃工艺)形成STI部件。可以执行化学机械抛光(CMP)工艺以去除过量的绝缘体材料和/或平坦化隔离部件230的顶面。在另一个示例中，可以通过在形成鳍218A、218B之后在衬底202上方沉积绝缘体材料(在一些实施方式中，使得绝缘体材料层填充鳍状物218A、218B之间的间隙(沟槽))并且回蚀刻绝缘体材料层以形成隔离部件230来形成STI部件。在一些实施例中，STI部件包括填充沟槽的多层结构，诸如设置在包括衬垫层的热氧化物上方的包括氮化硅的层。在另一个示例中，STI部件包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。在又一示例中，STI部件包括设置在衬垫介电层上方的体介电层，其中，体介电层和衬垫介电层包括取决于设计要求的材料。

转向图4A至图4D，栅极结构240形成在鳍218A、218B的部分上方和隔离部件230上方。栅极结构240在与鳍218A、218B的纵向(例如正交)不同的方向上纵向延伸。例如，栅极结构240沿着x方向彼此基本平行地延伸，具有在y方向上限定的长度、在x方向上限定的宽度以及在z方向上限定的高度。栅极结构240设置在鳍218A、218B的部分上，并且限定鳍218A、218B的源极/漏极区域242和沟道区域244。在X-Z平面中，栅极结构240包裹鳍218A、218B的顶面和侧壁表面。在Y-Z平面中，栅极结构240设置在鳍218A、218B的相应沟道区域244的顶面上方，使得栅极结构240介于相应的源极/漏极区域242之间。每个栅极结构240包括与将配置为用于n型GAA晶体管的相应栅极结构240的部分对应的栅极区域240-1(因此对应于跨越n型GAA晶体管区域的部分)以及与将配置为用于p型GAA晶体管的相应的栅极结构240的部分对应的栅极区域240-2(因此对应于跨越p型GAA晶体管区域的部分)。栅极结构240在栅极区域240-1和栅极区域240-2中不同地配置。例如，如下面进一步描述的，栅极结构240的每个金属栅极堆叠件跨越栅极区域240-1和栅极区域240-2，并且在栅极区域240-1和栅极区域240-2中不同地配置以优化n型GAA晶体管(在栅极区域240-1中具有n栅电极)和p型GAA晶体管(在栅极区域240-2中具有p栅电极)的性能。因此，以下将栅极区域240-1称为n型栅极区域240-1，并且将栅极区域240-2称为p型栅极区域240-2。

在图4A至图4D中，每个栅极结构240包括伪栅极堆叠件245。在所示的实施例中，伪栅极堆叠件245的宽度限定栅极结构240的栅极长度(Lg)(在此，在y方向上)，其中栅极长度限定当n型GAA晶体管和/或p型GAA晶体管切换(导通)时电流(例如，诸如电子或空穴的载流子)在源极/漏极区域242之间传播的距离(或长度)。在一些实施例中，栅极长度为约5nm至约250nm。可以调节栅极长度以获得GAA晶体管的期望操作速度和/或GAA晶体管的期望堆积密度。例如，当GAA晶体管导通时，电流在GAA晶体管的源极/漏极区域之间流动。增大栅极长度增大了电流在源极/漏极区域之间传播所需的距离，增加了GAA晶体管完全导通所需的时间。相反，减小栅极长度会减小电流在源极/漏极区域之间传播所需的距离，缩短GAA晶体管完全导通所需的时间。较小的栅极长度提供导通/关闭更快、制造更快、高速操作的GAA晶体管。较小的栅极长度也有利于更紧密的封装密度(即，可以在IC芯片的给定区域中制造更多的GAA晶体管)，增加了可以在IC芯片上制造的功能和应用的数量。在所示的实施例中，一个或多个栅极结构240的栅极长度配置为提供具有短长度(SC)沟道的GAA晶体管。例如，SCGAA晶体管的栅极长度为约5nm至约20nm。在一些实施例中，多栅极器件200可以包括具有不同栅极长度的GAA晶体管。例如，栅极结构240中的一个或多个的栅极长度可以配置为提供具有中长度或长长度沟道(M/LC)的GAA晶体管。在一些实施例中，M/LC GAA晶体管的栅极长度为约20nm至约250nm。

伪栅极堆叠件245包括伪栅电极，并且在一些实施例中，包括伪栅极电介质。伪栅电极包括合适的伪栅极材料，诸如多晶硅层。在伪栅极堆叠件245包括设置在伪栅电极与鳍218A、218B之间的伪栅极电介质的实施例中，伪栅极电介质包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合。高k介电材料的示例包括HfO

伪栅极堆叠件245通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或它们的组合形成。例如，执行沉积工艺以在鳍218A、218B和隔离部件230上方形成伪栅电极层。在一些实施例中，在形成伪栅电极层之前，执行沉积工艺以在鳍218A、218B和隔离部件230上方形成伪栅极介电层。在这样的实施例中，伪栅电极层沉积在伪栅极介电层上方。在一些实施例中，在伪栅电极层上方沉积硬掩模层。沉积工艺包括CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀、其他合适的方法或它们的组合。然后执行光刻图案化和蚀刻工艺以图案化伪栅电极层(以及在一些实施例中，伪栅极介电层和硬掩模层)以形成伪栅极堆叠件245，使得如图4A至图4D所示配置伪栅极堆叠件245(包括伪栅电极层、伪栅极介电层、硬掩模层和/或其他合适的层)。光刻图案化工艺包括光刻胶涂布(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如硬烘烤)、其他合适的光刻工艺或它们的组合。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或它们的组合。

每个栅极结构240还包括邻近相应的伪栅极堆叠件245(即沿着伪栅极堆叠件245的侧壁)设置的栅极间隔件247。栅极间隔件247通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。例如，包括硅和氮的介电层(诸如氮化硅层)可以沉积在伪栅极堆叠件245上方，并且随后蚀刻(例如，各向异性蚀刻)该介电层以形成栅极间隔件247。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，邻近伪栅极堆叠件245形成多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这样的实施方式中，各组间隔件可以包括具有不同蚀刻速率的材料。例如，可以沉积和蚀刻包括硅和氧的第一介电层(例如，氧化硅)以邻近伪栅极堆叠件245形成第一间隔件组，并且可以沉积和蚀刻包括硅和氮的第二介电层(例如，氮化硅)以邻近第一间隔件组形成第二间隔件组。

转向图5A至图5D，至少部分地去除鳍218A、218B的暴露部分(即鳍218A、218B的未被栅极结构240覆盖的源极/漏极区域242)以形成源极/漏极沟槽(凹槽)250。在所示的实施例中，蚀刻工艺完全去除鳍218A、218B的源极/漏极区域242中的半导体层堆叠件205，从而暴露源极/漏极区域242中的鳍218A、218B的衬底部分(例如，p阱204A和n阱204B)。因此，源极/漏极沟槽250具有由半导体层堆叠件205的剩余部分限定的侧壁，该剩余部分设置在栅极结构240下方的沟道区域244中，以及由衬底202限定的底部，诸如源极/漏极区域242中的p阱204A和n阱204B的顶面。在一些实施例中，蚀刻工艺去除半导体层堆叠件205中的一些但不是全部，使得源极/漏极沟槽250具有由源极/漏极区域242中的半导体层210或半导体层215限定的底部。在一些实施例中，蚀刻工艺还去除鳍218A、218B的衬底部分的一些但不是全部，使得源极/漏极凹槽250在衬底202的最顶部表面下方延伸。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别地和交替地去除半导体层210和半导体层215。在一些实施例中，蚀刻工艺的参数配置为通过对栅极结构240(即，伪栅极堆叠件245和栅极间隔件247)和/或隔离部件230的最少(至无)蚀刻来选择性地蚀刻半导体层堆叠件。在一些实施例中，执行诸如本文所述的那些的光刻工艺以形成覆盖栅极结构240和/或隔离部件230的图案化的掩模层，并且蚀刻工艺使用图案化的掩模层作为蚀刻掩模。

转向图6A至图6D，通过任何合适的工艺沿着半导体层210的侧壁在沟道区域244中形成内部间隔件255。例如，执行第一蚀刻工艺，该第一蚀刻工艺选择性地蚀刻由源极/漏极沟槽250暴露的半导体层210，而对半导体层215的蚀刻最少(至无)，使得在半导体层215之间以及半导体层215和栅极间隔件247下方的衬底202之间形成间隙。半导体层215的部分(边缘)因此悬置在栅极间隔件247下方的沟道区域244中。在一些实施例中，间隙在伪栅极堆叠件245下方部分地延伸。第一蚀刻工艺配置为横向蚀刻(例如，沿着y方向)半导体层210，从而减小沿着y方向的半导体层210的长度。第一蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。然后，沉积工艺在栅极结构240上方和限定源极/漏极沟槽250的部件(例如，半导体层215、半导体层210和衬底202)上方形成间隔件层，诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合。间隔件层部分地(并且在一些实施例中完全)填充源极/漏极沟槽250。沉积工艺配置为确保间隔件层填充半导体层215之间以及半导体层215与栅极间隔件247下方的衬底202之间的间隙。然后，执行第二蚀刻工艺，该第二蚀刻工艺选择性地蚀刻间隔件层以形成内部间隔件255，如图6A至图6D所示，第二蚀刻工艺最少(至无)蚀刻半导体层215、伪栅极堆叠件245和栅极间隔件247。在一些实施例中，从栅极间隔件247的侧壁、半导体层215的侧壁、伪栅极堆叠件245和衬底202去除间隔件层。间隔件层(以及因此内部间隔件255)包括与半导体层215的材料和栅极间隔件247的材料不同的材料，以在第二蚀刻工艺期间实现期望的蚀刻选择性。在一些实施例中，间隔件层包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，间隔件层包括低k介电材料，诸如本文所述的那些。在一些实施例中，将掺杂剂(例如，p型掺杂剂、n型掺杂剂或它们的组合)引入介电材料中，使得间隔件层包括掺杂的介电材料。

转向图7A至图7D，在源极/漏极凹槽250中形成外延源极/漏极部件。例如，从由源极/漏极凹槽250暴露的衬底202和半导体层215的部分外延生长半导体材料，在与n型GAA晶体管区域对应的源极/漏极区域242中形成外延源极/漏极部件260A，并且在与p型GAA晶体管区域对应的源极/漏极区域242中形成外延源极/漏极部件260B。外延工艺可以使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他合适的外延生长工艺或它们的组合。外延工艺可以使用气体和/或液体前体，前体与衬底202和/或半导体层堆叠件205(特别是半导体层215)的组分相互作用。外延源极/漏极部件260A、260B掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中，对于n型GAA晶体管，外延源极/漏极部件260A包括硅。外延源极/漏极部件260A可以掺杂有碳、磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si：C外延源极/漏极部件、Si：P外延源极/漏极部件或Si：C：P外延源极/漏极部件)。在一些实施例中，对于p型GAA晶体管，外延源极/漏极部件260B包括硅锗或锗。外延源极/漏极部件260B可以掺杂有硼、其他p型掺杂剂或它们的组合(例如，形成Si：Ge：B外延源极/漏极部件)。在一些实施例中，外延源极/漏极部件260A和/或外延源极/漏极部件260B包括多于一个的外延半导体层，其中外延半导体层可以包括相同或不同的材料和/或掺杂剂浓度。在一些实施例中，外延源极/漏极部件260A、260B包括在相应的沟道区域244中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，通过将杂质添加到外延工艺的源材料中(即原位)，外延源极/漏极部件260A、260B在沉积期间被掺杂。在一些实施例中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件260A、260B。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活外延源极/漏极部件260A、260B和/或其他源极/漏极区域(例如，重掺杂源极/漏极区域和/或轻掺杂源极/漏极(LDD)区域)中的掺杂剂。在一些实施例中，外延源极/漏极部件260A、260B以单独的处理顺序形成，包括例如，当在n型GAA晶体管区域中形成外延源极/漏极部件260A时，掩蔽p型GAA晶体管区域，并且当在p型GAA晶体管区域中形成外延源极/漏极部件260B时，掩蔽GAA晶体管区域。

转向图8A至图8D，例如通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合)在隔离部件230、外延源极/漏极部件260A、260B和栅极间隔件247上方形成层间介电(ILD)层270。ILD层270设置在相邻的栅极结构240之间。在一些实施例中，ILD层270通过可流动CVD(FCVD)工艺形成，该工艺包括例如在多栅极器件200上方沉积可流动材料(例如液态化合物)，以及通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动的材料转化为固体材料。ILD层270包括介电材料，该介电材料包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、

ILD层170可以是设置在衬底202上方的多层互连(MLI)部件的部分。MLI部件电耦合各种器件(例如，多栅极器件200的p型GAA晶体管和/或n型GAA晶体管、晶体管、电阻器、电容器和/或电感器)和/或组件(例如，p型GAA晶体管和/或n型GAA晶体管的栅极结构和/或外延源极/漏极部件)，使得各种器件和/或组件可以按照多栅极器件200的设计要求所指定的那样操作。MLI部件包括介电层和导电层(例如金属层)的组合，这些层配置为形成各种互连结构。导电层配置为形成垂直互连部件(诸如器件级接触件和/或通孔)和/或水平互连部件(诸如导线)。垂直互连部件通常在MLI部件的不同层(或不同平面)中连接水平互连部件。在操作期间，互连部件配置为在器件和/或多栅极器件200的组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给器件和/或多栅极器件200的组件。

转向图9A至图9D，从栅极结构240去除伪栅极堆叠件245，从而暴露n型栅极区域240-1和p型栅极区域240-2中的鳍218A、218B的半导体层堆叠件205。在所示的实施例中，蚀刻工艺完全去除伪栅极堆叠件245以暴露沟道区域244中的半导体层215和半导体层210。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺可以交替使用蚀刻剂以分别去除伪栅极堆叠件245的各个层，诸如伪栅电极层、伪栅极介电层和/或硬掩模层。在一些实施例中，蚀刻工艺配置为选择性地蚀刻伪栅极堆叠件245，最少(至无)蚀刻多栅极器件200的其他部件(诸如ILD层270、栅极间隔件247、隔离部件230、半导体层215和半导体层210)。在一些实施例中，执行光刻工艺，诸如本文所述的那些，以形成覆盖ILD层270和/或栅极间隔件247的图案化的掩模层，并且蚀刻工艺使用图案化的掩模层作为蚀刻掩模。

转向图10A至图10D，从沟道区域244选择性地去除半导体层堆叠件205的半导体层210(由栅极沟槽275暴露)，从而在沟道区域244中形成悬置半导体层215’。在所示的实施例中，蚀刻工艺选择性地蚀刻半导体层210，最少(至无)蚀刻半导体层215，并且在一些实施例中，最少(至无)蚀刻栅极间隔件247和/或内部间隔件255。可以调节各个蚀刻参数以实现对半导体层210的选择性蚀刻，诸如蚀刻剂组分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流量、其他合适的蚀刻参数或它们的组合。例如，选择蚀刻剂用于蚀刻工艺，该蚀刻剂以比半导体层215的材料(在示出的实施例中为硅)更高的速率蚀刻半导体层210的材料(在示出的实施例中为硅锗)(即，蚀刻剂相对于半导体层210的材料具有高蚀刻选择性。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施例中，干蚀刻工艺(诸如RIE工艺)利用含氟气体(例如，SF

因此，至少一个悬置半导体层215’通过栅极沟槽275暴露于n型栅极区域240-1和p型栅极区域240-2。在所示的实施例中，每个n型栅极区域240-1和每个p型栅极区域240-2包括垂直堆叠的四个悬置半导体层215’，它们将提供四个沟道，电流将在GAA晶体管的操作期间通过该四个沟道在相应的外延源极/漏极部件(外延源极/漏极部件260A或外延源极/漏极部件260B)之间流动。因此，在下文中将悬置半导体层215’称为沟道层215’。n型栅极区域240-1中的沟道层215’分隔开间隙277A，并且p型栅极区域240-2中的沟道层215’分隔开间隙277B。n型栅极区域240-1中的沟道层215’也与衬底202分隔开间隙277A，并且p型栅极区域240-2中的沟道层215’也与衬底202分隔开间隙277B。在n型栅极区域240-1中沿着z方向在沟道层215’之间限定间距s1，并且在p型栅极区域240-2中沿着z方向在沟道层215’之间限定间距s2。间距s1和间距s2分别对应于间隙277A和间隙277B的宽度。在所示的实施例中，间距s1约等于s2，但是本发明预期其中间距s1不同于间距s2的实施例。在一些实施例中，间距s1和间距s2都约等于半导体层210的厚度t1。此外，n型栅极区域240-1中的沟道层215’具有沿着x方向的长度l1和沿着y方向的宽度w1，并且p型栅极区域240-2中的沟道层215’具有沿着y方向的长度l2和沿着x方向的宽度w2。在所示的实施例中，长度l1约等于长度l2，并且宽度w1约等于宽度w2，但是本发明预期其中长度l1不同于长度l2和/或宽度w1不同于宽度w2的实施例。在一些实施例中，长度l1和/或长度l2为约10nm至约50nm。在一些实施例中，宽度w1和/或宽度w2为约4nm至约10nm。在一些实施例中，每个沟道层215’具有纳米尺寸，并且可以称为“纳米线”，纳米线通常是指以允许金属栅极物理接触沟道层的至少两侧的方式悬置的沟道层，并且在GAA晶体管中，将允许金属栅极物理接触沟道层的至少四侧(即围绕沟道层)。在这样的实施例中，悬置沟道层的垂直堆叠件可以称为纳米结构，并且图10A至图10D中所示的工艺称为沟道纳米线释放工艺。在一些实施例中，在去除半导体层210之后，执行蚀刻工艺以修改沟道层215’的轮廓以获得期望的尺寸和/或期望的形状(例如，圆柱形(例如，纳米线)、矩形(例如，纳米条)、片状(例如，纳米片)等)。本发明还预期这样的实施例：取决于多栅极器件200的设计要求，沟道层215’(纳米线)具有亚纳米尺寸。

转向图11A至图11D，在多栅极器件200上方形成栅极介电层，其中栅极介电层部分地填充栅极沟槽275，并且在栅极结构240的n型栅极区域240-1和p型栅极区域240-2中包裹(环绕)沟道层215’。在所示的实施例中，栅极介电层包括界面层280和高k介电层282，其中界面层280设置在高k介电层282和沟道层215’之间。在所示的进一步实施例中，界面层280和高k介电层282部分地填充n型栅极区域240-1中的沟道层215’之间以及沟道层215’与衬底202之间的间隙277A，并且部分地填充p型栅极区域240-2中的沟道层215’之间以及沟道层215’与衬底202之间的间隙277B。在一些实施例中，界面层280和/或高k介电层282也设置在衬底202、隔离部件230和/或栅极间隔件247上。界面层280包括介电材料，诸如SiO

转向图12A至图12D，在多栅极器件200上方沉积牺牲(伪)层284，其中牺牲层284部分地填充栅极沟槽275，并且在n型栅极区域240-1和p型栅极区域240-2中包裹(环绕)沟道层215’。例如，牺牲层284通过本文所述的任何工艺(例如，ALD、CVD、PVD、其他合适的工艺或它们的组合)沉积在栅极介电层上。在所示的实施例中，牺牲层284设置在高k介电层282上并且围绕高k介电层282、界面层280和沟道层215’。例如，牺牲层284沿着沟道层215’的侧壁、顶部和底部布置。牺牲层284的厚度配置为填充n型栅极区域240-1中的沟道层215’之间的间隙277A的任何剩余部分和p型栅极区域240-2中的沟道层215’之间的间隙277B的任何剩余部分，而不填充栅极沟槽275(即，未由栅极介电层填充间隙277A、277B的任何部分)。在一些实施例中，牺牲层284的厚度为约0.5nm至约5nm。牺牲层284包括与高k介电材料不同的材料，以在蚀刻工艺期间实现牺牲层284和高k介电层282之间的蚀刻选择性，使得可以选择性蚀刻牺牲层284，最少(至无)蚀刻高k介电层282。牺牲层284的材料也不同于p型功函层的p型功函材料(例如，稍后形成为栅极结构240的栅电极的部分)，以在蚀刻工艺期间实现牺牲层284和p型功函层之间的蚀刻选择性，使得可以选择性地蚀刻牺牲层284，最少(至无)蚀刻p型功函层，反之亦然。牺牲层284的材料还可以与低k介电材料不同，以在蚀刻工艺期间实现牺牲层284和低k介电材料(诸如ILD层270的材料)之间的蚀刻选择性，使得可以选择性地蚀刻牺牲层284，最少(无)蚀刻ILD层270。在一些实施例中，牺牲层284包括金属和氧(因此可以称为金属氧化物层)，诸如铝和氧(例如AlO

转向图13A至图13D，执行蚀刻工艺以部分地去除牺牲层284，使得牺牲层284被图案化为n型栅极区域240-1和p型栅极区域240-2中的沟道层215’之间以及沟道层215’与衬底202之间的牺牲(伪)部件284’。在一些实施例中，蚀刻工艺是湿蚀刻工艺，湿蚀刻工艺使用相对于高k介电层282对于牺牲层284具有高蚀刻选择性的蚀刻溶液。在一些实施例中，蚀刻溶液表现出约10至约100的蚀刻选择性(即，牺牲层284对蚀刻溶液的蚀刻速率与高k介电层282对蚀刻溶液的蚀刻速率的比率)。在一些实施例中，蚀刻选择性大于或等于100至100。在一些实施例中，湿蚀刻工艺采用基于NH

转向图14A至图14D，通过实施光刻工艺和蚀刻工艺，从p型栅极区域240-2去除牺牲部件284’。例如，通过光刻工艺在多栅极器件200上方形成具有一个或多个开口292的图案化的掩模层290。图案化的掩模层290覆盖包括n型栅极区域240-1的n型GAA晶体管区域。图案化的掩模层290包括与牺牲部件284’的材料和高k介电层282的材料不同的材料，以在去除牺牲部件284’期间实现蚀刻选择性。例如，图案化的掩模层290包括光刻胶材料(因此可以称为图案化的光刻胶层和/或图案化的光刻胶层)。在一些实施例中，图案化的掩模层290具有多层结构，诸如设置在抗反射涂层(ARC)上方的光刻胶层。本发明预期用于图案化的掩模层290的其他材料，只要在去除牺牲部件284’期间实现蚀刻选择性即可。在一些实施例中，光刻工艺包括在多栅极器件200上方形成光刻胶层(例如，通过旋涂)，执行曝光前烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺以及执行显影工艺。在曝光工艺期间，将光刻胶层暴露于辐射能量(例如UV光、DUV光或EUV光)，其中取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模会阻挡、透射和/或反射辐射到光刻胶层，使得图像被投影到与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能量敏感，因此光刻胶层的暴露部分发生化学变化，并且取决于光刻胶层的特性和在显影工艺中使用的显影溶液的特性，光刻胶层的曝光(或未曝光)部分溶解。在显影之后，图案化的光刻胶层(例如，图案化的掩模层290)包括与掩模对应的光刻胶图案，其中，图案化的光刻胶层覆盖包括n型栅极区域240-1的n型GAA晶体管区域，并且暴露包括p型栅极区域240-2的p型GAA晶体管区域。可选地，可以通过其他方法来实施或代替曝光工艺，诸如无掩模光刻、电子束写入、离子束写入或它们的组合。

然后，当去除沟道层215’之间以及沟道层215’与衬底202之间的牺牲部件284’时，蚀刻工艺使用图案化的掩模层290作为蚀刻掩模，从而暴露p型栅极区域240-2中的高k介电层282。蚀刻工艺实质上在p型栅极区域240-2中重新形成间隙277B的部分。在一些实施例中，蚀刻工艺是湿蚀刻工艺，湿蚀刻工艺使用相对于高k介电层282对于牺牲部件284’具有高蚀刻选择性的蚀刻溶液。在一些实施例中，蚀刻溶液表现出约10至约100的蚀刻选择性。在一些实施例中，蚀刻选择性大于或等于100。在一些实施例中，湿蚀刻工艺采用基于NH

转向图15A至图15D，在多栅极器件200上方(特别是在高k介电层282上方)形成p型功函层300。例如，ALD工艺在高k介电层282上共形地沉积p型功函层300，使得p型功函层300具有基本均匀的厚度并且部分地填充栅极沟槽275。在p型栅极区域240-2中，p型功函层300设置在高k介电层282上并且围绕高k介电层282、界面层280和沟道层215’。例如，p型功函层300沿着沟道层215’的侧壁、顶部和底部设置。p型功函层300的厚度配置为至少部分地填充沟道层215’之间以及沟道层215’与衬底202之间的间隙277B(并且在一些实施例中，不沿着栅极长度方向(此处，沿着y方向)填充栅极沟槽275)。在一些实施例中，p型功函层300具有约1nm至约10nm的厚度。相反，在n型栅极区域240-1中，p型功函层300沿着沟道层215’的侧壁和最顶部沟道层215’的顶面设置。牺牲部件284’因此用作沉积停止层，防止p型功函层300在n型栅极区域240-1中的沟道层215’之间以及沟道层215’与衬底202之间的间隙277A中显著沉积。在所示的实施例中，p型功函层300还沿着牺牲部件284’的侧壁设置。P型功函层300包括任何合适的p型功函材料，诸如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi

转向图16A至图16D，例如，通过实施光刻工艺和蚀刻工艺，从栅极结构240的n型栅极区域240-1去除p型功函层300。例如，通过光刻工艺，例如以上描述的用于形成图案化的掩模层290的光刻工艺，在多栅极器件200上方形成具有一个或多个开口312的图案化的掩模层310。图案化的掩模层310覆盖栅极结构240的p型栅极区域240-2。图案化的掩模层310包括与p型功函层300的材料、牺牲部件284’的材料和高k介电层282的材料不同的材料，以在去除p型功函层300期间实现蚀刻选择性。例如，图案化的掩模层310包括光刻胶材料。在一些实施例中，图案化的掩模层310具有多层结构，诸如设置在ARC层上方的光刻胶层。本发明预期用于图案化的掩模层310的其他材料，只要在从n型栅极区域240-1去除p型功函层300期间实现蚀刻选择性即可。

然后，使用任何合适的工艺从n型栅极区域240-1完全去除p型功函层300，从而暴露n型栅极区域240-1中的高k介电层282。在一些实施例中，蚀刻工艺是湿蚀刻工艺，湿蚀刻工艺使用相对于高k介电层282和牺牲部件284’对于p型功函层300具有高蚀刻选择性的蚀刻溶液。在一些实施例中，蚀刻溶液表现出约10至约100的蚀刻选择性(即，蚀刻溶液对p型功函层300的蚀刻速率与蚀刻溶液对高k介电层282(和/或牺牲部件284)的蚀刻速率的比率)。在一些实施例中，蚀刻选择性大于或等于100。在一些实施例中，湿蚀刻工艺采用包括NH

在一些实施例中，蚀刻工艺不是过度蚀刻工艺，过度蚀刻工艺通常是指执行比所需的预期蚀刻时间更长的时间以去除给定材料的蚀刻工艺。在常规的GAA栅极替换工艺中，经常需要过度蚀刻工艺以从n型栅极区域240-1(特别是从沟道层215’之间以及沟道层215’与衬底202之间)完全去除p型功函层300。然而，已经观察到，过度蚀刻工艺可能不期望地横向蚀刻n型栅极区域240-1和p型栅极区域240-2之间的边界315(通常称为n/p边界或混合阈值电压边界)处的图案化的掩模层310下方的p型栅极区域240-2中的p型功函层300的部分。减轻边界315处的金属栅极横向损失的一种解决方案是限制p型功函层300的厚度，这限制了p型GAA晶体管的阈值电压调节。所提出的GAA栅极替换工艺通过在形成栅电极的p型功函层之前在n型栅极区域240-1中的沟道层215’之间以及沟道层215’与衬底202之间形成牺牲部件284’来克服这样的问题。这消除了过度蚀刻工艺以从n型栅极区域240-2中的沟道层215’之间以及沟道层215’与衬底202之间去除p型功函层(诸如p型功函层300)的需要，并且允许在p型栅极区域240-2中具有更厚的p型功函层，增加了用于p型GAA晶体管的阈值电压调节灵活性，并且避免了p型GAA晶体管的阈值电压的意外增加。例如，在一些实施例中，用于去除p型功函层300的蚀刻工艺的蚀刻时间未配置为确保去除n型栅极区域240-1中的沟道层215’之间以及沟道层215’与衬底202之间的p型功函材料。不同的实施例可以具有不同的优点，并且没有特定的优点是任何实施例都需要的。

参考图15A至图15D和图16A至图16D描述的工艺可以称为p型功函层沉积/蚀刻循环，本发明提出重复该工艺直到栅极电介质和p型功函层沿着栅极结构240的p型栅极区域240-2中的栅极长度方向完全填充栅极沟槽275。例如，在图15D和图16D中，界面层280、高k介电层282和p型功函层300未沿着栅极长度方向完全填充p型栅极区域240-2中的栅极沟槽275。因此，执行附加的p型功函数层沉积/蚀刻循环，直到通过界面层280、高k介电层282和p型功函层(包括p型功函层300)沿着栅极长度方向完全填充p型栅极区域240-2中的栅极沟槽275。在一些实施例中，执行p型功函层沉积/蚀刻循环，直到组合的p型功函层的厚度T大于或等于栅极长度的约一半(即，T≥Lg)，其中在高k介电层282的侧壁与p型功函层的侧壁(均沿着沟道层215’的侧壁设置)之间限定厚度T。沿着栅极长度方向完全填充在p型栅极区域240-1中的栅极沟槽275确保了随后形成的n型功函层沿着栅极长度方向形成在栅极结构240之上(特别是在栅极间隔件247上方)，使得p型栅极区域240-2不包括沿着栅极长度方向的n型功函层的残留物，残留物会不利地改变p型栅极区域240-2的p型GAA晶体管的期望阈值电压。不同的实施例可以具有不同的优点，并且没有特定的优点是任何实施例都需要的。

转向图17A至图17D，在多栅极器件200上方(特别是在栅极结构240的n型栅极区域240-1中的高k介电层282上方以及在栅极结构240的p型栅极区域240-2中的p型功函层300上方)形成p型功函层320。例如，ALD工艺在高k介电层282和p型功函层300上共形地沉积p型功函层320，使得p型功功能层320具有基本均匀的厚度，并且在n型栅极区域240-1中沿着栅极长度方向部分地填充栅极沟槽275，并且在p型栅极区域240-2中沿着栅极长度方向完全填充栅极沟槽的任何剩余部分。在p型栅极区域240-2中，p型功函层320设置在p型功函层300上并且围绕p型功函层300、高k介电层282、界面层280和沟道层215’。例如，p型功函层320沿着沟道层215’的侧壁、顶部和底部设置。p型功函层320的厚度配置为填充沟道层215’之间以及沟道层215’与衬底202之间的间隙277B的任何剩余部分。在一些实施例中，p型功函层320的厚度为约1nm至约10nm。在所示的实施例中，厚度T(即，p型功函层300的厚度与p型功函层320的厚度之和)大于或等于栅极长度的约一半(即，T≥Lg)。在一些实施例中，厚度T为约2nm至约20nm。相反，在栅极结构240的n型栅极区域240-1中，p型功函层320沿着沟道层215’的侧壁和最顶部沟道层215’的顶面设置。牺牲部件284’因此再次用作沉积停止层，防止n型栅极区域240-1中的沟道层215’之间以及沟道层215’与衬底202之间的p型功函层320的显著沉积。在所示的实施例中，p型功函层320沿着牺牲部件284’的侧壁设置。p型功函层320包括任何合适的p型功函材料，诸如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi

转向图18A至图18D，例如，通过实施光刻工艺和蚀刻工艺，从栅极结构240的n型栅极区域240-1去除p型功函层320。例如，通过光刻工艺(诸如以上描述的用于形成图案化的掩模层290的光刻工艺)在多栅极器件200上方形成具有一个或多个开口332的图案化的掩模层330。图案化的掩模层330覆盖栅极结构240的p型栅极区域240-2。图案化的掩模层330包括与p型功函层320的材料、牺牲部件284’的材料和高k介电层282的材料不同的材料以在去除p型功函层320期间实现蚀刻选择性。例如，图案化的掩模层330包括光刻胶材料。在一些实施例中，图案化的掩模层330具有多层结构，诸如设置在ARC层上方的光刻胶层。本发明预期用于图案化的掩模层330的其他材料，只要在从n型栅极区域240-1去除p型功函层320期间实现蚀刻选择性即可。然后使用任何合适的工艺(诸如上述用于去除p型功函层300的蚀刻工艺)以从n型栅极区域240-1完全去除p型功函层320，从而暴露n型栅极区域240-1中的高k介电层282。在一些实施例中，图案化的掩模层330可以有意或无意地(例如，由于与光刻工艺相关联的覆盖偏移)覆盖边界315处的n型栅极区域240-1的部分，如图18B所示。这导致p型功函层在边界315处具有不同的厚度(例如，沿着z方向)，诸如厚度t3和厚度t4。在一些实施例中，厚度t4(例如，p型功函层300的厚度与p型功函层320的厚度之和)与厚度t3(基本上等于p型功函层300的厚度)之间的差大于或等于约1nm。在蚀刻工艺之后，可以例如通过光刻胶剥离工艺或其他合适的工艺从多栅极器件200去除图案化的掩模层330。

转向图19A至图19D，通过实施蚀刻工艺从栅极结构240的n型栅极区域240-1去除牺牲部件284’。在所示的实施例中，从沟道层215’之间以及沟道层215’与衬底202之间去除牺牲部件284’，从而暴露n型栅极区域240-1中的高k介电层282。蚀刻工艺实质上在n型栅极区域240-1中重新形成间隙277A的部分。在一些实施例中，蚀刻工艺是湿蚀刻工艺，湿蚀刻工艺使用相对于高k介电层282和p型功函层330对于牺牲部件284’具有高蚀刻选择性的蚀刻溶液。在一些实施例中，蚀刻溶液表现出约10至约100的蚀刻选择性。在一些实施例中，蚀刻选择性大于或等于100。在一些实施例中，湿蚀刻工艺采用基于NH

转向图20A至图20D，在多栅极器件200上方(特别是在栅极结构240的n型栅极区域240-1中的高k介电层282上方以及在栅极结构240的p型栅极区域240-2中的p型功函层320上方)形成n型功函层340。例如，ALD工艺在高k介电层282和p型功函层320上共形地沉积n型功函层340，使得n型功功能层340具有基本均匀的厚度，并且在n型栅极区域240-1中沿着栅极长度方向部分地填充栅极沟槽275。在n型栅极区域240-1中，n型功函层340设置在高k介电层282上并且围绕高k介电层282、界面层280和沟道层215’。例如，n型功函层340沿着沟道层215’的侧壁、顶部和底部设置。相反，在p型栅极区域240-2中，因为所公开的栅极替换工艺确保了在p型栅极区域240-2中沿着栅极长度方向填充栅极沟槽275(例如，栅极电介质(即，高k介电层282和界面层280)和p型功函层(即，p型功函层300和p型功函层320))，在p型栅极区域240-2中，在栅极结构240上方(特别是在栅极间隔件247上方)形成n型功函层340。这防止了n型功函层340或其任何残余(残留物)影响p型GAA晶体管的阈值电压，特别是对于短沟道p型GAA晶体管。在所示的实施例中，n型功函层340的厚度完全填充n型栅极区域240-1中的沟道层215’之间以及沟道层215’与衬底202之间的间隙277B的剩余部分。在一些实施例中，n型功函层340具有约1nm至约5nm的厚度。在一些实施例中，n型功函层340的厚度小于p型功函层的厚度(即，p型功函层300和p型功函层320的组合厚度)。N型功函层340包括任何合适的n型功函材料，诸如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函材料或它们的组合。在所示的实施例中，n型功函层340包括铝。例如，n型功函层340包括钛和铝，诸如TiAl、TiAlC、TaSiAl或TiSiAlC。可选地，使用另一种合适的沉积工艺形成n型功函层340，诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀、其他沉积工艺或它们的组合。

转向图21A至图21D，例如通过实施光刻工艺和蚀刻工艺，从栅极结构240的p型栅极区域240-2去除n型功函层340。例如，通过光刻工艺，诸如以上描述的用于形成图案化的掩模层290的光刻工艺，在多栅极器件200上方形成具有一个或多个开口347的图案化的掩模层345。图案化的掩模层345覆盖栅极结构240的n型栅极区域240-1。图案化的掩模层345包括与n型功函层340的材料不同的材料，以在去除n型功函层340期间实现蚀刻选择性。例如，图案化的掩模层345包括光刻胶材料。在一些实施例中，图案化的掩模层345具有多层结构，诸如设置在ARC层上方的光刻胶层。本发明预期用于图案化的掩模层345的其他材料，只要在从n型栅极区域240-1去除n型功函层340期间实现蚀刻选择性即可。然后，使用任何合适的工艺(诸如本文所述的蚀刻工艺)以从p型栅极区域240-2完全去除n型功函层340，从而暴露p型栅极区域240-2中的p型功函层320。在蚀刻工艺之后，可以例如通过光刻胶剥离工艺或其他合适的工艺从多栅极器件200去除图案化的掩模层345。

转向图22A至图22D，在多栅极器件200上方(特别是在n型栅极区域240-1中的n型功函层340上方以及在p型栅极区域240-2中的p型功函层320上方)形成金属填充(或体)层350。例如，CVD工艺或PVD工艺在n型功函层340和p型功函层320上沉积金属填充层350，使得金属填充层350填充栅极沟槽275的任何剩余部分，包括n型栅极区域240-1中的间隙277A的任何剩余的部分。金属填充层350包括合适的导电材料，诸如Al、W和/或Cu。金属填充层350可以附加地或共同地包括其他金属、金属氧化物、金属氮化物、其他合适的材料或它们的组合。在一些实施方式中，在形成金属填充层350之前，可选地在n型功函层340和p型功函层320上方形成阻挡层，使得金属填充层350设置在阻挡层上。例如，ALD工艺在n型功函层340和p型功函层320上共形地沉积阻挡层，使得阻挡层具有基本均匀的厚度并且部分地填充栅极沟槽275。阻挡层包括阻挡和/或减少栅极层(诸如金属填充层350和n型功函层340和/或p型功函层300、320)之间扩散的材料。可选地，金属填充层350和/或阻挡层使用另一种合适的沉积工艺来形成，诸如ALD、CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀、其他沉积工艺或它们的组合。

转向图23A至图23D，执行平坦化工艺以从多栅极器件200去除过量的栅极材料。例如，执行CMP工艺，直到到达(暴露)ILD层270的顶面，使得在CMP工艺之后，栅极结构240的顶面与ILD层270的顶面基本齐平。在所示的实施例中，栅极结构240因此配置为具有两个不同的金属栅极部分-n型栅极区域240-1中的n金属栅极360A和在p型栅极区域240-2中的p金属栅极360B。金属栅极360A包括栅极电介质(例如，界面层280和高k介电层282)和栅电极(例如，n型功函层340和金属填充层350)。金属栅极360B包括栅极电介质(例如，界面层280和高k介电层282)和栅电极(例如，p型功函层362(例如，p型功函层300和p型功函层320)和金属填充层350)。因此，多栅极器件200包括具有包裹相应的沟道层215’的金属栅极360A的n型GAA晶体管，使得金属栅极360A设置在相应的外延源极/漏极部件260A之间，以及具有包裹相应的沟道层215’的金属栅极360B的p型GAA晶体管，使得金属栅极360B设置在相应的外延源极/漏极部件260B之间。

制造可以继续进行以继续制造多栅极器件200。例如，可以形成各种接触件以促进n型GAA晶体管和p型GAA晶体管的操作。例如，类似于ILD层270的一个或多个ILD层和/或CESL层可以形成在衬底202上方(特别是在ILD层270和栅极结构240上方)。然后可以在ILD层270和/或设置在ILD层270上方的ILD层中形成接触件。例如，接触件分别与栅极结构240电和/或物理耦合，并且接触件分别电和/或物理耦合至n型GAA晶体管和p型GAA晶体管的源极/漏极区域(特别是外延源极/漏极部件260A、260B)。接触件包括导电材料，诸如金属。金属包括铝、铝合金(诸如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他合适的金属或它们的组合。金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施方式中，设置在ILD层270上方的ILD层和接触件(例如，延伸穿过ILD层270和/或其他ILD层)是上述MLI部件的部分。

本发明提供了许多不同的实施例。示例性方法包括在栅极结构中的栅极沟槽中形成栅极介电层。在p型栅极区域中的第一沟道层周围和n型栅极区域中的第二沟道层周围形成栅极介电层。该方法还包括在p型栅极区域和n型栅极区域中的栅极介电层上方的栅极沟槽中形成p型功函层。在一些实施例中，p型功函层沿着栅极长度方向完全填充栅极沟槽。在形成p型功函层之前，在n型栅极区域中的第二沟道层之间形成牺牲部件，并且在从n型栅极区域中的栅极沟槽去除p型功函层之后，去除n型栅极区域中的第二沟道层之间的牺牲部件。在一些实施例中，去除n型栅极区域中的第二沟道层之间的牺牲部件包括执行蚀刻工艺，该蚀刻工艺选择性地蚀刻牺牲部件而基本不蚀刻p型功函层。在一些实施例中，通过执行蚀刻工艺从n型栅极区域中的栅极沟槽去除p型功函层，该蚀刻工艺选择性地蚀刻p型功函层而基本上不蚀刻栅极介电层和牺牲部件。该方法还包括在n型栅极区域中的栅极介电层上方的栅极沟槽中形成n型功函层。n型功函层围绕n型栅极区域中的栅极介电层和第二沟道层。该方法还包括在p型栅极区域中的p型功函层和n型栅极区域中的n型功函层上方的栅极沟槽中形成金属填充层。在一些实施例中，n型功函层也形成在p型栅极区域中的p型功函层上方的栅极沟槽中。在这样的实施例中，n型功函层设置在栅极结构的栅极间隔件之上，并且栅极沟槽在p型栅极区域中沿着栅极沟槽的栅极长度没有n型功函层。在这样的实施例中，在形成金属填充层之前，从p型栅极区域中的栅极沟槽去除n型功函层。

在一些实施例中，在n型栅极区域中的第二沟道层之间的栅极沟槽中形成牺牲部件包括在栅极沟槽中的栅极介电层上方形成牺牲层。牺牲层和栅极介电层填充p型栅极区域中的第一沟道层之间的间隙，并且栅极介电层和牺牲层填充n型栅极区域中的第二沟道层之间的间隙。然后，图案化牺牲层以在p型栅极区域中的第一沟道层之间以及在n型栅极区域中的第二沟道层之间形成牺牲部件。从p型栅极区域中的第一沟道层之间去除牺牲部件。在一些实施例中，从p型栅极区域中的第一沟道层之间去除牺牲部件包括执行光刻工艺以形成覆盖n型栅极区域并且暴露p型栅极区域的图案化的掩模层，以及执行蚀刻工艺以去除p型栅极区域中的牺牲部件。蚀刻工艺可以使用图案化的掩模层作为蚀刻掩模。

在一些实施例中，形成p型功函层包括在p型栅极区域和n型栅极区域中的栅极介电层上方的栅极沟槽中形成第一p型功函层，以及在p型栅极区域中的第一p型功函层上方和n型栅极区域中的栅极介电层上方的栅极沟槽中形成第二p型功函层。在这样的实施例中，从n型栅极区域中的栅极沟槽去除p型功函层包括在形成第二p型功函层之前从n型栅极区域中的栅极沟槽去除第一p型功函层，以及从n型栅极区域中的栅极沟槽去除第二p型功函层。在一些实施例中，通过执行第一光刻工艺和第一蚀刻工艺，从n型栅极区域中的栅极沟槽去除第一p型功函层，其中，第一光刻工艺形成覆盖p型栅极区域的掩模层。在一些实施例中，通过执行第二光刻工艺和第二蚀刻工艺，从n型栅极区域中的栅极沟槽去除第二p型功函层，其中第二光刻工艺形成覆盖p型栅极区域与p型栅极区域和n型栅极区域的边界处的n型栅极区域的部分的掩模层。

另一示例性方法包括在p型栅极区域中的第一半导体层上方和n型栅极区域中的第二半导体层上方沉积栅极介电层，其中栅极介电层包裹第一半导体层和第二半导体层。在沉积栅极介电层之后，第一半导体层之间具有第一间隙，并且第二半导体层之间具有第二间隙。该方法还包括在p型栅极区域和n型栅极区域中的栅极介电层上方沉积牺牲层，以及蚀刻p型栅极区域和n型栅极区域中的牺牲层以在第一半导体层之间的p型栅极区域中形成第一牺牲部件并且在第二半导体层之间的n型栅极区域中形成第二牺牲部件。该方法还包括，在从p型栅极区域去除第一牺牲部件之后，在p型栅极区域和n型栅极区域中的栅极介电层上方沉积p型功函层。在一些实施例中，牺牲层的材料不同于p型功函层的材料。在一些实施例中，p型功函层的厚度(T)大于或等于栅极长度(Lg)的一半(T≥0.5Lg)。该方法还包括从n型栅极区域中的栅极介电层上方去除p型功函层，以及从n型栅极区域去除第二牺牲部件之后，在n型栅极区域中的栅极介电层上方沉积n型功函层。

在一些实施例中，蚀刻牺牲层、从p型栅极区域去除第一牺牲部件以及从n型栅极区域去除第二牺牲部件的每个包括执行湿蚀刻工艺，湿蚀刻工艺选择性蚀刻牺牲层，而基本上不蚀刻栅极介电层。湿蚀刻工艺可以利用基于氢氧化铵的蚀刻溶液。用于蚀刻牺牲层的湿蚀刻工艺的蚀刻时间小于用于从p型栅极区域去除第一牺牲部件和从n型栅极区域去除第二牺牲部件的湿蚀刻工艺的蚀刻时间。在一些实施例中，蚀刻p型功函层包括执行湿蚀刻工艺，该湿蚀刻工艺选择性地蚀刻p型功函层而基本不蚀刻栅极介电层。湿蚀刻工艺可以利用基于氢氧化铵/氯化氢/二嗪的蚀刻溶液。

示例性多栅极器件包括：第一沟道层，设置在衬底上方的p型栅极区域中；和第二沟道层，设置在衬底上方的n型栅极区域中。栅极堆叠件跨越p型栅极区域和n型栅极区域。栅极堆叠件设置在第一外延源极/漏极部件与第二外延源极/漏极部件之间，第一外延源极/漏极部件设置在p型栅极区域中，第二外延源极/漏极部件设置在n型栅极区域中。栅极堆叠件包括围绕第一沟道层的p型栅极区域中的p金属栅极。p金属栅极包括栅极介电层、设置在所述栅极介电层上方的p型功函层以及设置在p型功函层上方的金属填充层。栅极堆叠件还包括围绕第二沟道层的n型栅极区域中的n金属栅极。n金属栅极包括栅极介电层、设置在栅极介电层上方的n型功函层以及设置在n型功函层上方的金属填充层。p型功函层的厚度(T)大于或等于栅极堆叠件的栅极长度(Lg)的一半(T≥0.5Lg)。在一些实施例中，p型功函层在p金属栅极和n金属栅极之间的边界区域中具有第一厚度和第二厚度，其中第一厚度和第二厚度之间的差大于或等于约1nm。在一些实施例中，p型功函层的厚度大于n型功函层的厚度。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。