半导体结构及其形成方法

技术领域

本公开涉及存储器领域，尤其涉及一种半导体结构及其形成方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

在进行动态随机存取存储器制作时，半导体衬底一般包括存储阵列区和外围电路区，在所述存储阵列区形成存储阵列，在所述外围电路区形成逻辑晶体管，但是形成的逻辑晶体管会存在高K介质层断裂的问题，使得逻辑晶体管的开启电压升高。

发明内容

本公开一些实施例提供了一种半导体结构的形成方法，包括：

提供衬底；

在所述衬底中形成多个沟槽，所述沟槽之间为有源区；

依次在所述沟槽的侧壁和底部表面形成第一隔离层和位于第一隔离层上的第二隔离层；

在所述第二隔离层上形成填充满所述沟槽的第三隔离层，所述第二隔离层的材料与所述第一隔离层和所述第三隔离层的材料不相同；

去除部分厚度的所述第三隔离层，暴露出所述第二隔离层的顶部表面和部分侧壁表面；

沿所述第二隔离层被暴露的顶部表面和部分侧壁表面去除部分所述第二隔离层，使得剩余的第二隔离层的顶部表面低于所述有源区的顶部表面；

在所述沟槽内剩余的第二隔离层和第三隔离层的顶部表面上形成第四隔离层，所述第四隔离层的顶部表面与所述有源区的顶部表面齐平。

在一些实施例中，去除部分厚度的所述第三隔离层之前，所述形成的第二隔离层的顶部表面与所述有源区的顶部表面齐平或高于所述有源区的顶部表面，且所述形成的第一隔离层、第三隔离层的顶部表面低于所述第二隔离层的顶部表面。

在一些实施例中，去除部分厚度的所述第三隔离层之前，所述有源区的顶部表面上也依次形成有所述第一隔离层、第二隔离层和第三隔离层。

在一些实施例中，去除部分所述第二隔离层，包括：采用各向同性的湿法刻蚀工艺，沿所述第二隔离层被暴露的顶部表面和部分侧壁表面，去除部分所述第二隔离层。

在一些实施例中，所述沟槽内剩余的第二隔离层和第三隔离层的顶部表面齐平，所述沟槽内剩余的第二隔离层的顶部表面与有源区顶部表面的距离为5nm-30nm。

在一些实施例中，所述第二隔离层的材料的硬度大于所述第一隔离层、第三隔离层和第四隔离层的硬度。

在一些实施例中，在形成所述第四隔离层后，在所述有源区和所述第四隔离层的表面上形成高K介电材料层；在所述有源区的高K介电材料层表面形成栅电极。

在一些实施例中，在形成所述第四隔离层后，在所述有源区的顶部表面上形成锗硅层；在所述锗硅层表面上形成高K介电材料层；在所述有源区的高K介电材料层表面形成栅电极。

本公开一些实施例还提供了一种半导体结构，包括：

衬底，以及位于所述衬底中的多个沟槽，所述沟槽之间为有源区；

隔离结构，位于所述沟槽中，所述隔离结构包括第一隔离层、第二隔离层、第三隔离层和第四隔离层；所述第一隔离层覆盖所述沟槽的侧壁和底部表面，所述第二隔离层覆盖部分所述第一隔离层的表面；所述第三隔离层覆盖所述第二隔离层的表面且填充所述沟槽的底部，所述第二隔离层和所述第三隔离层的顶部表面低于所述有源区的顶部表面，所述第四隔离层位于所述第二隔离层和第三隔离层的顶部表面上，所述第四隔离层的顶部表面与所述有源区的顶部表面齐平。

在一些实施例中，所述第二隔离层的顶部表面与有源区顶部表面的距离为5nm-30nm。

在一些实施例中，所述第二隔离层的材料的硬度大于所述第一隔离层、第三隔离层和第四隔离层的硬度。

在一些实施例中，所述第二隔离层的材料包括含氮的硅化物，所述第一隔离层、第三隔离层和第四隔离层的材料包括含氧的硅化物。

在一些实施例中，所述第二隔离层的材料包括氮化硅、氮氧化硅或氮碳化硅，所述第一隔离层、第三隔离层和第四隔离层的材料包括氧化硅。

在一些实施例中，还包括：位于所述有源区和所述第四隔离层的表面上的高K介电材料层；位于所述有源区的高K介电材料层表面的栅电极。

在一些实施例中，还包括：位于所述有源区的顶部表面上的锗硅层；位于所述锗硅层表面上的高K介电材料层；位于所述有源区的高K介电材料层表面的栅电极。

本公开前述一些实施例中的半导体结构的形成方法，依次在衬底中的沟槽的侧壁和底部表面形成第一隔离层和位于第一隔离层上的第二隔离层，在所述第二隔离层上形成填充满所述沟槽的第三隔离层，所述第二隔离层的材料与所述第一隔离层和所述第三隔离层的材料不相同；去除部分厚度的所述第三隔离层，暴露出所述第二隔离层的顶部表面和部分侧壁表面；沿所述第二隔离层被暴露的顶部表面和部分侧壁表面去除部分所述第二隔离层，使得剩余的第二隔离层的顶部表面低于所述有源区的顶部表面；在所述沟槽内剩余的第二隔离层和第三隔离层的顶部表面上形成第四隔离层，所述第四隔离层的顶部表面与所述有源区的顶部表面齐平。本公开中通过去除部分所述第二隔离层，使得剩余的第二隔离层的顶部表面低于所述有源区的顶部表面，然后在所述沟槽内剩余的第二隔离层和第三隔离层的顶部表面上形成第四隔离层，所述第四隔离层的顶部表面与所述有源区的顶部表面齐平，以消除沟槽中形成的隔离结构的材料差异以及高度的差异，后续在隔离结构和有源区表面形成高K介质层时，防止高K介质层在有源区的边缘附近产生断裂缺陷，防止了形成的逻辑晶体管的开启电压的提高或变化。

附图说明

图1-10为本公开一些实施例半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术所言，形成的逻辑晶体管会存在高K介质层断裂的问题，使得逻辑晶体管的开启电压升高。

研究发现，高K介质层断裂位置一般发生在有源区与隔离结构的交界处。对逻辑晶体管的形成过程进行进一步研究发现，现有逻辑晶体管的形成过程一般包括：刻蚀半导体衬底，在半导体衬底中形成多个沟槽，相邻沟槽之间为有源区；在所述沟槽中形成氧化硅层-氮化硅层-氧化硅层三层堆叠的隔离结构，所述隔离结构填满沟槽；在所述有源区和隔离结构上形成高K介质层；在所述高K介质层上形成金属栅极。再进一步研究发现，在所述沟槽中形成氧化硅层-氮化硅层-氧化硅层三层堆叠的隔离结构的过程包括：采用沉积工艺在所述沟槽的侧壁和底部表面以及所述有源区的顶部表面上依次形成第一氧化硅层、氮化硅层和第二氧化硅层，所述第二氧化硅层填满所述沟槽；采用化学机械研磨工艺平坦化去除所述半导体衬底表面上的第一氧化硅层、氮化硅层和第二氧化硅层以所述有源区的顶部表面作为停止层，在所述沟槽中形成氧化硅层-氮化硅层-氧化硅层三层堆叠的隔离结构。在采用化学机械研磨工艺平坦化去除所述半导体衬底表面上对的第一氧化硅层、氮化硅层和第二氧化硅层时，由于氮化硅层的厚度较硬，使得最终形成的隔离结构在边缘位置处(有源区与隔离结构的交界位置附近)，隔离结构中氮化硅层的顶部表面会高于两边的氧化硅层的顶部表面，这就使得后续在形成高K介质层时，氮化硅层的顶部表面上的高K介质层会高于两边的高K介质层，高K介质层底部表面的高度差异和材料差异会使得该部分高K介质层收到较大的应力而生产断裂。

为此，本公开提供了一种半导体结构及其形成方法，能防止形成高K介质层时，高K介质层在有源区的边缘区域附近产生断裂的问题。

下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本公开一些实施例首先提供了一种半导体结构的形成方法，下面结合附图进行详细的说明。

参考图1和图2，图2中左图为图1沿切割线AB方向的剖面结构示意图，图2中右图为图1沿切割线CD方向的剖面结构示意图，提供衬底201；在所述衬底201中形成多个沟槽212，所述沟槽212之间为有源区210。

所述衬底201为半导体衬底，所述半导体衬底的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底材料为硅。所述半导体衬底中根据需要掺杂一定的杂质离子，所述杂质离子可以为N型杂质离子或P型杂质离子，P型杂质离子可以为硼、镓、铟其中的一种或几种，所述N型杂质离子可以为磷、砷、锑其中的一种或几种。在一实施例中，所述掺杂包括阱区掺杂和源漏区掺杂。

所述沟槽212中后续用于形成隔离结构，所述隔离结构用于相邻有源区210之间的电学隔离。在一些实施例中，所述沟槽212可以为方形沟槽、圆形沟槽、环形沟槽或其他形成的沟槽，所述相邻沟槽212之间的区域或沟槽212环绕的区域为有源区210。

所述有源区210上后续用于形成逻辑晶体管，所述逻辑晶体管包括NMOS晶体管和/或PMOS晶体管。需要说明的是，图2中为了便于区分有源区210和半导体衬底201，将有源区210和半导体衬底201通过虚线分开。

在一些实施例中，所述有源区210的数量为多个，一个有源区210上可以形成至少一个逻辑晶体管。在一些实施例中，不同的有源区210上形成的逻辑晶体管的类型的可以不同。在一些实施例中，多个同一类型的逻辑晶体管的中的高K介质层的厚度可以不同，以使得逻辑晶体管具有不同的电学性能，比如开启电压。

在一些实施例中，通过刻蚀所述半导体衬底201，在所述半导体衬底201中形成所述沟槽212，所述刻蚀工艺包括各项异性的干法刻蚀工艺，比如各项异性对的等离子体刻蚀工艺。在一些实施例中，所述形成的沟槽212具有向外倾斜的侧壁，即形成的沟槽212的尺寸从上到下逐渐减小。

在一些实施例中，所述半导体衬底201包括存储阵列区11和外围电路区12，所述外围电路区12可以位于所述存储阵列区11一侧或周围，所述外围电路区12用于形成存储器的存储阵列，所述存储器包括DRAM存储器或其他类型存储器(比如闪存存储器)，所述外围电路区12用于形成外围电路，所述外围电路与所述存储器连接，所述外围电路包括逻辑晶体管，所述沟槽212形成在所述外围电路区12的半导体衬底201中。

在一些实施例中，所述存储阵列区11中的多个分立的第二有源区202，所述多个分立的第二有源区202沿第一方向延伸的，所述多个第二有源区202之间通过隔离层203隔离，所述第二有源区202中具有字线沟槽，所述字线沟槽中具有字线204，所述字线204表面具有覆盖层205。在一些具体的实施例中，所述每一个第二有源区202和相应的隔离层203中形成有沿第二方向延伸的两条平行的字线204，每一个第二有源区202中位于两条字线204之间为的漏区22A，位于两条字线204外侧为的源区22B，所述字线204的表面低于所述第二有源区202的表面，所述字线204表面的覆盖层205与所述第二有源区202的表面齐平，所述第一方向和第二方向之间具有锐角。

在一实施例中，所述第二有源区202和隔离层203的形成过程为：在所述半导体衬底201上形成掩膜层(图中未示出)，所述掩膜层中具有平行分布的若干掩膜开口；以所述掩膜层为掩膜，沿所述掩膜开口刻蚀所述半导体衬底201，在所述半导体衬底201中形成若干分立的长条形主动区，相邻的长条形主动区之间具有第一沟槽；刻蚀所述长条形主动区，在所述长条形主动区中形成若干第二沟槽，所述第二沟槽将每一个长条形主动区分割为多个第二有源区202；在所述第一沟槽和第二沟槽中填充隔离材料，形成隔离层203，所述隔离层203的材料可以为氧化硅或其他合适的隔离材料。在其他实施例中，可以先在第一沟槽中填充隔离材料，形成第一隔离层，形成第一隔离层后，刻蚀所述长条形主动区，在所述长条形主动区中形成若干第二沟槽；然后在第二沟槽中填充隔离材料，形成第二隔离层，所述第一隔离层和第二隔离层构成隔离层203。需要说明的是，图2中为了便于区分第二有源区202和半导体衬底201，将第二有源区202和半导体衬底201通过虚线分开。在一些实施例中，所述沟槽212可以与所述第一沟槽和/或第二沟槽同步刻蚀形成，在存储阵列区11形成隔离层203时，将所述形成的沟槽通过保护层填充覆盖，在存储阵列区11形成覆盖层205后，去除所述保护层。在其他实施例中，所述沟槽212也可以在其他步骤形成。

在一实施例中，所述字线204包括字线介质层和位于所述字线介质层上的字线金属层。在一实施例中，所述字线204和覆盖层205的形成过程为：刻蚀所述第二有源区202和隔离层203，在每一个所述第二有源区202和相应的隔离层203中形成有沿第二方向延伸的两条平行的字线沟槽，所述两条字线沟槽将每一个第二有源区划分位于两条字线沟槽之间的漏区22A和位于两条字线沟槽外侧的源区22B；在所述字线沟槽的侧壁和底部形成字线介质层；在所述字线介质层上形成填充满字线沟槽的字线金属层，所述字线金属层和字线介质层构成字线204；回刻蚀去除部分厚度的所述字线金属层，使得剩余的字线金属层的表面低于所述第二有源区202的表面；在剩余的字线金属层表面形成覆盖层205，所述覆盖层205的表面与所述第二有源区202的表面齐平。

在一实施例中，所述字线介质层的材料可以为氧化硅或高K介电材料，所述字线金属层的材料为金属。高K介电材料可以为HfO

参考图3，依次在所述沟槽212(参考图2)的侧壁和底部表面形成第一隔离层214和位于第一隔离层214上的第二隔离层215；在所述第二隔离层215上形成填充满所述沟槽的第三隔离层216，所述第二隔离层215的材料与所述第一隔离层214和所述第三隔离层216的材料不相同。

所述第一隔离层214、第二隔离层215和第三隔离层216用于形成多层堆叠的隔离结构，所述隔离结构用于电学隔离相邻的有源区210，隔离结构采用多层堆叠结构时具有较好的隔离性能。

所述第二隔离层215的材料的硬度大于所述第一隔离层214、第三隔离层和后续形成的第四隔离层的硬度。在一些实施例中，所述第二隔离层215的材料为含氮的硅化物，所述第一隔离层214、第三隔离层216和后续形成的第四隔离层的材料为含氧对的硅化物。在一些实施例中，所述第二隔离层215的材料为氮化硅、氮氧化硅或氮碳化硅，所述第一隔离层214、第三隔离层216和后续形成的第四隔离层的材料为氧化硅。

所述形成的第二隔离层215的顶部表面与所述有源区210的顶部表面齐平或高于所述有源区210的顶部表面，且所述形成的第一隔离层214、第三隔离层216的顶部表面低于所述第二隔离层215的顶部表面。本实施例中，参考图3，所述形成的第二隔离层215的顶部表面与所述有源区210的顶部表面齐平，且所述形成的第一隔离层214、第三隔离层216的顶部表面低于所述第二隔离层215的顶部表面。

在一些实施例中，所述第一隔离层214、第二隔离层215和第三隔离层216的形成过程包括：在所述沟槽213的侧壁和底部表面上以及所述有源区210的顶部表面上依次形成第一隔离材料层、第二隔离材料层和第三隔离材料层，所述第三隔离材料层填充满所述沟槽，所述第二隔离材料层的材料的硬度大于第一隔离材料层和第三隔离材料层的材料的硬度，所述第二隔离材料层的材料为氮化硅、氮氧化硅或氮碳化硅，所述第一隔离材料层和第三隔离材料层的材料为氧化硅；采用化学机械研磨工艺平坦化去除所述高于所述有源区表面的第一隔离材料层、第二隔离材料层和第三隔离材料层，在所述沟槽中依次形成述第一隔离层214、第二隔离层215和第三隔离层216，由于所述第二隔离材料层与所述第一隔离材料层和第三隔离材料层存在硬度的差异，因而化学机械研磨工艺后形成的第二隔离层215的顶部表面会高于第一隔离层214和第三隔离层216的顶部表面，且第二隔离层215的顶部表面与所述有源区210的顶部表面齐平或高于所述有源区210的顶部表面，这样特定结构的隔离结构上后续直接形成高K介质层时，容易引起高K介质层在该存在高低差异和材料不同的隔离结构处断裂，因而本公开中后续去除部分所述第二隔离层215，使得剩余的第二隔离层的顶部表面低于所述有源区的顶部表面，然后在所述沟槽内剩余的第二隔离层和第三隔离层的顶部表面上形成第四隔离层，所述第四隔离层的顶部表面与所述有源区的顶部表面齐平，以消除沟槽中形成的隔离结构的材料差异以及高度的差异，后续在隔离结构和有源区表面形成高K介质层时，防止高K介质层在有源区的边缘附近产生断裂缺陷，防止了形成的逻辑晶体管的开启电压的提高或变化。

在一些实施例中，参考图4，在去除部分厚度的所述第三隔离层之前，在所述核心阵列区11的表面上形成保护层217，所述保护层217在后续外围电路区12进行相关的工艺时，保护所述核心阵列区11不会受到损伤或影响。

参考图5，去除部分厚度的所述第三隔离层216，暴露出所述第二隔离层215的顶部表面和部分侧壁表面。

去除部分厚度的所述第三隔离层216的目的是：暴露出所述第二隔离层215的顶部表面和部分侧壁表面，以便于后续去除部分所述第二隔离层215。

在一些实施例中，去除部分厚度的所述第三隔离层216可以采用各向同性的湿法刻蚀工艺。在一些实施例中，所述第三隔离层216的材料为氧化硅时，所述各向同性的湿法刻蚀工艺采用的刻蚀溶液包括稀释的氢氟酸。

在一些实施例中，去除部分厚度的所述第三隔离层后，所述沟槽内剩余的第三隔离层216的顶部表面与有源区210顶部表面的距离D为5nm-30nm，使得后续去除部分所述第二隔离层215后，使得剩余的第二隔离层的顶部表面低于所述有源区的顶部表面距离也为5nm-30nm，这个特定的距离在后续形成第四隔离层后，一方面可以加好的消除隔离结构的高低差异，另一方面可以较好的防止第二隔离层产生的应力对后续形成的高K介质层的影响。

参考图6，沿所述第二隔离层216被暴露的顶部表面和部分侧壁表面去除部分所述第二隔离层，使得剩余的第二隔离层216的顶部表面低于所述有源区210的顶部表面。

在一些实施例中，所述剩余的第二隔离层216的顶部表面低于所述有源区210的顶部表面，且所述剩余的第二隔离层216的顶部表面与剩余的第三隔离层216的顶部表面齐平。在一些实施例中，所述剩余的第三隔离层216的顶部表面与有源区210顶部表面的距离D为5nm-30nm。

在一些实施例中，去除部分所述第二隔离层215，包括：采用各向同性的湿法刻蚀工艺。在一些实施例中，所述第二隔离层215为氮化硅，所述各项同性的湿法刻蚀工艺采用的刻蚀溶液包括热磷酸，使得去除所述部分所述第二隔离层215，所述第二隔离层215相对于所述第一隔离层214和第二隔离层216具有高的刻蚀选择比。

去除部分所述第二隔离层215，由于先去除了部分厚度的所述第三隔离层216，使得所述被暴露的第二隔离层215能更方便和更干净的被去除，防止了被暴露的第二隔离层215的残留而影响后续形成的第四隔离层的性能。

参考图7，在所述沟槽内剩余的第二隔离层215和第三隔离层216的顶部表面上形成第四隔离层218，所述第四隔离层218的顶部表面与所述有源区210的顶部表面齐平。

所述沟槽内的第一隔离层214、剩余的第二隔离层215和第三隔离层216、以及第四隔离层构成隔离结构，所述第四隔离层218具有平坦的表面，这样特定的隔离结构不仅消除了隔离结构表面的高度差异和材料差异，而且由于还是多层结构其具有良好的隔离性能，后续在所述隔离结构(或者第四隔离层218)的表面上以及有源区的顶部表面上形成高K介质层后，所述高K介质层不会或不容易在所述有源区210的顶部表面与所述隔离结构的顶部表面的交界处附近产生断裂缺陷，因而进一步能防止形成的逻辑晶体管的开启电压的提高或变化。

在一些实施例中，所述形成的第四隔离层218的硬度小于所述第二隔离层215的硬度，所述形成的第四隔离层218的材料可以与所述第一隔离层214和第三隔离层216的材料相同。在一些实施例中，所述第四隔离层218的材料为氧化硅。

在一些实施例中，所述第四隔离层218的形成过程包括：第一隔离层214、剩余的第二隔离层215和第三隔离层216、以及所述有源区的顶部表面上形成第四隔离材料层；采用化学机械研磨工艺平坦化去除部分所述第四隔离材料层，形成所述第四隔离层218，所述形成第四隔离层218的顶部表面可以与所述有源区210的顶部表面齐平，或者略高于所述有源区210的顶部表面。

在一些实施例中，在形成所述第四隔离层218后，在所述有源区210和所述第四隔离层218的表面上形成高K介电材料层；在所述有源区210的高K介电材料层表面形成栅电极。所述高K介电材料层的材料为HfO

在一些实施例中，在形成所述第四隔离层218后，在所述有源区的顶部表面上形成锗硅层，所述锗硅层作为逻辑晶体管的沟道；在所述锗硅层表面上形成高K介电材料层；在所述有源区的高K介电材料层表面形成栅电极。

本公开另一实施例还提供了一种半导体结构的形成方法，本实施例与前述实施例的区别在于：所述形成的第一隔离层214、第二隔离层215和第三隔离层216除了位于沟槽的侧壁和底部表面，还位于所述有源区的顶部表面，直接去除部分厚度的第三隔离层216以暴露出所述第二隔离层215的顶部表面和部分侧壁表面，然后去除所述暴露的第二隔离层，由于不会对第二隔离层215和第一隔离层214进行化学机械研磨工艺平坦化，因而可以防止对有源区的顶部表面带来损伤，具体请参考图8-图10(本实施例中与前述半导体结构形成方法的一些实施例中相同或相似部分的限定或描述在下述不再赘述，具体请参考前述半导体结构形成方法的一些实施例中相应部分的限定或描述)。

首先参考图8，在所述沟槽212(参考图2)的侧壁和底部表面以及所述有源区的顶部表面上依次形成第一隔离层214、第二隔离层215和第三隔离层216，所述第三隔离层216填充满所述沟槽212。

参考图9，去除部分厚度的所述第三隔离层216，暴露出所述第二隔离层215的顶部表面和部分侧壁表面；沿所述第二隔离层215被暴露的顶部表面和部分侧壁表面去除部分所述第二隔离层，使得剩余的第二隔离层215的顶部表面低于所述有源区210的顶部表面。

在一实施例中，去除部分厚度的所述第三隔离层216可以采用各项同性的湿法刻蚀工艺或各项同性的干法刻蚀工艺。在另一实施例中，可以先采用化学机械研磨工艺去除部分所述第三隔离层216，以所述有源区210上的第二隔离层215表面为停止层；然后采用各项同性的湿法或干法刻蚀工艺继续刻蚀去除部分厚度的剩余的第三隔离层，以暴露出所述第二隔离层215的部分侧壁表面。

在一实施例中，沿所述第二隔离层215被暴露的顶部表面和部分侧壁表面去除部分所述第二隔离层采用各项同性的湿法刻蚀工艺。

参考图10，在所述沟槽内剩余的第二隔离层215和第三隔离层216的顶部表面上形成第四隔离层218，所述第四隔离层218的顶部表面与所述有源区210的顶部表面齐平，或者与所述第一隔离层214的顶部表面齐平。

本公开一些实施例还提供了一种半导体结构，请参考图7或图10，包括：

衬底201，以及位于所述衬底201中的多个沟槽，所述沟槽之间为有源区210；

隔离结构，位于所述沟槽中，所述隔离结构包括第一隔离层214、第二隔离层215、第三隔离层216和第四隔离层218；所述第一隔离层214覆盖所述沟槽的侧壁和底部表面，所述第二隔离层215覆盖部分所述第一隔离层214的表面；所述第三隔离层216覆盖所述第二隔离层215的表面且填充所述沟槽的底部，所述第二隔离层和所述第三隔离层顶部表面低于所述有源区210的顶部表面，所述第四隔离层218位于所述第二隔离层215和第三隔离层216的顶部表面上，所述第四隔离层218的顶部表面与所述有源区210的顶部表面齐平。

在一实施例中，所述第二隔离层215的顶部表面与有源区210顶部表面的距离为5nm-30nm。

在一实施例中，所述第二隔离层215的材料的硬度大于所述第一隔离层214、第三隔离层216和第四隔离层218的硬度。

在一实施例中，所述第二隔离层215的材料包括含氮的硅化物，所述第一隔离层214、第三隔离层216和第四隔离层218的材料包括含氧的硅化物。

在一实施例中，所述第二隔离层215的材料包括氮化硅、氮氧化硅或氮碳化硅，所述第一隔离层214、第三隔离层216和第四隔离层218的材料包括氧化硅。

在一实施例中，还包括：位于所述有源区210和所述第四隔离层218的表面上的高K介电材料层；位于所述有源区的高K介电材料层表面的栅电极。

在一实施例中，还包括：位于所述有源区210的顶部表面上的锗硅层；位于所述锗硅层表面上的高K介电材料层；位于所述有源区的高K介电材料层表面的栅电极。

需要说明的是，前述半导体结构的一些实施例中与前述半导体结构形成方法的一些实施例中相同或相似部分的限定或描述在此不再赘述，具体请参考前述半导体结构形成方法的一些实施例中相应部分的限定或描述。

本公开虽然已以较佳实施例公开如上，但其并不是用来限定本公开，任何本领域技术人员在不脱离本公开的精神和范围内，都可以利用上述揭示的方法和技术内容对本公开技术方案做出可能的变动和修改，因此，凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本公开技术方案的保护范围。