微机电系统及其制造方法

技术领域

本申请的实施例涉及微机电系统及其制造方法。

背景技术

最近已经开发了微机电系统(MEMS)器件。MEMS器件包括使用半导体技术制造以形成机械和电气部件的器件。MEMS器件被实现在压力传感器、麦克风、致动器、镜子、加热器和/或打印机喷嘴中。尽管用于形成MEMS器件的现有器件和方法通常已经足以满足其预期目的，但是它们不是在所有方面都完全令人满意。

发明内容

根据本申请的一个实施例，提供了一种微机电系统(MEMS)，包括：电路衬底，包括电子电路；支撑衬底，具有凹槽；接合层，设置在电路衬底与支撑衬底之间；通孔，穿过电路衬底至开口；第一导电层，设置在电路衬底的前侧上；第二导电层，设置在凹槽的内壁上；以及第三导电层，设置在每个通孔的内壁上。

根据本申请的另一个实施例，提供了一种制造微机电系统(MEMS)的方法，包括：在第一衬底的前侧上方形成电子电路；形成穿透到第一衬底中的一个或多个孔；用填充材料填充孔；使第一衬底的后侧变薄以暴露填充的孔的一部分；将第二衬底通过置于其间的接合层接合到第一衬底的后侧；以及在第二衬底中形成凹槽，从而暴露第一衬底的底部。

根据本申请的又一个实施例，提供了一种制造微机电系统(MEMS)的方法，包括：在第一衬底的前侧上方形成电子电路；在第一衬底上方形成电极；在正在形成电极之外的区域处形成穿透到第一衬底中的一个或多个孔；用填充材料填充孔；使第一衬底的后侧变薄以暴露填充的孔的一部分；将第二衬底通过置于其间的由氧化硅制成的接合层接合到第一衬底的后侧；在电极上方分别形成柱状电极；以及在第二衬底中形成凹槽，从而暴露第一衬底的底部。

附图说明

当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A、图1B、图1C和图1D示出根据本公开的实施例的MEMS器件的示意性截面图。

图2A、图2B、图2C、图2D、图2E和图2F示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。

图3A、图3B、图3C、图3D和图3E示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。

图4A、图4B、图4C和图4D示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。

图5A、图5B和图5C示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。

图6A、图6B和图6C示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。

图7A示出MEMS器件的平面图，图7B示出根据本公开的实施例的焊盘结构器件的截面图。

图8示出根据本公开的实施例的MEMS器件的使用。

图9A、图9B、图9C和图9D示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。

具体实施方式

应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不旨在限定。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。在本公开中，A、B和C中的至少一个表示“A”、“B”、“C”、“A和B”、“A和C”、“B和C”或“A、B和C”，除非另有说明，否则不表示A、B和C中的一个。

根据本公开的MEMS器件可以是电子束偏转器、电磁束偏转器、加速度计、陀螺仪、压力传感器、麦克风、RF谐振器、RF开关或超声换能器中的任何一种。

图1A和图1B示出根据本公开的实施例的MEMS器件10A和10B的示意性截面图。

在一些实施例中，MEMS器件10A和10B包括其中形成有电子电路25(例如，包括半导体场效应晶体管的晶体管，诸如互补金属氧化物半导体(CMOS)器件)的电路衬底20，以及具有用于接收声音、压力和/或光的开口(空腔或凹槽)35的支撑衬底30。在一些实施例中，在电路衬底20和支撑衬底30之间形成接合层40。在一些实施例中，接合层40是氧化硅层。在一些实施例中，电路衬底20包括电子电路25，诸如由电子电路形成的信号处理电路和/或放大器电路。在一些实施例中，凹槽35在平面图中具有矩形(例如，正方形)形状。在一些实施例中，电路衬底20和支撑衬底30中的至少一个由晶体硅制成。在一些实施例中，如图1A所示，接合层保留在凹槽35的底部，并且在其他实施例中，如图1B所示，凹槽35的底部不存在接合层。

此外，在一些实施例中，如图1A和图1B所示，在电路衬底20的前表面上形成第一导电层50，并且在支撑衬底30的后表面上形成第二导电层55。在一些实施例中，如图1A所示，接合层40与第二导电层55接触并且不与电路衬底20接触。在其他实施例中，第二导电层55与电路衬底20接触，如图1B所示。在一些实施例中，第一和第二导电层包括Au、Ti、Cu、Ag和Ni的一层或多层。

在一些实施例中，位于电路衬底20的底部的凹槽35的尺寸的距离L1在约10mm至约50mm的范围内，并且在其他实施例中，在约15mm至约20mm的范围内。在一些实施例中，位于支撑衬底30的底部的空腔35的尺寸的距离L2大于L1，并且在约11mm至约52mm的范围内，并且在其他实施例中，在约16mm至约22mm的范围内。在一些实施例中，从MEMS器件的边缘到电路衬底20的底部处的凹槽35的边缘的距离L3(框架部分的宽度)在约2μm至约10μm的范围内，并且在其他实施例中，在约3μm至约5μm的范围内。在一些实施例中，接合层40的厚度T1在约200nm至约5μm的范围内，并且在其他实施例中，在约500nm至约2μm的范围内。在一些实施例中，MEMS器件的总厚度T2在约300μm至约2mm的范围内，并且在其他实施例中，在约600μm至约800μm的范围内。

图1C和图1D示出根据本公开的实施例的MEMS器件10C和10D的示意性截面图。在一些实施例中，MEMS器件10C和10D是波束偏转器，通过该波束偏转器，由嵌入MEMS器件的电子电路的操作来偏转一个或多个电子或极紫外(EUV)光束。

与MEMS器件10A和10B相似，MEMS器件10C和10D包括其中形成有电子电路25的电路衬底20和具有用于接收声音、压力和/或光的开口(空腔或凹槽)35的支撑衬底30。在一些实施例中，在电路衬底20和支撑衬底30之间形成接合层40。在一些实施例中，接合层40是氧化硅层。在一些实施例中，一个或多个通孔60设置为穿过电路衬底20和接合层40，使得波束穿过通孔60。在一些实施例中，在平面图中，通孔60以n×m矩阵布置，其中n和m是2以上且等于或小于例如128的整数。

在一些实施例中，如图1C和图1D所示，在电路衬底20的前表面上形成第一导电层50，并且在支撑衬底35的后表面上形成第二导电层55。在一些实施例中，如图1C所示，接合层40与第二导电层55接触并且不与电路衬底20接触。在其他实施例中，第二导电层55与电路衬底20接触，如图1D所示。此外，第三导电层57设置在连接第一导电层50和第二导电层55的每个通孔60的内壁上。

在一些实施例中，电路衬底20包括电子电路25，诸如由电子电路形成的信号处理电路和/或放大器电路。在一些实施例中，电子电路耦合至第一、第二和/或第三导电层，以控制每个通孔60中的第三导电层的电势，从而使穿过通孔60的波束偏转。

在一些实施例中，凹槽35在平面图中具有矩形(例如，正方形)形状。在一些实施例中，电路衬底20和支撑衬底30中的至少一个由晶体硅制成。在一些实施例中，如图1C所示，接合层保留在凹槽35的底部，并且在其他实施例中，如图1D所示，凹槽35的底部不存在接合层。

MEMS器件10C和10D的L1、L2和L3的尺寸与MEMS器件10A和10B的尺寸相同或相似。

图2A、图2B、图2C、图2D、图2E和图2F示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。应当理解，可以在图2A-图2F所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或删除下述的一些操作。操作/工艺的顺序可以互换。参考图1A-图1D描述的材料、配置、尺寸和工艺可以应用于以下实施例，并且可以省略其详细描述。

如图2A所示，在电路衬底20的前表面区域中形成CMOS(互补金属氧化物半导体)电路25。在电路衬底的前表面上形成一个或多个钝化膜28。在一些实施例中，一个或多个钝化膜28包括氧化硅、氮化硅或有机膜。然后，如图2B所示，通过研磨或抛光工艺使电路衬底20的后侧变薄。在一些实施例中，减薄的电路衬底20的剩余厚度在约100μm至约500μm的范围内。

接下来，如图2C和图2D所示，减薄的电路衬底20经由接合层40接合至支撑衬底30。在一些实施例中，如图2C所示，接合层40是通过例如热氧化工艺或化学气相沉积(CVD)工艺形成在支撑衬底30的表面上的氧化硅。在其他实施例中，接合层40通过例如CVD工艺形成在电路衬底20的后侧上。

然后，通过使用一种或多种光刻和蚀刻操作对支撑衬底30的后侧开槽。在一些实施例中，蚀刻操作包括等离子体干蚀刻或湿蚀刻。在一些实施例中，湿蚀刻使用氢氧化四甲基铵(TMAH)或KOH溶液。

在一些实施例中，接合层40用作蚀刻停止层，以形成凹槽35，如图2E所示。在一些实施例中，一个或多个导电层形成在支撑衬底30的后侧上和接合层40上。

在其他实施例中，在凹槽蚀刻在接合层40处停止之后，通过一个或多个干蚀刻或湿蚀刻操作进一步蚀刻接合层40。在一些实施例中，在支撑衬底30的后侧上形成一个或多个导电层。在其他实施例中，参考图2F，在去除接合层40之后，蚀刻电路衬底20的后侧的一部分，然后形成一个或多个导电层。

图3A-图7B示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。应当理解，可以在图3A-图7B所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，替换或删除以下描述的一些操作。操作/工艺的顺序可以互换。参考图1A-图1D和图2A-图2F描述的材料、配置、尺寸和工艺可以应用于以下实施例，并且可以省略其详细描述。

如图3A所示，在电子电路形成在电路衬底20上方之后，形成一个或多个平面电极100，并且形成一个或多个钝化层110。电极100电连接到形成在电路衬底20中的电子电路。在一些实施例中，电路衬底20包括晶体硅衬底。在一些实施例中，在一个或多个钝化层中的电极100上方形成一个或多个开口。在一些实施例中，电极100由Cu、Al、Au、Ni、Ag或其他合适的导电材料的一层或多层制成。钝化层110包括氮化硅、SiON、氧化硅、氮化铝或有机材料。

然后，在除电极100之外的区域中形成一个或多个用于硅通孔(TSV)的孔120。通过一种或多种光刻和蚀刻操作形成TSV孔120。在一些实施例中，在平面图中(参见图7A)，TSV孔120以n×m矩阵布置，其中n和m是2以上且等于或小于例如128的整数。在一些实施例中，从钝化层110的顶部开始，TSV的深度在约20μm至约100μm的范围内。在一些实施例中，确定深度，使得在随后执行电路衬底的后侧的减薄工艺之后，TSV孔120的底部被暴露。在一些实施例中，TSV孔120在平面图中的形状是圆形或矩形(例如，正方形)。在一些实施例中，TSV孔120是锥形的，具有比底部更大的开口。在一些实施例中，开口处的TSV孔120的直径(或侧面的长度)在约100nm至约12,000nm的范围内。

然后，在电极100、钝化层110上方和TSV孔120的内部形成第一导电层130。然后，形成填充层140以填充TSV孔120，如图3B所示。第一导电层130具有与图1A-图1D所示的第一导电层50相同或相似的功能。在一些实施例中，第一导电层130包括Au、Ti、Cu、Ag和Ni的一层或多层。在某些实施例中，形成在Ti层上方的金层用作第一导电层130。在一些实施例中，Ti层的厚度在约50nm至约500nm的范围内，并且在其他实施例中，在约80nm至约300nm的范围内。在一些实施例中，金(Au)层的厚度在约10nm至约10,000nm的范围内，并且在其他实施例中，在约150nm至约250nm的范围内。在一些实施例中，填充层140包括氧化硅或任何其他合适的绝缘材料。在一些实施例中，在第一导电层130上方形成填充材料的毯式层，然后执行平坦化操作，诸如化学机械抛光工艺或回蚀刻工艺，以仅将填充材料留在TSV孔120内，如图3B所示。在其他实施例中，填充材料还保留在电极100上方的凹部上。

接下来，如图3C所示，图案化导电层130以在TSV孔120附近的钝化层110上方形成一个或多个开口，以部分地暴露钝化层。然后，形成绝缘层并图案化以形成岛状绝缘图案150以覆盖开口。在一些实施例中，绝缘图案150包括氮化硅。

此外，如图3D所示，在其上形成有导电层130和图案150的电路衬底20的前表面上方形成第一载体接合层160，然后附接第一载体衬底165。在一些实施例中，第一载体衬底165是玻璃衬底、陶瓷衬底、半导体衬底或树脂衬底。在一些实施例中，第一载体接合层160包括有机材料、氧化硅或任何其他合适的材料。

然后，通过研磨或抛光(例如，CMP)操作来使电路衬底20的后侧变薄。在一些实施例中，在减薄之后，电路衬底20的剩余厚度在约20μm至约300μm的范围内，并且在其他实施例中，剩余厚度在约40μm至约180μm的范围内。如图3D所示，TSV孔120中填充的填充材料层140的底部被暴露。在其他实施例中，在减薄操作之后，第一载体衬底165附接到电路衬底20的前表面。

此外，如图3E所示，在电路衬底20的减薄的后表面上形成接合层170。接合层170具有与图1A-图2F所示的接合层40相同或相似的功能。在一些实施例中，接合层170包括通过例如CVD工艺形成的氧化硅。

然后，如图4A所示，准备支撑衬底30，并且通过接合层170接合至电路衬底20(氧化物熔融接合)。在一些实施例中，支撑衬底30由晶体硅制成。在氧化物熔融接合之后，去除第一载体衬底165和第一载体接合层160，如图4B所示。如图4A所示，接合层170连接至TSV孔120中的填充材料层140。在一些实施例中，接合层170和填充材料层140由相同的材料制成。

在其他实施例中，在支撑衬底30上或在支撑衬底30和电路衬底20两者上形成接合层170。在一些实施例中，不具有接合层的支撑衬底30的厚度在从约200μm至约1.8mm的范围内，并且在其他实施例中，在约500μm至约750μm的范围内。

接下来，如图4C所示，形成第一硬掩模层180，然后在电路衬底20的前表面上方形成第二硬掩模层190。在一些实施例中，第一硬掩模层180包括氧化硅并且第二硬掩模层190包括多晶硅或非晶硅。在一些实施例中，通过CVD工艺形成氧化硅硬掩模层180，然后执行平坦化操作，诸如CMP操作。类似地，在一些实施例中，通过化学气相沉积(CVD)形成多晶硅硬掩模层190，然后可选地执行CMP操作。在一些实施例中，多晶硅硬掩模层190的厚度在约30μm至约70μm的范围内。

然后，通过使用一个或多个光刻和蚀刻操作，对第二硬掩模层190和第一硬掩模层180进行图案化，以在电极100上方形成一个或多个开口200，如图4D所示。在一些实施例中，开口200的尺寸大于电极100上方的钝化层110中形成的开口的尺寸。此外，在一些实施例中，绝缘图案150部分地暴露在开口200中，如图4D所示。

接下来，如图5A所示，在开口200中形成一个或多个导电层210(柱状电极)。在一些实施例中，导电层包括通过镀敷操作(电镀或化学镀)形成的金或金合金(例如，AuCu和AuNi)。在一些实施例中，镀敷的导电层210的厚度在约20μm至约50μm的范围内。在一些实施例中，如图5A所示，镀敷的导电层210的厚度(高度)小于第二硬掩模层190的顶部。

此外，如图5B所示，一个或多个电极100上方的镀层210的一部分被掩模图案220覆盖。在一些实施例中，掩模图案220包括光刻胶图案。然后，在导电镀层210上方形成附加导电层215(柱状电极)。在一些实施例中，通过镀覆操作(电镀或化学镀)形成附加导电层215。在一些实施例中，附加导电层215由与镀敷的导电层210相同的材料制成，并且包括金或金合金(例如，AuCu、AuNi)。在其他实施例中，附加导电层215由与镀敷的导电层210不同的材料制成。然后，如图5C所示，去除光刻胶图案220。

在一些实施例中，附加导电层215的厚度在约10μm至约35μm的范围内。在一些实施例中，如图5C所示，镀敷的导电层210和附加导电层220的总厚度(高度)小于第二硬掩模层190的顶部。在一些实施例中，镀敷的导电层210/220的两个不同的厚度(高度)控制不同的电路。例如，较高的一个用于遮挡电子，较低的一个用于控制电场。

然后，如图6A所示，在电路衬底20的前侧上方形成第二载体接合层305，然后第二载体衬底300经由第二载体接合层305附接到电路衬底20的前侧。在一些实施例中，第二载体衬底300是玻璃衬底、陶瓷衬底、半导体衬底或树脂衬底。在一些实施例中，第二载体接合层305包括有机材料、氧化硅或任何其他合适的材料。

然后，竖直翻转整个衬底，然后对支撑衬底30的背侧进行图案化以形成凹槽35。在一些实施例中，凹槽35通过一种或多种光刻和蚀刻操作使用掩模图案310形成。在一些实施例中，掩模图案35由光刻胶制成。

在一些实施例中，蚀刻操作包括等离子体干蚀刻或湿蚀刻。在一些实施例中，接合层170用作蚀刻停止层，以形成凹槽35。当使用等离子体干蚀刻工艺来形成凹槽35时，等离子体蚀刻基本上在接合层170处停止，并且因此可以防止对形成在电路衬底20中的电子电路的等离子体损害。

在一些实施例中，在凹槽蚀刻在接合层170处停止之后，通过一个或多个干蚀刻或湿蚀刻操作进一步蚀刻接合层170。在一些实施例中，接合层的蚀刻相对于电路衬底20(例如，Si)具有高选择性。例如，接合层的蚀刻速率是电路衬底20的蚀刻速率的10倍或以上。在一些实施例中，当接合层170由氧化硅制成时，执行使用HF或缓冲HF的湿蚀刻工艺，以抑制对形成在电路衬底20中的电子电路的损害。当去除接合层170时，在填充材料层140由与接合层170(例如，氧化硅)相同的材料制成的情况下，TSV孔120中的填充材料层140也被去除。当填充材料层140由与接合层170不同的材料(例如，氮化硅)制成时，执行诸如湿蚀刻操作的附加蚀刻操作以去除填充材料层140。

如图6B所示，在从TSV孔120去除填充材料层140之后，第二导电层320形成在凹槽35内。

在一些实施例中，如图6B所示，第二导电层320形成为与形成在每个TSV孔120的内壁上的第一导电层130接触。在一些实施例中，第二导电层320也形成在TSV孔120的内壁上，其中已经形成了第一导电层130。在一些实施例中，第二导电层320由与第一导电层130相同或不同的材料制成，并且包括Au、Ti、Cu、Ag和Ni的一层或多层。在某些实施例中，形成在Ti层上方的金层用作第二导电层320。在一些实施例中，Ti层的厚度在约50nm至约200nm的范围内，并且在其他实施例中，在约80nm至约120nm的范围内。在一些实施例中，金(Au)层的厚度在约10nm至约400nm的范围内，并且在其他实施例中，在约150nm至约250nm的范围内。

在一些实施例中，在Si晶圆上形成多个MEMS器件，并且通过在划线390处进行锯切(切割操作)将晶圆切割成单独MEMS器件(芯片)。在一些实施例中，切割操作并未完全切割支撑第二载体接合层305，如图6B所示。通过去除第二载体接合层305并且因此去除第二载体衬底300，释放单独的MEMS器件。

在一些实施例中，在形成第二导电层320之后执行切割操作。在这种情况下，在MEMS器件的侧面(切面)上不形成导电层。在其他实施例中，在形成第二导电层320之前执行切割操作。在这种情况下，第二导电层320也形成在MEMS器件的侧面。

在一些实施例中，如图6C所示，在去除第二载体衬底300和第二载体接合层305之后，将单独的MEMS器件附接到框架400上。如图6C所示，通过去除第二载体衬底300和第二载体接合层305，TSV孔120被暴露，使得电子束或光线可以穿过。

图7A示出MEMS器件的平面图，并且图7B示出位于外围区域PR处的焊盘结构的截面图。如图7A的平面图所示，MEMS器件具有中心区域CR和围绕中心区域的外围区域PR。TSV孔120和导电层210/220设置在中心区域CR中。在外围区域PR中，形成一个或多个凸块下焊盘电极250，以将形成在电路衬底20中的电子电路连接至MEMS器件外部的一个或多个电路。在一些实施例中，外围区域PR在平面图中不与凹槽35重叠。在其他实施例中，外围区域PR在平面图中部分地与凹槽35重叠。

凸块下焊盘电极250形成在电路衬底20的前侧上。在一些实施例中，凸块下焊盘电极250以矩阵形式布置在外围区域PR中。在一些实施例中，球形凸块260设置在每个凸块下焊盘电极250上。在一些实施例中，凸块下焊盘电极250在凹槽蚀刻之前形成，如图6A所示。在一些实施例中，如图4A和图4B所示，在经由氧化熔融接合将支撑衬底30附接到电路衬底20之后，形成凸块下焊盘电极250。

在一些实施例中，凸块下焊盘电极250形成在金属焊盘225上，其嵌入层间介电层230中，并且由电子电路的最上部金属层(例如，第8至第12金属层)形成。在一些实施例中，金属焊盘225包括一层或多层导电材料。在一些实施例中，金属焊盘225包括Cu或Cu合金。

此外，如图7B所示，凸块下焊盘电极250包括多层导电材料。在一些实施例中，凸块下焊盘电极250包括第一金属层252、第二金属层254、第三金属层256和第四金属层258。在一些实施例中，第一金属层是TiW层，第二金属层是Cu层，第三金属层是Ni层，第四金属层是Sn层。

在一些实施例中，TiW层252的厚度在约50nm至约1000nm的范围内，并且在其他实施例中，在约100nm至约500nm的范围内。在一些实施例中，Cu层254的厚度在约10nm至约2000nm的范围内，并且在其他实施例中，在约500nm至约1000nm的范围内。在一些实施例中，Ni层256的厚度在约1000nm至约5000nm的范围内，并且在其他实施例中，在约2500nm至约3500nm的范围内。在一些实施例中，Sn层258的厚度在约500nm至约4000nm的范围内，并且在其他实施例中，在约1500nm至约2500nm的范围内。金属层通过CVD、包括溅射的物理气相沉积(PVD)、镀敷或任何其他合适的膜形成方法以及一种或多种光刻和蚀刻操作来形成。

在一些实施例中，电子电路的表面被一个或多个钝化层覆盖。在一些实施例中，钝化层包括第一钝化层242、第二钝化层244和第三钝化层246。凸块下焊盘电极250形成在钝化层中形成的开口中，如图7B所示。在一些实施例中，第一钝化层242是SiC层，第二钝化层244是氧化硅层，第三钝化层246是氮化硅层。

图8示出根据本公开的实施例的MEMS器件的使用。在一些实施例中，MEMS器件10用于电子或电磁波光刻。在一些实施例中，电子束(或EUV射线)500从电路衬底20的前侧输入到MEMS器件10。形成在电路衬底20中的电子电路独立地控制施加至每个TSV孔120的内壁上形成的导电层(例如，第一导电层130)的电压。通过调整施加至TSV孔120中的导电层的电压，电子束500的一部分穿过一个或多个TSV孔，并且电子束500的一部分不穿过TSV孔。穿过TSV孔的电子束的部分被引导至其上形成有光刻胶层的晶圆或衬底。在一些实施例中，晶圆是半导体晶圆。在一些实施例中，衬底用于光掩模，诸如透明衬底或反射衬底。通过控制电子电路，控制电子束穿过的TSV孔120的位置，因此可以在光刻胶图案上绘制期望的形状。

在其他实施例中，使用绝缘体上硅(SOI)晶圆。在这种情况下，省略了熔融接合工艺，并且SOI晶圆的氧化物层在凹槽蚀刻中用作蚀刻停止层。图9A、图9B、图9C和图9D示出根据本公开的实施例的MEMS器件的制造操作的各个阶段的示意性截面图。应当理解，可以在图9A-图9D所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或删除下述的一些操作。操作/工艺的顺序可以互换。参考图1A-图7B描述的材料、配置、尺寸和工艺可以应用于以下实施例，并且可以省略其详细描述。

如图9A所示，SOI衬底包括器件层(半导体层)20'、氧化物层40'和块层(半导体衬底)30'。

如图9A所示，在器件层20'的前表面区域中形成CMOS电路25。在器件层20'的前表面上方形成一个或多个钝化膜28。在一些实施例中，一个或多个钝化膜28包括氧化硅、氮化硅或有机膜。在一些实施例中，填充有填充材料140的TSV孔120形成为穿过器件层20'。此外，如图9A所示，在器件层的前侧上和TSV孔中形成一个或多个第一导电层50。

然后，如图9B所示，通过使用一种或多种光刻和蚀刻操作对块层30'的后侧开槽。在一些实施例中，蚀刻操作包括等离子体干蚀刻或湿蚀刻。在一些实施例中，湿蚀刻使用氢氧化四甲基铵(TMAH)或KOH溶液。

在一些实施例中，氧化物层40'用作蚀刻停止层，以形成凹槽35，如图9B所示。

在凹槽蚀刻在氧化物层40'处停止之后，通过一种或多种干蚀刻或湿蚀刻操作进一步蚀刻氧化物层40'。在蚀刻氧化物层40'期间，也从TSV孔120中去除填充材料层140，如图9C所示。

在一些实施例中，在块层30'的后侧上形成一个或多个第二导电层55，如图9D所示。

在本公开的实施例中，通过氧化物熔融接合经由氧化硅接合层，或使用SOI衬底，来接合电路衬底和支撑衬底，以形成MEMS器件。当对支撑衬底进行蚀刻以形成凹槽时，氧化物接合层(氧化物层)还用作等离子体干蚀刻的蚀刻停止层，并因此保护形成在电路衬底中的电子电路不受等离子体蚀刻引起的损害。由于可以通过湿蚀刻操作去除氧化硅接合层，所以氧化硅接合层的去除工艺不会损坏形成在电路衬底中的电子电路。

如上所述，本文描述的各种实施例或示例提供了优于现有技术的若干优点。应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同优点。

根据本公开的一个方面，一种微机电系统(MEMS)包括：电路衬底，包括电子电路；支撑衬底，具有凹槽；接合层，设置在电路衬底和支撑衬底之间；通孔，穿过电路衬底到达开口；第一导电层，设置在电路衬底的前侧；第二导电层，设置在凹槽的内壁上；以及第三导电层，设置在每个通孔的内壁上。在前述和以下实施例中的一个或多个中，接合层包括氧化硅。在前述和以下实施例中的一个或多个中，在凹槽中，没有设置接合层，并且电路衬底的底部与第二导电层接触。在前述和以下实施例中的一个或多个中，电路衬底包括具有不同配置的电极。在前述和以下实施例中的一个或多个中，电极包括第一电极和第二电极，第一电极上均设置有第一柱状电极，第二电极上均设置有第二柱状电极，并且第一柱状电极的高度不同于第二柱状电极的高度。在前述和以下实施例中的一个或多个中，第一柱状电极和第二柱状电极之间的高度差在10μm至30μm的范围内。在前述和以下实施例中的一个或多个中，在平面图中，电路衬底包括设置有通孔的中心区域和围绕该中心区域的外围区域，并且，与电极相比具有不同布置的凸块电极设置在外围区域中。在前述和以下实施例中的一个或多个中，外围区域在平面图中不与凹槽重叠。

根据本公开的另一方面，在制造微机电系统(MEMS)的方法中，在第一衬底的前侧上方形成电子电路，形成穿透到第一衬底中的一个或多个孔，用填充材料填充该孔，使第一衬底的后侧变薄以暴露填充的孔的一部分，将第二衬底通过置于其间的接合层接合至第一衬底的后侧，以及在第二衬底中形成凹槽，从而暴露第一衬底的底部。在前述和以下实施例中的一个或多个中，接合层是氧化硅。在前述和以下实施例中的一个或多个中，接合层形成在第一衬底的后侧上。在前述和以下实施例中的一个或多个中，在第二衬底上形成接合层。在前述和以下实施例中的一个或多个中，当形成凹槽时，通过等离子体干蚀刻来蚀刻第二衬底的一部分以暴露出接合层，但不蚀刻第一衬底，并且通过蚀刻来蚀刻接合层，其选择性地从第一衬底去除接合层。在前述和以下实施例中的一个或多个中，在蚀刻接合层时，填充材料也从孔中去除，从而形成通孔。在前述和以下实施例中的一个或多个中，第一导电层形成在第一衬底的前侧上方和每个孔的内壁上，并且第二导电层形成在凹槽的内壁上方。在前述和以下实施例中的一个或多个中，第一和第二导电层中的至少一个是在钛层上的金层的堆叠层。在前述和以下实施例中的一个或多个中，孔在平面图中布置成矩阵。

根据本公开的另一方面，在制造微机电系统(MEMS)的方法中，在第一衬底的前侧上方形成电子电路，在第一衬底上方形成电极，在正在形成电极以外的区域处形成穿透到第一衬底中的一个或多个孔，该孔填充有填充材料，使第一衬底的后侧变薄以暴露填充的孔的一部分，通过置于其间的由氧化硅制成的接合层将第二衬底接合至第一衬底的后侧，在电极上方分别形成柱状电极，以及在第二衬底中形成凹槽，从而露出第一衬底的底部。在前述和以下实施例中的一个或多个中，当形成凹槽时，通过等离子体干刻蚀来刻蚀第二衬底的一部分以暴露接合层，但不刻蚀第一衬底，并且通过湿蚀刻来蚀刻接合层。在前述和以下实施例中的一个或多个中，通过一个或多个镀覆操作形成柱。

根据本申请的一个实施例，提供了一种微机电系统(MEMS)，包括：电路衬底，包括电子电路；支撑衬底，具有凹槽；接合层，设置在电路衬底与支撑衬底之间；通孔，穿过电路衬底至开口；第一导电层，设置在电路衬底的前侧上；第二导电层，设置在凹槽的内壁上；以及第三导电层，设置在每个通孔的内壁上。在一些实施例中，接合层包括氧化硅。在一些实施例中，其中，在凹槽中，没有设置接合层，并且电路衬底的底部与第二导电层接触。在一些实施例中，其中，电路衬底包括具有不同配置的电极。在一些实施例中，其中：电极包括第一电极和第二电极，第一电极上均设置有第一柱状电极，第二电极上均设置有第二柱状电极，并且第一柱状电极的高度不同于第二柱状电极的高度。在一些实施例中，第一柱状电极和第二柱状电极之间的高度差在10μm至30μm的范围内。在一些实施例中，其中：在平面图中，电路衬底包括设置有通孔的中心区域和围绕中心区域的外围区域，并且在外围区域中设置有与电极配置不同的多个凸块电极。在一些实施例中，外围区域在平面图中不与凹槽重叠。

根据本申请的另一个实施例，提供了一种制造微机电系统(MEMS)的方法，包括：在第一衬底的前侧上方形成电子电路；形成穿透到第一衬底中的一个或多个孔；用填充材料填充孔；使第一衬底的后侧变薄以暴露填充的孔的一部分；将第二衬底通过置于其间的接合层接合到第一衬底的后侧；以及在第二衬底中形成凹槽，从而暴露第一衬底的底部。在一些实施例中，接合层是氧化硅。在一些实施例中，接合层形成在第一衬底的后侧上。在一些实施例中，接合层形成在第二衬底上。在一些实施例中，其中，凹槽通过以下步骤形成：通过等离子体干蚀刻来蚀刻第二衬底的一部分，以暴露接合层而不刻蚀第一衬底；并且通过蚀刻来蚀刻接合层，从第一衬底选择性地去除接合层。在一些实施例中，其中，在蚀刻接合层时，还从孔中去除填充材料，从而形成通孔。在一些实施例中，制造微机电系统的方法还包括：在第一衬底的前侧上方和每个孔的内壁上形成第一导电层；并且在凹槽的内壁上形成第二导电层。在一些实施例中，第一导电层和第二导电层中的至少一个是在钛层上的金层的堆叠层。在一些实施例中，孔在平面图中布置成矩阵。

根据本申请的又一个实施例，提供了一种制造微机电系统(MEMS)的方法，包括：在第一衬底的前侧上方形成电子电路；在第一衬底上方形成电极；在正在形成电极之外的区域处形成穿透到第一衬底中的一个或多个孔；用填充材料填充孔；使第一衬底的后侧变薄以暴露填充的孔的一部分；将第二衬底通过置于其间的由氧化硅制成的接合层接合到第一衬底的后侧；在电极上方分别形成柱状电极；以及在第二衬底中形成凹槽，从而暴露第一衬底的底部。在一些实施例中，凹槽通过以下步骤形成：通过等离子体干蚀刻来蚀刻第二衬底的一部分，以暴露接合层而不刻蚀第一衬底；并且通过湿蚀刻来蚀刻接合层。在一些实施例中，通过一个或多个镀敷操作来形成柱。

上面论述了若干实施例的部件，以便本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。