面向硅介质层高速低延迟互联接口的测试装置及方法

技术领域

本申请涉及半导体技术领域，特别是涉及一种面向硅介质层高速低延迟互联接口的测试装置及方法。

背景技术

随着半导体技术的发展，在高密集型数据处理中，出现需要融合多种计算芯粒的异构加速平台，对于异构计算平台上不同种类的计算芯粒需要通过大量I/O口进行高速互联。因此，面向硅介质层的多通道高速互联接口应运而生。

在器件制作中，工艺的偏差容易造成样片的性能偏差。由于高速互联接口往往工作在较高的频率，工艺造成的性能偏差可能会造成芯片的功能失效，如何对样片进行测试与快速筛片，是亟待解决的问题。

发明内容

基于此，有必要针对上述技术问题，提供一种能够自行测试和修复的一种面向硅介质层高速低延迟互联接口的测试装置及方法。

第一方面，本申请提供了一种面向硅介质层多通道高速低延迟互联接口的测试装置。该装置包括：

标准测试端口，用于交互测试指令；

异步旁路端口，用于直接访问互联接口物理层的通道的IO口；

内建自测试引擎，用于实现不同层级间的环回测试和数据校验；

冗余数据通道，用于修复损坏的数据通道；

延迟链测试电路，用于进行延迟链的功能与线性度测试。

在其中一个实施例中，标准测试端口设置在互联接口的物理层，用于交互标准测试指令，包括：

串行测试输入端口和串行测试输出端口。

在其中一个实施例中，异步旁路端口设置在互联接口中，用于芯粒内部直接访问互联接口的IO口。

第二方面，本申请还提供了一种面向硅介质层高速低延迟互联接口的测试方法。该方法包括：

测试互联接口连接的发射端芯粒和接收端芯粒之间的数据通道；

测试互联接口物理层内部的数据通道；

测试互联接口物理层与链路层之间的通道；

根据测试结果获取损坏的数据通道；

重映射并修复损坏的数据通道；

测试互联接口内部的延迟链功能与线性度；

测试互联接口输出的数据眼质量。

在其中一个实施例中，通过内建自测试对互联接口连接的发射端芯粒和接收端芯粒之间的数据通道进行测试。

在其中一个实施例中，通过内建自测试对互联接口物理层内部的数据通道进行测试；

通过内建自测试对互联接口物理层与链路层之间的通道进行测试。

在其中一个实施例中，测试互联接口内部的延迟链功能与线性度，包括：

测试实际延迟链设计的零延迟、延迟步进步长、最大延迟和线性度。

在其中一个实施例中，测试实际延迟链设计的零延迟、延迟步进步长、最大延迟和线性度，包括：

通过环形振荡器激发自激震荡时钟；

在多个已知周期的时钟的周期数内对自激振荡时钟进行周期数的记录并估算自激振荡时钟周期；

通过自激振荡时钟周期得出延迟链的延迟；

重复迭代计算延迟连的延迟，得到延迟链的零延迟、延迟步长、最大延迟以及延迟链的线性度。

在其中一个实施例中，环形振荡计数器通过延迟链和反相器构成。

在其中一个实施例中，测试互联接口输出的数据眼质量，还包括：

通过调整基准电压，来测试不同基准电压下的数据眼眼宽，得到互联接口输出的二维数据眼眼图。

上述面向硅介质层高速低延迟互联接口的测试装置及方法，通过设置用于交互测试指令的多个标准测试端口，用于直接访问互联接口物理层的通道的IO口的异步旁路端口，用于实现不同层级间的环回测试和数据校验的内建自测试引擎，用于修复损坏的数据通道的冗余数据通道，用于进行延迟链的功能与线性度测试延迟链测试电路。基于本申请的测试装置，可以实现在内部进行通道修复测试，将测试和修复逻辑内嵌分布在物理层和链路层中，几乎所有所需的测试都可以在内部执行而不需要外部的控制器。通过本申请，可以对样片进行测试与快速筛片，保证样片的性能。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一个实施例中测试装置的顶层测试架构图；

图2是一个实施例中延迟线顶层设计框图；

图3是一个实施例中MISR寄存器的结构示意图；

图4是一个实施例中测试方法的流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“设置”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

随着人工智能，大数据的兴起，传统的CPU计算平台已无法满足高密集型数据应用，CPU/GPU/FPGA/AI加速器等多种计算芯粒融合的异构加速平台应运而生。异构计算平台上不同种类的计算芯粒需要通过大量I/O口进行高速互联，传统PCB基板互联或SIP互联已无法满足其需求，需要在硅介质采用特殊高速低延迟互联接口进行芯粒间的互联。同时，面向高密集型数据应用的高带宽存储器(High Bindwidth Memory，HBM)也需要在硅介质层采用多通道高速低延迟互联接口的方式进行与计算芯粒互联。

在一个实施例中，提供一种测试装置，该装置可执行高速低延迟互联接口的测试，用于分析和修复损坏的发射端芯粒和接收端芯粒之间的数据通路。该装置内嵌测试和修复逻辑，可以直接通过装置执行测试而不需要外部的控制器。

在一个实施例中，该装置包括：标准测试端口，用于交互测试指令；异步旁路端口，用于直接访问互联接口物理层的通道的IO口；内建自测试引擎，用于实现不同层级间的环回测试和数据校验；冗余数据通道，用于检测通道是否损坏并修复损坏的数据通道；延迟链测试电路，用于进行延迟链的功能与线性度测试。

图1所示，是一个实施例中一种面向硅介质层高速低延迟互联接口的测试装置的顶层测试架构图，如图1所示，该互联接口用于连接发射端芯粒和接收端芯粒，包括链路层和物理层，在链路层和物理层均设置有P1500控制器。链路层和物理层之间设置有环回BIST，在物理层内部也设置有环回BIST。物理层还设有用于通道修复的冗余通道，以及若干测试接口。

本实施例提供的测试装置，以面向硅介质层多通道高速低延迟互联接口为例进行说明，该测试装置的测试和修复逻辑设置在接口的物理层和链路层，高速低延迟互联接口允许物理层和链路中的外部控制器执行测试和修复操作：除了可选的链路层环回BIST，所有所需的测试都可以在物理层独立于外部控制器执行。

在一个实施例中，标准测试端口设置在互联接口的物理层，用于交互标准测试指令，包括串行测试输入端口和串行测试输出端口。

示例性地，在互联接口的链路层设有测试端口，测试端口可以是符合IEEE1500标准的测试端口，用于高速低延迟互联接口向其他芯粒发射P1500指令。对于链路层而言，测试端口是在物理层中的pass-through接口。高速低延迟互联接口既可使用物理层内部的P1500控制器也可以在链路层另外设计的P1500控制器对这个端口进行控制。

在本实施例中，使用IEEE 1500标准测试端口进行功能性测试，该端口使用了一个非对称Wrapper串行端口(WSP)、一个单独的WSI(串行测试输入端口)以及每个通道一个的WSO(串行测试输出端口)。在物理层内部，所有WSP端口信号，包括WRST_n和WRCK，均通过嵌入式微处理器MCF驱动。

如图2所示的延迟链设计顶层架构图，MCF连接驱动P1500端口，包括时钟信号WRCK和复位信号WRST_n。如图2所示，MCF与物理层内部的P1500控制器连接，也与链路层的P1500控制器连接，在执行测试时，P1500端口既可以使用物理层内部的P1500控制器控制，也可被链路层中的P1500控制器所控制。

当使用P1500指令的内部引擎被激活或在进行通道修复时，装置的物理层接管用于WSP信号传输的MCF引脚。除非将WRST_n置为有效的命令被发射，否则在默认情况下物理层会将WRST_n驱动为高电平。WRCK会保持在常0状态，除非当内嵌P1500控制器被触发以发送所支持的命令时，才会进行翻转。

本实施例高速低延迟互联接口测试装置的内建自测试引擎，用于实现内建自测试，包括接口BIST(Built-in Self Test，内建自测)和环回BIST。

其中，物理层的接口BIST是通过使用内置的测试架构的命令来测试和训练发射端芯粒和接收端芯粒之间的接口。例如，修复发射端芯粒和接收端芯粒之间的数据通路，或者训练优化数据发送的时序。

物理层的环回BIST用于测试物理层的内部路径，物理层的内在逻辑生成数据模式并通过IO口驱动和接收数据。

链路层的环回BIST用于测试链路层和物理层之间的通道，通道测试时的数据生成和数据比较都由链路层完成。

在一个实施例中，异步旁路端口设置在互联接口中，用于芯粒内部直接访问互联接口的IO口。

示例性地，异步旁路接口允许链路层直接访问物理层中的通道端口DWORD IO，这些IO端口可以作为芯粒的接口。链路层在EXTEST边界扫描测试期间，可以通过异步旁路接口来向数据通道IO口发送数据，或通过异步旁路接口来接收来自数据通道IO口的数据。

图3为一个实施例中MISR寄存器的结构示意图，如图3所示的数据环回架构，在读数据和写数据时，通过数据任务模式发送路径，发送一个被选择的数据模式，并通过各自信号的任务模式接收路径被环回。

因为读选通信号WDQS和写选通信号RDQS均是单向信号，所以在物理层中设置专用的内建环回接收路径和发送路径来对这两个信号做环回。数据通道的每个通道都有一个错误状态，一旦在通道中检测到错误，该错误状态就是“粘滞”的。每个通道的错误状态被存储在错误状态位寄存器中。数据通道DWORD中存在一个总体的错误计数器，无论何时DWORD字节的任意通道上出现一个错误，该计数器都将增加，该错误计数器被记录到相应的寄存器中，当达到最大值时，将停止增加。

本实施例公开的面向硅介质层多通道高速低延迟互联接口的测试装置，通过设置用于进行功能性测试的多个测试端口，用于访问互联接口物理层的通道输入输出端口的异步旁路端口，用于实现内建自测试的内建自测试引擎，用于重映射并修复损坏的数据通道的冗余数据通道，用于进行延迟测试的计数器，将测试和修复逻辑内嵌分布在物理层和链路层中，可以实现对样片进行测试与快速筛片，保证样片的性能。

在一个实施例中，提供一种面向硅介质层多通道高速低延迟互联接口的测试方法，包括对测试该互联接口中的数据通道，测试该互联接口内部的延迟链功能与线性度，测试该互联接口输出的数据眼质量。

高速低延迟互联接口通过使用IEEE1500指令来识别和修复损坏的数据通道，互联接口可自行执行所有的修复和重映射功能，对高速低延迟互联接口内置的硬件通道进行修复，实现在不需要外部控制逻辑的情况下，自动进行大部分数据通道的修复操作。

其中，在测试及修复数据通道DWORD时，在数据通道中设计冗余数据通道，这些冗余数据通道用于修复其他数据通道，可在微凸点发生短路或断路或在数据路径损坏的情况下增加数据通量。

在进行数据通道修复时，如果完成了损坏通道的重映射和修复，一旦识别并重映射了高速低延迟互联接口中的数据通道，需要向CCB的寄存器编程相关信息，所以CCB可以可选的重新路由至所需的冗余数据通道。对于已经被识别的损坏的引脚，高速低延迟互联接口让他们都呈三态输出。

本实施例通过数据通道修复的控制状态机以及独立的数据通道测试，修复和重映射机制，主控制FSM(finite-state machine，有限状态机)负责各个数据通道修复步骤的顺序，各个BIST引擎拥有状态机和与/或逻辑来执行数据通道测试，分析，修复和重映射算法。

本实施例提供的数据通道修复和重映射功能，用于测试、分析和修复损坏的高速低延迟互联接口内部的数据通道，如图4所示在一个实施例中对一种面向硅介质层高速低延迟互联接口的测试方法流程图，包括以下步骤：

步骤401：测试互联接口连接的发射端芯粒和接收端芯粒之间的数据通道。

通过接口内建自测试对互联接口连接的发射端芯粒和接收端芯粒之间的数据通道进行测试。

步骤402：测试互联接口物理层内部的数据通道。

通过物理层环回内建自测试对互联接口物理层内部的数据通道进行测试。

步骤403：测试互联接口物理层与链路层之间的通道。

通过链路层环回内建自测试对互联接口物理层与链路层之间的通道进行测试。

步骤404：根据测试结果获取损坏的数据通道。

步骤405：重映射并修复损坏的数据通道。

基于设置的冗余数据通道实现数据通道的修复，在所有被使能的数据通道修复已经执行后便完成了数据通道的修复。

步骤406：测试互联接口内部的延迟链功能与线性度。

本实施例还可以通过测试互联接口内部的延迟链功能与线性度，其中，延迟链功能与线性度测试包括：测试实际延迟链设计的零延迟、延迟步进步长、最大延迟和线性度。

步骤407：测试互联接口输出的数据眼质量。

本实施例还可以通过训练数据眼，然后将获取的数据眼绘制输出，并根据数据的数据眼图像分析数据眼的质量。

本实施例在修复数据通道时，数据通道修复控制状态机被用来对输入输出信号线修复流程的执行进行控制。一旦高速低延迟互联接口内部发出数据通道的修复指令，控制数据通道修复的状态机将会根据在相关配置中是否使能了特殊的步骤，依次执行各个数据通道的修复步骤，这些修复步骤包括EXTEST连接性测试、环回BIST测试、MISR高速测试和数据通道重映射。

MISR高速测试只有在EXTEST和BIST环回阶段没有发现损坏的数据通道的情况下才会进行。内置的数据通道修复必须在高速低延迟互联接口初始化后被触发。每个通道修复的完成和错误情况会被内部状态寄存器捕获，可通过内部状态寄存器来观测数据通道修复的情况。

本实施例中，高速低延迟互联接口一旦处于环回模式，测试用的数据模式既可以在物理层内建的环回BIST引擎上生成，也可以由链路层和软件生成，环回流程包括以下步骤。

(A1)：初始化。

环回BIST的初始化包括通过初始化过程启动VDD、VAA和VDDQ。以及通过初始化过程启动时钟并复位高速低延迟互联接口。

(A2)：设置环回频率。

将高速低延迟互联接口的系统时钟锁定到所需的环回频率。

(A3)发送数据模式及校验。

开启互联接口的环回路径并发送数据模式。然后检查校验经过环回路径的数据模式。

数据模式在I/O内部被环回时，要么在PAD(物理层核心一侧，不经过PAD的环回)之前，要么在PAD(经过PAD的环回)之后。环回路径会使用用于正常工作模式路径中数据发射器，对于接受路径来说也会使用正常工作模式所使用的数据接收器来接收数据，其中，数据发射器表示为TX，数据接收器表示为RX。同时，根据是进行物理层内部的环回还是链路层到物理层的环回，数据模式可由高速低延迟互联接口中的物理层或链路层的模式生成器和模式检查器来进行发送和校验。

在一个实施例中，测试实际延迟链设计的零延迟、延迟步进步长、最大延迟和线性度包括：通过环形振荡器激发自激震荡时钟；在多个已知周期的时钟的周期数内对所述自激振荡时钟进行周期数的记录并估算自激振荡时钟周期；通过自激振荡时钟周期得出延迟链的延迟；重复迭代计算所述延迟链的延迟，得到延迟链的零延迟、延迟步长、最大延迟以及延迟链的线性度。

本实施例面向硅介质层多通道高速低延迟互联接口的测试装置还可以实现延迟链测试，对延迟链进行延迟最小值和线性度测试。其中，延迟链测试用于测试延迟链的线性时间随延迟配置的变化，即最小延迟和延迟步长。延迟链测试逻辑的一个重要特征是不使用由PLL产生的周期为一个UI的时钟。

通常，延迟链提供的延迟可以通过延迟步长和延迟步数表示为：

延迟链延迟＝(dly_sel*stepsize)+zerodelay

其中，延迟链时间常数zerodelay代表着延迟链的最小延迟，而stepsize代表着是延迟链的延迟步长，这两个参数都是依赖于制备工艺的，并且会随着应用环境、制程、温度和电压变化，延迟链测试的目的就是测出这两个参数；而dly_sel则是数字编码的数据，用于表示延迟链的延迟步数。

如前所述，本实施例的延迟测试需要两个计数器，第一个计数器是由系统时钟驱动的下计数器，第二个计数器是由一个延迟链和一个反相器组成的环形振荡器输出时钟驱动的环形振荡计数器。

在进行延迟链测试时，环形振荡器的周期表示为两倍的延迟链延迟，本实施例延迟链线性测试的目标是测试延迟链的最小延迟以及线性度，可以得到，环形振荡器的周期(Tro)是与延迟链延迟步数(dly_sel)线性相关的，表示为：

Tro＝a*dly_sel+b

虽然环形振荡器的周期与延迟链延迟线性相关，但是由于延迟链的线性是非理想的，仍然有一定的公差，通过最小均方法对获取的样本集进行拟合。

测试单个延迟步长的运行时间，可以表示为：

运行时间＝环形振荡计数器计数值(Nup)×环形振荡器的周期(Tro)

＝系统时钟周期(Tclk)×下计数器计数值(Ndown)

对上述公式进行变换，可以得到：

a*dly_sel+b＝(Tclk×Ndown)/Nup

可以得到，只需求出线性函数的参数a和b，就可以计算延迟步数dly_sel。

通过迭代计算的方法计算延迟步数。计算时允许环形振荡计数器的所采样的计数值存在一定的偏差，在测试的一次迭代中包括以下步骤：

(B1)：初始化。

将延迟步数dly_sel初始化为零。

复位环形振荡计数器的计数值，并初始化下计数器，对下计数器设置初始值。

(B2)：计数器开始计数。

首先，下计数器开始向下计数。

下计数器归零后，环形振荡计数器的值会被记录。在记录环形振荡计数器的数值时，对环形振荡计数器采样两次并将两次采样的计数值都记录下来。

环形振荡计数器最终值的差异由于dly_sel的步长是否归一化造成的。

(B3)：根据计数器的计数值，计算延迟步长。

以ps为单位，dly_sel＝i和dly_sel＝ji+1之间的stepsize_i可以根据下式计算：

PeriodRO_i＝系统时钟周期×下计数器计数值/[第i步环形振荡计数器计数值-4]PeriodRO_j＝系统时钟周期×下计数器计数值/[第j步环形振荡计数器计数值-4]

stepsize_ji＝(PeriodRO_j-PeriodRO_i)/2

由于下计数器和环形振荡计数器的时钟不同步，计数器在计算最终延迟步长时会存在一定误差，本实施例延迟步长的误差可以保证在0.1ps之内，这和所能满足的最少测试时间相当，具有较高的精准度。

在一个实施例中，测试所述互联接口输出的数据眼质量，包括：通过调整基准电压，来测试不同基准电压下的数据眼眼宽，得到互联接口输出的二维数据眼眼图。

本实施例面向硅介质层多通道高速低延迟互联接口的测试装置还可以实现二维数据眼扫描。二维数据眼扫描可以在内建训练的基础上自动执行，数据眼训练中具有用于记录眼宽度的状态寄存器，这些状态寄存器给出了眼左边沿和右边沿的位置，通过二维数据眼的扫描，可以直观的得到数据眼的质量。

示例性地，本实施例二维数据眼扫描包括以下步骤：

(C1)：设置电压起始值。

(C2)：设置测试基准电压，在测试电压下进行二维数据眼扫描。

从起始值开始设置测试电压。

在测试电压下触发进行数据眼的训练，通过轮询互联接口内部的状态寄存器，等待训练结束，并在数据眼训练后读取扫描数据眼信号。其中，具体的数据眼训练方法没有限制，可以通过在采样时设置延迟值重复获取数据，进而根据采样区域识别数据眼，也可以通过其他方式进行数据眼的训练，本实施例对数据眼的训练方法没有限制。

通过读寄存器来检查训练是否发生错误，以及数据眼的左右边界，保证获取到完整的数据眼信号。

在当前电压下的二维数据眼扫描结束后，如果测试电压还未达到最大电压，增加测试电压再次进行一次数据眼训练，并在训练结束后读取数据眼。

(C3)：分析并绘制数据眼。

可以通过描绘的方式将所有读取到的数据眼信号输出。根据得到的数据眼图对数据眼质量进行分析。

本实施例中二维数据眼扫描既可以描绘经过PHY-DRAM接口的数据眼，也可以描绘仅经过物理层PHY内部环回路径的数据眼。

应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是在于限制本申请。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。

还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。