包括铁电晶体管和非铁电晶体管的集成式组合件

本申请要求2018年7月26日提交的第16/046,803号美国专利申请的优先权，所述申请特此以引用的方式并入本文中。

技术领域

包括铁电晶体管和非铁电晶体管的集成式组合件。

背景技术

存储器是一种用于在计算机系统中存储数据的集成电路。存储器可以在各个存储器单元的一或多个阵列中制造。存储器单元可以使用数字线(也可称为位线、数据线、感测线或数据/感测线)和存取线(也可称为字线)来写入或读取。数字线可以沿阵列的列以导电方式互连存储器单元，并且存取线可以沿阵列的行以导电方式互连存储器单元。

存储器单元可以是易失性或非易失性的。非易失性存储器单元可以将数据存储很长一段时间，包含在计算机关闭时。易失性存储器会耗散，并且因此需要刷新/重写，在许多情况下是每秒多次刷新/重写。无论如何，存储器单元配置成以至少两个不同的可选状态保持或存储存储器。在二进制中，状态被认为是“0”或“1”。在其它系统中，至少一些单独的存储器单元可配置成存储超过两个水平或状态的信息。

可以使用铁电场效应晶体管(FeFET)作为存储器单元。确切地说，FeFET可具有对应于FeFET内的铁电材料的两个不同极化模式的两个可选存储器状态。所述不同极化模式的特征可在于例如不同的阈值电压(Vt)或针对所选操作电压的不同沟道导电率。FeFET的铁电极化模式在不通电的情况下仍可存在(至少保留可测量的持续时间)。

一种类型的铁电晶体管是金属-铁电至金属-绝缘体-半导体(MFMIS)晶体管。这种在金属(M)和半导体衬底(S)之间具有栅极电介质(绝缘体I)。这种还具有金属上的铁电(F)材料，并且具有铁电材料上的栅极(通常包括金属M)。在操作中，跨铁电材料的电场用于将铁电材料从一个极化模式切换到另一极化模式。铁电晶体管包括一对源极/漏极区，以及在源极/漏极区之间的沟道区。跨沟道区的导电率受铁电材料的极化模式影响。另一类型的铁电晶体管是金属-铁电-绝缘体-半导体(MFIS)；其中铁电材料直接接触绝缘体(即，其中铁电材料和绝缘体之间不存在中介金属)。

沟道区可以认为是含于铁电晶体管的体区内。在编程操作期间，载流子(空穴和电子)移入和移出体区。

可能很难将基于铁电晶体管的存储器单元并入到存储器阵列中。例如，第一存储器单元的操作可能会对第二存储器单元的存储器状态产生不利影响(例如，当沿着第一存储器单元和第二存储器单元共同的线路施加电压时，第二存储器单元的存储器状态可能会受到干扰)。

希望开发适合于并入到存储器阵列中的基于铁电晶体管的存储器单元。希望这种基于铁电晶体管的存储器单元具有可以扩展到不断提高的集成水平的配置。

附图说明

图1、2、4和6-13是实例集成式组合件的各区的示意性横截面侧视图。图12A和13A分别是沿着图12和13的线A-A的示意性横截面侧视图。

图3和5是实例存储器阵列的各区的示意图。

具体实施方式

一些实施例包含其中在一对线路(例如，比较数字线)之间沿着半导体结构设置铁电晶体管的组合件。场效应晶体管还沿着半导体结构设置，并且用于选择性地阻碍线路和铁电晶体管之间的载流子流动。在一些实施例中，铁电晶体管和相关联的场效应晶体管可以并入到存储器单元中，并且场效应晶体管可用于在第二存储器单元以施加到被第一和第二存储器单元共享的线路的电压操作时阻止第一存储器单元的相关联铁电晶体管被不当地干扰。参考图1-13描述实例实施例。

首先参考图1，其示出包含从第一导电结构14延伸到第二导电结构16的半导体结构12的组合件10。

半导体结构12包括半导体材料15。半导体材料15可包括任何合适的组成；并且在一些实施例中，可包括以下、基本上由以下组成或由以下组成：硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个；其中术语III/V半导体材料是指包括选自周期表中的III和V族的元素的半导体材料(其中III和V族是旧的命名法，现在称为13和15族)。在一些实例实施例中半导体材料15可包括硅、基本上由硅组成或由硅组成。硅可以呈任何合适的形式，包含例如单晶、多晶、非结晶等。

半导体结构12示出为图1的组合件10中的竖直延伸的柱。在其它实施例中，半导体结构12可具有其它配置；其中这些其它配置的实例在下文参考图10-13描述。

仍参考图1，导电结构14和16可包括任何合适的导电组成；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。导电结构14和16在一些实施例中可包括彼此相同的组成，并且在其它实施例中可包括彼此不同的组成。

在一些实例实施例中，导电结构14和16对应于线路；例如跨存储器阵列延伸的导电线。举例来说，半导体结构12可被存储器单元18包括，并且导电结构14和16可对应于用于寻址此类存储器单元的比较数字线(即，位线、感测线等)。所示比较数字线以成对组布置，包括一个真数字线(DL-T)和一个互补数字线(DL-C)。术语“真”和“互补”是任意的。在相对于存储器单元18进行读取/写入操作期间一起使用真和互补数字线的电气值。在一些实施例中，存储器单元18可被视为存储器阵列内多个大体上相同的存储器单元中的一个代表性存储器单元(其中术语“大体上相同”意指在制造和测量的合理容差内相同)。

比较位线14和16与装置20电耦合。此类装置20可以是用于在相对于存储器单元18进行的读取操作期间比较真数字线(DL-T)的特性与互补数字线(DL-C)的特性的感测放大器。替代地或另外，装置20可用于在编程(即，写入)操作期间向真和互补数字线(DL-T和DL-C)施加期望的电特性。

半导体结构12示出为细分成区22、24和26。此类区可以称为第一、第二和第三区，以便将它们彼此区分。举例来说，区24可以称为第一区，而区22和26称为第二和第三区。作为另一实例，区22可以称为第一区，而区24和26称为第二和第三区。

在一些实施例中，区22、24和26可以全都具有彼此相同的组成。在其它实施例中，区22、24和26中的一个可包括与此类区中的另一个不同的组成。

区24并入到铁电场效应晶体管(即，FeFET)28中；并且区22和26分别并入到非铁电场效应晶体管30和32中。为了理解本公开和随附的权利要求书，术语“非铁电晶体管”和“非铁电FET”用于指代不以铁电晶体管的极化模式操作的晶体管。相比之下，术语“铁电晶体管”、“FeFET”和“铁电FET”用于指代具有通过利用晶体管内的铁电材料获得的极化模式的晶体管。

在示出的实施例中，非铁电晶体管30在铁电晶体管28和第一线路结构14之间，并且非铁电晶体管32在铁电晶体管28和第二线路结构16之间。

铁电晶体管28包含邻近半导体结构12的区24的晶体管栅极34；并且非铁电晶体管30和32分别包括邻近半导体结构12的区22和26的晶体管栅极36和38。晶体管栅极34、36和38分别包括导电材料40、42和44。此类导电材料可包括任何合适的导电组成；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，导电材料40、42和44全都可以是彼此相同的组合物。在其它实施例中，导电材料40、42和44中的一个可包括与导电材料40、42和44中的另一个不同的组成。

在一些实施例中，导电栅极34、36和38可以称为第一、第二和第三导电栅极，以便将它们彼此区分。举例来说，导电栅极34可以称为第一导电栅极，而导电栅极36和38称为第二和第三导电栅极。作为另一实例，导电栅极36可以称为第一导电栅极，而导电栅极34和38称为第二和第三导电栅极。

铁电晶体管28的晶体管栅极34通过包括铁电材料48的中介区46与半导体结构12的区24间隔开。铁电材料可以在MFMIS配置或MFIS配置内；其中实例配置在下文参考图6-8更详细地描述。

非铁电晶体管30和32的晶体管栅极36和38分别通过包括绝缘材料54和56的中介区50和52与半导体结构12的区22和26间隔开。绝缘材料54和56可以称为第一和第二绝缘材料，以便将它们彼此区分。绝缘材料54和56可包括任何合适的组成；并且在一些实施例中，可包括二氧化硅、氮化硅、氧化铝、二氧化铪等中的一或多个。此外，绝缘材料54和56可包括低浓度的铁电组成，条件是区50和52用作非铁电晶体管的绝缘区而不是铁电晶体管的铁电区(即，条件是绝缘区50和52具有高切换电压，使得实际上区50和52是非铁电晶体管的传统绝缘区，而不是铁电晶体管的铁电区)。

绝缘材料54和56可包括彼此相同的组成，也可包括彼此不同的组成。

在示出的实施例中，非铁电晶体管30的绝缘材料54在介电晶体管28的铁电材料48正上方，并且直接紧靠此类铁电材料的上部部分(即，上表面)。类似地，绝缘材料56在铁电材料48正下方，并且直接紧靠铁电材料的下部部分(即，下表面)。

铁电晶体管28包括沟道区(即，沟道区段)60和一对源极/漏极区(即，源极/漏极区段)62和64；其中沟道区60在源极/漏极区62和64之间。铁电晶体管28的栅极34可用于通过沟道区60以选通方式将源极/漏极区62和64彼此耦合。

非铁电晶体管30包括沟道区(即，沟道区段)66和一对源极/漏极区(即，源极/漏极区段)68和70；其中沟道区66在源极/漏极区68和70之间。非铁电晶体管30的栅极36可用于通过沟道区66以选通方式将源极/漏极区68和70彼此耦合。

非铁电晶体管32包括沟道区(即，沟道区段)72和一对源极/漏极区(即，源极/漏极区段)74和76；其中沟道区72在源极/漏极区74和76之间。非铁电晶体管32的栅极38可用于通过沟道区72将源极/漏极区74和76彼此耦合。

在一些实施例中，沟道区60、66和72可以称为半导体结构12的第一、第二和第三区(或区段)。在此类实施例中，源极/漏极区62和64可以称为第一和第二源极/漏极区(或区段)，源极/漏极区68和70可以称为第三和第四源极/漏极区(或区段)，并且源极/漏极区74和76可以称为第五和第六源极/漏极区(或区段)。在示出的实施例中，第一源极/漏极区62与第四源极/漏极区70耦合，第二源极/漏极区64与第五源极/漏极区74耦合，第三源极/漏极区68与第一线路14耦合，并且第六源极/漏极区76与第二线路16耦合。

铁电晶体管28的栅极34与字线WL耦合；并且非铁电晶体管30和32的栅极36和38与第一电压源V

在一些实施例中，源极/漏极区62、64、68、70、74和76可以是n型掺杂区。举例来说，此类区可以用n型导电性增强掺杂剂(例如，磷和/或砷)掺杂到至少约10

存储器单元18可以通过沿着字线和比较数字线14和16提供适当的电压来读取。在读取操作期间，非铁电晶体管30和32维持处于打开状态。

在读取和写入操作之间，存储器单元18处于休眠状态(即，未针对读取或写入操作进行寻址)。非铁电晶体管30和32可用于在存储器单元18处于休眠状态时通过将铁电晶体管30和32维持处于关闭状态来阻碍铁电晶体管28和比较数字线14和16之间的载流子流动。这可在存储器单元18处于休眠状态时比较数字线14和16中的一个或两个用于寻址另一存储器单元的情况下特别有利。

应注意，在上述编程操作期间提供给沟道区60的电子可来源于n型掺杂源极/漏极区62和64。还应注意，在上述编程操作期间提供给沟道区60的空穴可以通过适当的主体接触(未示出)和/或通过栅致漏极泄漏(GIDL)传递到沟道区60。并且，尽管上述编程操作是相对于具有n型源极/漏极区的配置论述的，但是应理解，可以相对于具有p型源极/漏极区的配置进行类似的编程操作。

图2示出类似于上文参考图1所描述的组合件10的集成式组合件10a，它包括类似于上文参考图1所描述的存储器单元18的存储器单元18a。存储器单元18a包含配置为在第一比较数字线14和第二比较数字线16之间竖直延伸的半导体柱的半导体结构12。非铁电晶体管30、铁电晶体管28和非铁电晶体管32沿着半导体柱12。非铁电晶体管30选通半导体柱12的上部区，铁电晶体管28选通半导体柱的中间区，并且非铁电晶体管32选通半导体柱的下部区。沟道区和源极/漏极区在图2中未示出，以便简化图式，但是它们可以类似于图1所示的沟道区和源极/漏极区。

晶体管30、28和32分别包括栅极36、34和38；并且此类栅极与彼此竖直地间隔开。

在示出的实施例中，上部非铁电晶体管30和下部非铁电晶体管38都与铁电晶体管28间隔开彼此大致相同的距离。在其它实施例中，此类间隔可以变化。并且，尽管示出了两个非铁电晶体管，但是在其它实施例中，可存在额外的非铁电晶体管并入到存储器单元18a中。并且，应理解，存储器单元18a是在导电结构和铁电晶体管之间利用非铁电晶体管的一个实例实施例。其它实施例(除了本文中特别示出的那些之外)可以利用比较位线之外的其它导电结构。此类其它实施例可仅有一个导电结构(例如，线路)通过半导体结构与铁电晶体管耦合；并且在此类其它实施例中，可仅有单个非铁电晶体管与铁电晶体管一起使用。

铁电晶体管34称为选通半导体柱12的“中间”区。在此论述的上下文中，术语“中间”只是意指铁电晶体管选通由非铁电晶体管30选通的上部区和由非铁电晶体管32选通的下部区之间的区。“中间”区可以是也可以不是大致在上部区和下部区中间的区；并且可以是也可以不是大致在沿着竖直半导体柱12的中间的区。

在图2的实施例中，非铁电晶体管30和32的栅极36和38与公共电压源V耦合，并且铁电晶体管28的晶体管栅极34与字线WL耦合。字线WL可被视为对应于不同于公共电压源的另一电压源。

存储器单元18a可被视为存储器阵列内的多个大体上相同的存储器单元中的一个代表性存储器单元。图3示意性地示出包括多个大体上相同的存储器单元18a的存储器阵列80的区。每一存储器单元包括铁电晶体管28和一对非铁电晶体管30和32。存储器阵列的所示区包括第一对比较数字线(DL-1T，DL-1C)、第二对比较数字线(DL-2T，DL-2C)和一对字线(WL-1，WL-2)。字线可以被视为沿着存储器阵列的行延伸，并且比较数字线可以被视为沿着存储器阵列的列延伸。沿着存储器阵列的第一行(即，包括字线WL-1的行)的非铁电晶体管与第一电压源V-1耦合，并且沿着存储器阵列的第二行(即，包括字线WL-2的行)的非铁电晶体管与第二电压源V-2耦合。这使得沿着第一行的非铁电晶体管能够独立于沿着第二行的铁电晶体管进行控制。

在一些实施例中，非铁电晶体管30和32与单独电压源而非字线(如图2和3中所示)的耦合可以是有利的。确切地说，电荷可随时间推移在第一非铁电晶体管30和第二非铁电晶体管32中的一个或两个的沟道区内累积，并且与非铁电晶体管30和32耦合的电压源可用于将此类电荷累积放电，而不会干扰铁电晶体管28上所保持的存储器状态。

图4示出类似于上文参考图2所描述的组合件10a的集成式组合件10b，它包括类似于上文参考图2所描述的存储器单元18a的存储器单元18b。存储器单元18b包含配置为在第一比较数字线14和第二比较数字线16之间竖直延伸的半导体柱的半导体结构12。非铁电晶体管30、铁电晶体管28和非铁电晶体管32沿着半导体柱12。

图4的存储器单元18b与图2的存储器单元18a不同之处在于非铁电晶体管30和32的栅极36和38与字线WL耦合。字线WL可以被视为对应于与所有晶体管栅极34、36和38耦合的公共电压源。

图4还示出包括两个不同的组成15和17的半导体柱12；其中组成17与非铁电晶体管30和32相关联，且组成15与铁电晶体管28相关联。利用两个不同的半导体组成15和17可使得铁电晶体管28的性能能够相对于非铁电晶体管30和32的性能进行调整。半导体组成15和17可包括任何合适的组成，包含硅、锗、III/V半导体材料、半导体氧化物等中的任一个。举例来说，在一些实施例中，材料15和17均可包括硅，并且材料15和17中的一个还可包含锗。

尽管图4示出为在铁电晶体管28内包括与非铁电晶体管30和32不同的半导体材料组成，但是应理解，本发明还包含类似于图4的实施例，其中半导体柱12包括跨所有铁电晶体管和非铁电晶体管延伸的单个均匀半导体组成(即，具有图4的半导体柱的实施例与关于图2的组合件10a示出的柱相同)。并且，应理解，本文中所描述的任一个实施例可具有与铁电晶体管相关联的与邻近非铁电晶体管不同的半导体材料组成；并且这不仅仅限于图4的实施例。

图4的存储器单元18b可被视为存储器阵列内的多个大体上相同的存储器单元中的一个代表性存储器单元。图5示意性地示出包括多个大体上相同的存储器单元18b的存储器阵列82的区。每一存储器单元包括铁电晶体管28和一对非铁电晶体管30和32。存储器阵列的所示区包括第一对比较数字线(DL-1T，DL-1C)、第二对比较数字线(DL-2T，DL-2C)和所述一对字线(WL-1，WL-2)。沿着存储器阵列的每一行(例如，包括字线WL-1的行)的非铁电晶体管与这一行的字线耦合。这使得沿着每一行的非铁电晶体管能够与字线一起进行控制。确切地说，当字线打开时，沿着字线的铁电晶体管28被激活，同时非铁电晶体管30和32也被激活。被激活的铁电晶体管28使得读取/写入操作能够相对于存储器单元18b执行；并且被激活的非铁电晶体管30和32使得载流子在比较数字线(例如，DL-1T，DL-1C)和被激活的铁电晶体管28之间传递。当字线关闭时，沿着字线的铁电晶体管28未被激活，且沿着字线的存储器单元18b处于休眠状态。并且，沿着字线的非铁电晶体管30和32未被激活(即，关闭)，并且阻止电荷载流子在休眠存储器单元的比较数字线和铁电晶体管之间传递。在一些实施例中，非铁电晶体管30和32可被视为用作“扼流器”，在存储器单元18b处于休眠状态，它们关闭并限制电荷载流子迁移，当存储器单元处于读取/写入状态时，它们打开并大体上不限制电荷载流子迁移。

本文中所描述的铁电晶体管28可具有任何合适的配置。图6-8示出了几个实例配置。

图6示出其中铁电材料在包括位于一对含金属材料81和83之间的铁电材料85的堆叠84(所谓的MFM堆叠)内的配置。使用虚线示意性地示出了堆叠84内的各个材料之间的大致界限。含金属材料81和83可包括任何合适的金属或含金属组合物；包含例如钨、钛、氮化钛等中的一或多个。铁电材料85可包括任何合适的组成或组成的组合；并且可例如包括选自以下组成的组的一或多种材料、基本上由所述一或多种材料组成或由所述一或多种材料组成：过渡金属氧化物、锆、氧化锆、铪、二氧化铪、锆钛酸铅、氧化钽和锶钛酸钡；并且其中具有掺杂剂，所述掺杂剂包括硅、铝、镧、钇、铒、钙、镁、锶和稀土元素中的一或多个。铁电材料可以任何合适的配置提供；例如单个均匀材料或两个或更多个离散的单独材料的层合物。

绝缘材料87在MFM堆叠84和半导体柱12的半导体材料15之间。绝缘87可包括任何合适的组成；并且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。图6的配置可被视为MFMIS配置的实例。

图7示出类似于图6的配置的配置，但堆叠84只包括含金属材料83和铁电材料85。图7的配置可被视为MFIS配置的实例。

图8示出其中铁电材料85是绝缘材料87和铁电晶体管28的导电栅极材料40之间的唯一材料的配置。导电栅极材料40可在铁电材料85邻近处包括金属，因此图8可被视为MFIS配置的另一实例。应注意，图7和8是彼此基本上相同的配置，唯一的差别在于MFIS配置的金属是被界定为栅极材料40的部分还是被界定为单独堆叠84的部分。类似地，图6的MFMIS配置可包含栅极40的材料作为MFMIS结构的第一金属，而不是让此类金属被认为是堆叠84的部分。

参考图9，其示出说明另一存储器单元配置(确切地说，存储器单元18c的配置)的组合件10c。图9的组合件10c类似于图4的组合件10b，但晶体管28、30和32彼此并未竖直地间隔开。实际上，单个导电结构86包括铁电晶体管28及非铁电晶体管30和32的晶体管栅极34、36和38。换句话说，单个导电结构86包括晶体管栅极28、30和32的导电材料40、42和44。

在一些实施例中，铁电晶体管28的栅极材料40可包括与非铁电晶体管30和32的栅极材料42和44相同的组成。因此，整个导电结构86可包括单个均匀的组成。在其它实施例中，铁电晶体管28的导电材料40的至少一部分的组成可不同于导电材料42或44中直接抵靠此部分的区。在一些实施例中，铁电晶体管28的整个导电材料40的组成可不同于非铁电晶体管30和32的材料42和44的组成。导电栅极材料40、42和44的组成可以进行调整以优化铁电晶体管28及非铁电晶体管30和32的性能。可替代地，导电栅极材料40、42和44全部都可具有彼此相同的组成，以便简化导电结构86的制造。

图9的存储器单元18c可用于类似于上文参考图5所描述的阵列82的存储器阵列。

参考图10，其示出说明另一存储器单元配置(确切地说，存储器单元18d的配置)的组合件10d。导电结构14和16(在示出的实施例中为比较位线DL-T和DL-C)彼此侧向偏移。在所示实施例中，导电结构14和16彼此处于大致相同的水平位，但是在其它实施例中，导电结构14和16可以彼此竖直偏移以及彼此侧向偏移。

半导体结构12从第一导电结构14延伸到第二导电结构16。半导体结构12成形为向上开口的容器；并且特别地具有从第一导电结构14向下延伸的第一杆90、从第二导电结构16向下延伸的第二杆92，和从第一杆90延伸到第二杆92的区段94。槽96可以界定在第一杆90和第二杆92之间并在区段94上方(即，可以界定为在半导体结构12的向上开口的容器形状内)。

第一非铁电晶体管30在第一导电结构14下并选通第一杆90的上部区，第二非铁电晶体管32在第二导电结构16下并选通第二杆92的上部区。第一和第二非铁电晶体管共享包括栅极材料42的导电栅极36。栅极材料42通过包括绝缘材料54的绝缘区与杆90和92的半导体材料15间隔开。

铁电晶体管28在第一非铁电晶体管30和第二非铁电晶体管32下，并通过沿着区段94延伸的体区93以选通方式将第一和第二杆(90和92)的下部区彼此耦合。

在一些实施例中，铁电晶体管28可被视为对应于在非铁电晶体管30和32下的铁电配置。

铁电晶体管28包括晶体管栅极38。在一些实施例中，栅极36和38可以称为第一和第二晶体管栅极。第一晶体管栅极36在槽96的上部区内，并且第二晶体管栅极38在槽96的下部区内。

第一晶体管栅极36和第二晶体管栅极38彼此竖直地间隔开；并且在示出的实施例中，绝缘材料98在第一栅极36和第二栅极40之间。绝缘材料98可包括任何合适的组成；并且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。

体区93包括铁电晶体管沟道区60的一部分。杆90和92包括铁电晶体管源极/漏极区62和64；非铁电晶体管沟道区66和72；以及非铁电晶体管源极/漏极区68、70、74和76。

在一些实施例中，图10的半导体结构12可被视为包括区22、24和26，类似于上文参考图1所论述的那些区。举例来说，区24可被视为对应于铁电晶体管区的第一区；并且区22和26可被认为对应于非铁电晶体管区的第二和第三区。在示出的实施例中，第一区24成形为向上开口的容器，其中容器的一侧在第二区22正下方，容器的另一侧在第三区26正下方。在图10所示的实施例中，第一区24直接抵靠第二区22和第三区26。

在一些实施例中，非铁电晶体管区22可被认为在铁电晶体管区24和第一导电结构14之间，非铁电晶体管区26可被认为在铁电晶体管区24和第二导电结构16之间。

区段94可被视为包括铁电晶体管28的体区。区段94是半导体材料15的宽阔区95的部分，其中此宽阔区延伸超过存储器单元18d。

存储器单元18d可以类似于图2的存储器单元18a的方式操作。确切地说，非铁电晶体管30和32的晶体管栅极36可以与电压源V耦合，并且铁电晶体管28的晶体管栅极38可以与字线WL耦合。因此，存储器单元18d可以并入到上文参考图3所述类型的存储器阵列80中。可替代地，晶体管栅极36和38均可与字线WL耦合，并且存储器单元可以并入到上文参考图5所述类型的存储器阵列82中。

图11示出包括类似于图10的存储器单元18d的存储器单元18e的组合件10e，但是其中非铁电晶体管栅极36直接抵靠铁电晶体管栅极38。栅极36和38一起被类似于上文参考图9所描述的结构86的单个导电结构86a包括。结构86a包括铁电晶体管28的栅极材料40，以及非铁电晶体管30和32的栅极材料42。整个结构86a可包括单个均匀的组成(例如，栅极材料40和42的组成可与彼此相同)，也可包括多个组成(例如，栅极材料40和42可彼此不同)。在一些实施例中，第二晶体管栅极38的一部分的组成可不同于第一晶体管栅极36中直接抵靠第二晶体管栅极的区。因此，非铁电晶体管栅极36和铁电晶体管栅极38的组成可以相对于另一者优化。在其它实施例中，材料40和42彼此相同，以便简化导电结构86a的制造。

图11的存储器单元18e可以类似于图4的存储器单元18b的方式操作。因此，存储器单元18e可以并入到上文参考图5所述类型的存储器阵列82中。

参考图12和12A，其示出说明另一存储器单元配置(确切地说，存储器单元18f的配置)的组合件10f。导电结构14和16(在示出的实施例中为比较位线DL-T和DL-C)彼此侧向偏移。在所示实施例中，导电结构14和16彼此处于大致相同的水平位，但是在其它实施例中，导电结构14和16可以彼此竖直偏移以及彼此侧向偏移。

半导体结构12成形为向上开口的容器，类似于图10的容器；并且具有从第一导电结构14向下延伸的第一杆90、从第二导电结构16向下延伸的第二杆92，和从第一杆90延伸到第二杆92的区段94。可替代地，半导体结构12可被认为配置为向上开口的容器107，其包括沿着容器的底部的区段94、对应于从底部区段94的第一侧向上延伸的第一支腿的杆90，以及对应于从底部区段94的第二侧向上延伸的第二支腿的杆92。

区段94沿着表示为轴线5的第一方向延伸。图12A中的虚线97表示区段94的上表面的大致位置。

非铁电晶体管30在杆(即，支腿)90的上部区内，且非铁电晶体管32在杆(即，支腿)92的上部区内。导电线100横穿杆(即，支腿)90和92。此导电线到相对于图12的视图的平面之外，并且相应地相对于图12在短划线(虚线)视图中示出。导电线100包括导电栅极材料42(在图12A的横截面中示出)，并且包括非铁电晶体管30和32的栅极36和38。在一些实施例中，栅极36和38分别可以称为第一和第二晶体管栅极。栅极36和38可被视为沿着半导体结构12的区22和26；并且在图12和12A的实施例中，此类区彼此侧向地间隔开。

铁电晶体管28沿着杆(即，支腿)90和92的下部区，并且跨底部区段94的区延伸。在一些实施例中，铁电晶体管28可被视为表示通过沿着区段94延伸的体区将杆(即，支腿)90和92的下部区彼此耦合的铁电配置。

铁电晶体管28可被视为沿着半导体结构12的区24。区24可以称为半导体结构的第一区，且区22和26可以称为半导体结构的第二和第三区。区24在区22和26下。区24通过半导体结构12中包含区22的中介部分与第一导电结构14间隔开，并且通过半导体结构12中包含区26的中介部分与第二导电结构16间隔开。在图12所示的实施例中，第一区24直接抵靠第二区22，并且还直接抵靠第三区26。

导电线102横穿杆(即，支腿)90和92，其中导电线102在导电线100下。导电线102也到相对于图12的视图的平面之外，并且相应地相对于此图在短划线视图中示出。导电线102包括导电栅极材料40(在图12A中示出)，并且包括铁电晶体管28的栅极34。

导电线100和102沿着轴线5的第一方向延伸；并且分别可以称为第一和第二导电线。在图12和12A的实施例中，导电线100和102彼此竖直地间隔开。

存储器单元18f可以类似于图2的存储器单元18a的方式使用。确切地说，非铁电晶体管30和32的晶体管栅极36和38可以与电压源V耦合，并且铁电晶体管28的晶体管栅极34可以与字线WL耦合。因此，存储器单元18f可以并入到上文参考图3所述类型的存储器阵列80中。可替代地，晶体管栅极36和38可以与字线WL耦合，并且存储器单元可以并入到上文参考图5所述类型的存储器阵列82中。

图13和13A示出包括类似于图12和12A的存储器单元18f的存储器单元18g的组合件10g，但是其中第一导电线100直接抵靠第二导电线102。线100和102一起被类似于上文参考图9所描述的结构86的单个导电结构86b包括。结构86b包括铁电晶体管的栅极材料40和非铁电晶体管的栅极材料42。整个结构86b可包括单个均匀的组成(例如，栅极材料40和42的组成可彼此相同)，也可包括多个组成(例如，栅极材料40和42可彼此不同)。在一些实施例中，非铁电晶体管栅极材料42和铁电晶体管栅极材料40的组成可以相对于另一者优化。在其它实施例中，材料40和42彼此相同，以便简化导电结构86a的制造。

图13和13A的存储器单元18g可以类似于图4的存储器单元18b的方式操作。因此，存储器单元18g可以并入到上文参考图5所述类型的存储器阵列82中。

上文所论述的组合件和结构可以在任何合适的集成电路内使用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可以并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块，并且可包含多层多芯片模块。电子系统可以是广泛范围的系统中的任一个，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、灯具、车辆、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。

除非另外指定，否则本文中所描述的各种材料、物质、组分等等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“介电”和“绝缘”可用于描述具有绝缘电特性的材料。所述术语在本公开中视为同义的。在一些情况下术语“介电”和在其它情况下术语“绝缘”(或“电绝缘”)可用于在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著的化学或电学差异。

图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所示定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。

除非另有指示，否则随附图示的横截面图仅展示横截面平面内的特征而不展示横截面平面后方的材料，以便简化图式。

当结构被称作“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中间结构。相比之下，当结构被称作“直接”在另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在中介结构。

结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从下伏基底(例如，衬底)朝上延伸。竖直延伸的结构可相对于也可不相对于基底的上表面大体上正交地延伸。

一些实施例包含一种集成式组合件，其具有与导电结构耦合的半导体结构。铁电晶体管包含邻近半导体结构的第一区的第一晶体管栅极。非铁电晶体管包含邻近半导体结构的第二区的第二晶体管栅极。半导体结构的第二区在半导体结构的第一区和导电结构之间。

一些实施例包含一种集成式组合件，其具有从第一线路延伸到第二线路的半导体结构。铁电晶体管包含邻近半导体结构的第一区的第一晶体管栅极。第一非铁电晶体管包含邻近半导体结构的第二区的第二晶体管栅极。半导体结构的第二区在半导体结构的第一区和第一线路之间。第二非铁电晶体管包含邻近半导体结构的第三区的第三晶体管栅极。半导体结构的第三区在半导体结构的第一区和第二线路之间。

一些实施例包含一种集成式组合件，其具有在第二比较数字线上方的第一比较数字线。半导体柱从第一比较数字线延伸到第二比较数字线。第一非铁电晶体管在第一比较数字线下并选通半导体柱的上部区。铁电晶体管在第一非铁电晶体管下并选通半导体柱的中间区。第二非铁电晶体管在铁电晶体管下并选通半导体柱的下部区。

一些实施例包含一种集成式组合件，其具有从第二比较数字线侧向偏移的第一比较数字线。半导体结构从第一比较数字线延伸到第二比较数字线。半导体结构具有从第一比较数字线向下延伸的第一杆、从第二比较数字线向下延伸的第二杆，和从第一杆延伸到第二杆的区段。在第一和第二杆之间并在区段上方界定槽。第一非铁电晶体管在第一比较数字线下并选通第一杆的上部区。第二非铁电晶体管在第二比较数字线下并选通第二杆的上部区。铁电配置在第一和第二非铁电晶体管下，并通过沿着区段延伸的体区以选通方式将第一和第二杆的下部区彼此耦合。

根据规定，已经以就结构和方法特征而言更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。