皮基站搭建方法、装置及皮基站

技术领域

本申请涉及皮基站技术领域，具体涉及一种皮基站搭建方法、装置及皮基站。

背景技术

目前，为了提高室内网络覆盖的质量，我国正大力建设皮基站，皮基站包括扩展型皮基站和一体化皮基站，扩展型皮基站也叫分布式皮基站，通常由基带单元、集线器单元和射频拉远单元组成，能够通过多个集线器单元级联实现皮基站的扩展，具备多模多频灵活扩展的优势，一体化皮基站则是将基带单元和射频拉远单元封装为一体的皮基站，具备建设周期短、维护方便、传输多样和高容量覆盖的优势，根据各自的不同优势，扩展型皮基站和一体化皮基站通常是分开独立使用的，例如，一体化皮基站覆盖较小较简单的区域，对于较复杂的区域，则会使用扩展型皮基站，方便扩展。

但独立使用的扩展型皮基站和一体化皮基站由于只能适用于特定场景而缺乏通用性，不利于皮基站的广泛建设，从而影响室内网络覆盖质量的整体提高。

发明内容

本申请实施例提供一种皮基站搭建方法、装置及皮基站，用以解决独立使用的扩展型皮基站和一体化皮基站由于只能适用于特定场景而缺乏通用性，不利于皮基站的广泛建设，从而影响室内网络覆盖质量的整体提高的技术问题。

第一方面，本申请实施例提供一种皮基站搭建方法，包括：

通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接；

通过CPU芯片的PCIE接口为所述基带芯片下载不同的固件版本；所述固件版本包括支持扩展型皮基站的固件版本和支持一体化皮基站的固件版本。

在一个实施例中，所述FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接之前，包括：

通过数据平面开发套件的用户空间输入输出接口将所述CPU芯片与所述基带芯片相连接。

在一个实施例中，所述通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接之前，包括：

通过数据平面开发套件的用户空间输入输出接口将所述CPU芯片与PCIE芯片相连接，其中，所述PCIE芯片与核心网相连接。

在一个实施例中，所述通过CPU芯片的PCIE接口为所述基带芯片下载不同的固件版本之后，包括：

通过复杂可编程逻辑器件、GPS芯片、所述CPU芯片、所述基带芯片和时钟芯片进行时钟级联。

在一个实施例中，所述通过复杂可编程逻辑器件、GPS芯片、所述CPU芯片、所述基带芯片和时钟芯片进行时钟级联，包括：

通过所述复杂可编程逻辑器件分发所述GPS芯片的PP1S至所述CPU芯片、所述基带芯片和所述时钟芯片进行时钟级联。

在一个实施例中，所述通过复杂可编程逻辑器件、GPS芯片、所述CPU芯片、所述基带芯片和时钟芯片进行时钟级联之后，包括：

将所述GPS芯片的PP1S输入所述时钟芯片的输入参考源；

根据所述输入参考源信号，通过所述时钟芯片内部的数字锁相环进行时钟锁定。

在一个实施例中，所述通过所述时钟芯片内部的数字锁相环进行时钟锁定之后，包括：

通过所述PCIE芯片进行时钟同步。

在一个实施例中，所述通过所述PCIE芯片进行时钟同步之后，包括：

所述CPU芯片为多核CPU芯片；

将实时操作系统部署至所述CPU芯片的至少两个核上。

第二方面，本申请实施例提供一种皮基站搭建装置，包括：

第一芯片连接模块，用于通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接；

固件下载模块，用于通过CPU芯片的PCIE接口为所述基带芯片下载不同的固件版本；所述固件版本包括支持扩展型皮基站的固件版本和支持一体化皮基站的固件版本。

第三方面，本申请实施例提供一种皮基站，采用第二方面的皮基站搭建装置进行搭建。

本申请实施例提供的皮基站搭建方法、装置及皮基站，通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接，从而实现基带单元和射频拉远单元的一体化，通过CPU芯片的PCIE接口为基带芯片下载不同的固件版本，由于该固件版本包括支持扩展型皮基站的固件版本和支持一体化皮基站的固件版本，因此能够通过切换不同的固件版本支持不同的皮基站业务，从而能够在同一个皮基站中集成扩展型皮基站和一体化皮基站的功能，实现扩展型皮基站和一体化皮基站的兼容，提高单一皮基站的通用性，从而有助于皮基站的广泛建设和室内网络覆盖质量的整体提高。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的皮基站搭建方法的流程示意图之一；

图2是本申请实施例提供的皮基站搭建方法的流程示意图之二；

图3为本申请实施例提供的皮基站搭建装置的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1是本申请实施例提供的皮基站搭建方法的流程示意图之一。参照图1，本申请实施例提供一种皮基站搭建方法，可以包括：

101、通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接；

102、通过CPU芯片的PCIE接口为基带芯片下载不同的固件版本。

该固件版本包括支持扩展型皮基站的固件版本和支持一体化皮基站的固件版本。

根据3GPP组织制定的规则，无线基站根据功率由大到小一共分为四大类，分别为宏基站、微基站、皮基站和飞基站，皮基站也简称皮站，发射功率在0.1瓦到0.5瓦之间，安装在家庭里的皮基站通常会人为限制到0.1瓦以下，覆盖半径20米以内。

步骤101中，FPGA中间层板卡FMC(FPGA Mezzanine Card，FMC)是一个应用范围、适应环境范围和市场领域范围都很广的通用模块。该模块由子板模块(或称中间层模块)和载卡两部分构成。子板模块和载卡之间由连接器连接，子板模块上的连接器使用公座，载卡上的连接器使用母座。载卡上的连接器引脚与具有可配置I/O资源的芯片(例如FPGA)引脚通过印制电路板PCB(Printed Circuit Board，PCB)设计连接在一起；子板模块上的连接器引脚与I/O接口也是通过PCB设计连接起来。子板PCB上可以设计不同的I/O接口实现不同的功能，这样，同一个载卡可以通过子板的设计实现不同的扩展功能，使芯片的应用更加灵活。

通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接，可通过自定义的FMC接口信号将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接，能够简化I/O接口模块设计，最大化载卡的重复利用率，最大限度地复用硬件资源，灵活地支持不同站型的需求。

该基带芯片可以采用比科奇PC802，PC802是专为5G新空口NR(New Radio，NR)/4G长期演进LTE(Long Term Evolution，LTE)小基站的分布式和一体化无线接入网RAN(Wireless Access Network，RAN)架构而设计的端口物理层系统级芯片，可以为包括行业领先的多种规范提供支持。PC802支持通过增强型通用公共无线电接口无缝连接到射频拉远单元或通过标准化高速串行接口直接连接到射频芯片。

在步骤102中，CPU芯片可以采用飞腾D2000(又叫腾锐D2000)，D2000集成了8个处理器核心，兼容64位ARMv8指令集，主频2.3GHz，散热设计功耗25W，集成了丰富的I/O接口。

高速串行计算机扩展总线PCIE(Peripheral Component Intercon nectExpress)接口属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理、错误报告、端对端的可靠性传输、热插拔以及服务质量等功能，主要优势是数据传输速率高。

为了做到最大限度的复用硬件板卡，可以通过切换软件版本(例如通过给PC802加载不同的镜像文件)，方便灵活地切换和支持不同的业务类型(如切换扩展皮基站和一体化基站的功能)。

本实施例提供的皮基站搭建方法，通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接，从而实现基带单元和射频拉远单元的一体化，通过CPU芯片的PCIE接口为基带芯片下载不同的固件版本，由于该固件版本包括支持扩展型皮基站的固件版本和支持一体化皮基站的固件版本，因此能够通过切换不同的固件版本支持不同的皮基站业务，从而能够在同一个皮基站中集成扩展型皮基站和一体化皮基站的功能，实现扩展型皮基站和一体化皮基站的兼容，提高单一皮基站的通用性，从而有助于皮基站的广泛建设和室内网络覆盖质量的整体提高。

在一个实施例中，通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接之前，可以包括：

通过数据平面开发套件的用户空间输入输出接口将CPU芯片与基带芯片相连接。

其中，用户空间输入输出接口可以为三代四通道PCIE接口。

数据平面开发套件DPDK(Data Plane Development Kit，DPDK)是用于快速数据包处理的函数库与驱动集合，可以极大提高数据处理性能和吞吐量，提高数据平面应用程序的工作效率。

用户空间输入输出UIO(Userspace I/O，UIO)是运行在用户空间的I/O技术。Linux系统中一般的驱动设备都是运行在内核空间，而在用户空间用应用程序调用即可，而UIO则是将驱动的很少一部分运行在内核空间，而在用户空间实现驱动的绝大多数功能，因此，使用UIO可以避免设备的驱动程序需要随着内核的更新而更新的问题。

通过数据平面开发套件的用户空间输入输出接口将CPU芯片与基带芯片相连接的代码可以如下：

mkdir-p/mnt/huge_1G

mount-t hugetlbfs none/mnt/huge_1G-o pagesize＝1024MB

echo 1>/sys/devices/system/node/node0/hugepages/

hugepages-1048576kB/nr_hugepages

echo igb_uio>/sys/bus/pci/devices/0000:11:00.0/driver_override

echo 0000:11:00.0>/sys/bus/pci/drivers/igb_uio/bind

本实施例通过数据平面开发套件的用户空间输入输出接口将CPU芯片与基带芯片相连接，由于用户空间输入输出技术将驱动的很少一部分运行在内核空间，而在用户空间实现驱动的绝大多数功能，因此能够提高CPU性能和数据的收发性能。

在一个实施例中，通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接之前，可以包括：

通过数据平面开发套件的用户空间输入输出接口将CPU芯片与PCIE芯片相连接，其中，PCIE芯片与核心网相连接。

PCIE芯片可以采用网讯WX1820AL，WX1820AL为企业级万兆以太网控制器芯片，可应用于服务器平台上，具有局域网性能加速、网络安全、网络融合、网络虚拟化、数据中心桥接等多项功能。

通过数据平面开发套件的用户空间输入输出接口将CPU芯片与PCIE芯片相连接的代码可以如下：

mkdir-p/mnt/huge

mount-t hugetlbfs nodev/mnt/huge

echo 1024>/sys/devices/system/node/node0/hugepages/

hugepages-2048kB/nr_hugepages

echo 0000:21:00.0>/sys/bus/pci/drivers/txgbe/unbind

echo igb_uio>/sys/bus/pci/devices/0000:21:00.0/driver_override

echo 0000:21:00.0>/sys/bus/pci/drivers/igb_uio/bind

本实施例通过数据平面开发套件的用户空间输入输出接口将CPU芯片与PCIE芯片相连接，由于用户空间输入输出技术将驱动的很少一部分运行在内核空间，而在用户空间实现驱动的绝大多数功能，因此能够提高CPU性能和数据的收发性能。

在一个实施例中，通过CPU芯片的PCIE接口为基带芯片下载不同的固件版本之后，可以包括：

通过复杂可编程逻辑器件、GPS芯片、CPU芯片、基带芯片和时钟芯片进行时钟级联。

具体来说，可以通过复杂可编程逻辑器件分发GPS芯片的PP1S至CPU芯片、基带芯片和时钟芯片进行时钟级联。

其中，PP1S为GPS芯片的1秒周期脉冲信号，该脉冲信号可以作为同源时钟源。

复杂可编程逻辑器件可以采用安路EF2L45BG256B/H，EF2L45BG256B/H是包含内嵌微控制单元MCU(Microcontroller Unit，MCU)的系统级芯片FPGA产品，采用55nm低功耗工艺，具有多功能配置、高性能、内部资源丰富等特点，在视频采集、工业控制、通信等领域具有广泛的适应性。

GPS芯片可以采用和芯星通UM220-IV L，UM220-IV L是针对电信、电力授时应用的GPS、北斗卫星导航系统BDS(BeiDou Navigation Satellite System，BDS)、俄罗斯全球卫星导航系统格洛纳斯GLONASS(GLOBAL NAVIGATION SATELLITE SYSTEM，GLONASS)和伽利略卫星定位系统GALILEO等的授时模组，授时精度优于20ns，稳定度和可靠性高，适合卫星授时规模应用。

本实施例通过复杂可编程逻辑器件分发GPS芯片的PP1S至CPU芯片、基带芯片和时钟芯片，能够完成各器件的时钟级联。

图2是本申请实施例提供的皮基站搭建方法的流程示意图之二。在一个实施例中，通过复杂可编程逻辑器件、GPS芯片、CPU芯片、基带芯片和时钟芯片进行时钟级联之后，可以包括：

201、将GPS芯片的PP1S输入时钟芯片的输入参考源；

202、根据输入参考源信号，通过时钟芯片内部的数字锁相环进行时钟锁定。

本实施例将GPS芯片的PP1S输入时钟芯片的输入参考源，能够根据输入参考源信号，通过时钟芯片内部的数字锁相环进行时钟锁定。

在一个实施例中，通过时钟芯片内部的数字锁相环进行时钟锁定之后，可以包括：

通过PCIE芯片进行时钟同步。

本实施例可以通过PCIE芯片进行高速时钟同步。

在一个实施例中，通过PCIE芯片进行时钟同步之后，可以包括：

CPU芯片为多核CPU芯片；

将实时操作系统部署至CPU芯片的至少两个核上。

Linux本身的架构决定了对实时性的支持不佳，为了满足通讯系统中对时延敏感模块的需求，构建多核下的异构系统，可以将实时操作系统部署到多核CPU芯片的某些核上，以达到快速响应的目的。多核之间的数据交互可以通过共享内存的方式实现。

本实施例通过将实时操作系统部署到多核CPU芯片的某些核上，能够满足通讯系统中对时延敏感模块的需求。

下面对本申请实施例提供的皮基站搭建装置进行描述，下文描述的皮基站搭建装置与上文描述的皮基站搭建方法可相互对应参照。

图3为本申请实施例提供的皮基站搭建装置的结构示意图。参照图3，本申请实施例提供一种皮基站搭建装置，可以包括：

第一芯片连接模块301，用于通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接；

固件下载模块302，用于通过CPU芯片的PCIE接口为所述基带芯片下载不同的固件版本；所述固件版本包括支持扩展型皮基站的固件版本和支持一体化皮基站的固件版本。

本实施例提供的皮基站搭建装置，通过FMC接口将基带单元中的基带芯片与射频拉远单元中的射频芯片相连接，从而实现基带单元和射频拉远单元的一体化，通过CPU芯片的PCIE接口为基带芯片下载不同的固件版本，由于该固件版本包括支持扩展型皮基站的固件版本和支持一体化皮基站的固件版本，因此能够通过切换不同的固件版本支持不同的皮基站业务，从而能够在同一个皮基站中集成扩展型皮基站和一体化皮基站的功能，实现扩展型皮基站和一体化皮基站的兼容，提高单一皮基站的通用性，从而有助于皮基站的广泛建设和室内网络覆盖质量的整体提高。

在一个实施例中，还包括第二芯片连接模块(图中未示出)，用于：

通过数据平面开发套件的用户空间输入输出接口将所述CPU芯片与所述基带芯片相连接。

在一个实施例中，还包括第三芯片连接模块(图中未示出)，用于：

通过数据平面开发套件的用户空间输入输出接口将所述CPU芯片与PCIE芯片相连接，其中，所述PCIE芯片与核心网相连接。

在一个实施例中，还包括时钟级联模块(图中未示出)，用于：

通过复杂可编程逻辑器件、GPS芯片、所述CPU芯片、所述基带芯片和时钟芯片进行时钟级联。

在一个实施例中，时钟级联模块(图中未示出)具体用于：

通过所述复杂可编程逻辑器件分发所述GPS芯片的PP1S至所述CPU芯片、所述基带芯片和所述时钟芯片进行时钟级联。

在一个实施例中，还包括时钟锁定模块(图中未示出)，用于：

将所述GPS芯片的PP1S输入所述时钟芯片的输入参考源；

根据所述输入参考源信号，通过所述时钟芯片内部的数字锁相环进行时钟锁定。

在一个实施例中，还包括时钟同步模块(图中未示出)，用于：

通过所述PCIE芯片进行时钟同步。

在一个实施例中，还包括系统部署模块(图中未示出)，用于：

所述CPU芯片为多核CPU芯片；

将实时操作系统部署至所述CPU芯片的至少两个核上。

下面对本申请实施例提供的皮基站进行描述，下文描述的皮基站与上文描述的皮基站搭建方法和装置可相互对应参照。

本实施例提供的一种皮基站，采用前述皮基站搭建装置进行搭建。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。