半导体器件及其制造方法

技术领域

本发明一般涉及半导体器件。更具体地说，本发明涉及一种高电子迁移率晶体管(high electron mobility transistor,HEMT)半导体器件，其具有介电复合结构以覆盖栅极，从而改进半导体器件的效能。

背景技术

近年来，对高电子迁移率晶体管(HEMT)的深入研究非常普遍，特别是在高功率开关以及高频应用。HEMT利用两种不同带隙材料间的异质结介面形成类量子阱结构，可容纳二维电子气(2DEG)区域，满足高功率/频率器件的要求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)以及调制掺杂FETs(modulation-doped FETs,MODFET)。

发明内容

根据本发明的一个方面，提供了一种氮化物半导体器件。氮化物半导体器件包括第一氮化物半导体层、第二氮化物半导体层、至少一栅极结构、源极与至少一漏极、介电层以及至少一栅极覆盖层。第二氮化物半导体层设置于第一氮化物半导体层上且其具有的带隙大于第一氮化物半导体层的带隙。至少一栅极结构设置于第二氮化物半导体层上。源极与至少一漏极设置于第二氮化物半导体层上，且栅极结构位于源极与漏极之间。介电层覆盖栅极结构。至少一栅极覆盖层，覆盖栅极结构且被介电层覆盖，且栅极覆盖层中靠近漏极的一端与漏极通过介电层间隔出一距离。

根据本发明的一个方面，提供了一种半导体器件的制造方法。所述方法包括以下步骤。形成第一氮化物半导体层。形成第二氮化物半导体层于第一氮化物半导体层上，其中第二氮化物半导体层具有的带隙大于第一氮化物半导体层具有的带隙。形成至少一栅极结构于第二氮化物半导体层上。形成毯覆栅极覆盖层于至少一栅极结构上。蚀刻毯覆栅极覆盖层至少一部分，以形成栅极覆盖层以覆盖至少一栅极结构。形成源极与至少一漏极以贯穿介电层，以使源极与至少一漏极贯穿介电层已与第二氮化物半导体层接触，其中漏极与栅极覆盖层被介电层间隔出一距离。

根据本发明的一个方面，提供了一种半导体器件。半导体器件包括通道层、能障层、至少一栅极结构、源极与至少一漏极以及介电复合结构。能障层设置于通道层上。至少一栅极结构设置于能障层上。源极与至少一漏极设置于能障层上，且栅极结构位于源极与漏极之间。介电复合结构，包括上、下介电层。下介电层覆盖至少一栅极结构，且上介电层包覆下介电层，且上介电层的至少一部分延伸入下介电层与漏极之间。

根据上述配置，在本发明的实施例中，栅极结构被栅极覆盖层所覆盖，故在半导体器件关闭状态(off-state)或开启状态(on-state)下皆可避免栅极漏电。并且，栅极覆盖层靠近漏极的一端未与漏极所接触。漏极朝向栅极结构的侧表面与由单一材料构成的介电层所接触，而与其间形成单一种异质介面，有助于漏极区域中介面状态(Interface state)数量/密度的减少，而可进一步降低漏电现象发生的机率。因此，本发明实施例的半导体器件可具有良好的效能。

附图说明

当结合附图阅读时，从以下具体实施方式能容易地理解本发明内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。

图1是根据本发明的一些实施例的半导体器件的横截面图；

图2A、图2B、图2C、图2D、图2E以及图2F描绘了用于制造半导体器件的方法的不同阶段图；

图3是根据本发明的一些实施例的半导体器件的横截面图；

图4是根据本发明的一些实施例的半导体器件的横截面图；

图5是根据本发明的一些实施例的半导体器件的横截面图；

图6是根据本发明的一些实施例的半导体器件的横截面图；

图7是根据本发明的一些实施例的半导体器件的横截面图；以及

图8是根据本发明的一些实施例的半导体器件的横截面图。

具体实施方式

于全部的附图以及详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本发明内容的实施方式。

于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。

此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本发明内容中，使用直线以及直角绘示仅用于方便表示层体以及技术特征。

于下面的描述中，半导体器件以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。

图1是根据本发明的一些实施例的半导体器件1A的横截面图。请参照图1，半导体器件1A具体化为具有双栅极的半导体器件。半导体器件1A包括衬底10、氮化物半导体层12、14、栅极结构G1、G2、电极20、22、24、栅极覆盖层30、32以及介电层40。于以下的段落会详细地说明上述各组件与各组件之间的配置关系。

衬底10可以是半导体衬底。衬底10的示例性材料可包括，例如但不限于硅、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、p掺杂硅、n掺杂硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的半导体材料。在一些实施例中，衬底10可包括例如但不限于第III族元素、第IV族元素、第V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底10可包括例如但不限于，一个或多个其他特征，例如掺杂区、埋层、外延(epitaxy)层或其组合。

在一些实施例中，半导体器件1A包括缓冲层(未示出)。缓冲层可设置于衬底10上方。缓冲层可经配置以减少衬底10与在衬底10上形成的层(例如，氮化物半导体层12)之间的晶格以及热失配(lattice and thermal mismatches)，从而减少由于失配/差异引起的缺陷。缓冲层104可包括III-V族化合物。III-V族化合物可包括例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料可进一步包括例如但不限于氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(AlInGaN)或其组合。

在一些实施例中，半导体器件1A可进一步包括成核层(未示出)。成核层可以形成在衬底10以及缓冲层之间。成核层可被配置成作为过渡层(transition)以容纳衬底10以及缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可包括但不限于氮化铝(AlN)或其任何合金。

氮化物半导体层12设置于衬底10上/上方/之上。氮化物半导体层12设置于氮化物半导体层14上/上方/之上。氮化物半导体层12的示例性材料可包括但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、In

可选择氮化物半导体层12和14的示例性材料，使得氮化物半导体层14具有的带隙大于氮化物半导体层12的带隙(即禁带宽度)，此使其间的电子亲和力不同，并在其之间形成异质结(heterojunction)。例如，当氮化物半导体层12是未掺杂的氮化镓层(具有约3.4ev的带隙)时，氮化物半导体层14可以被选择为氮化铝镓层(具有约4.0ev的带隙)。因此，氮化物半导体层12和14可以分别作为通道层(channel layer)和能障层(barrierlayer)。在通道层与能障层(之间的结合介面处产生三角形阱势，使电子在三角阱势中积聚，从而产生与异质结相邻的二维电子气(2DEG)区域。因此，半导体器件1A可包括至少一个氮化镓基(GaN-based)的高电子迁移率晶体管(HEMT)。

电极20、22、24、设置于氮化物半导体层14上/上方/之上。电极20、22、24与氮化物半导体层14接触。电极20位于电极22、24之间。在一些实施例中，电极20可作为源极(source)，电极22、24可作为漏极(drain)。

在一些实施例中，每一个电极20、22、24可以包括例如但不限于金属、合金、掺杂的半导体材料(例如掺杂晶体硅)、诸如硅化物以及氮化物等化合物、其他导体材料或其组合。每一个电极20、22、24的示例性材料可以包括，例如，但不限于钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。每一个电极20、22、24可以是相同或不同组合物的单层或多个层。在一些实施例中，电极20、22、24与氮化物半导体层14形成欧姆接触。通过将钛(Ti)、铝(Al)或其他合适的材料应用到电极20、22、24上，可以实现欧姆接触。在一些实施例中，每一个电极20、22、24中由至少一个共形层以及导电填料构成。共形层可以包裹导电填料。共形层的示例性材料，例如但不限于钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填料的示例性材料可以包括例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。

在半导体器件中，介面状态(interface state)数量/密度的高低通常是决定器件漏电的因素之一。在一般的操作下，漏极电压通常会高于源极电压，因此在栅极与漏极之间区域(漏极区域)的电压差通常会大于栅极与源极之间区域(源极区域)的电压差。故，漏极区域通常较容易发生漏电现象，而使得半导体器件的电气特性受到影响。

本发明的实施例提供了一种新结构，以至少解决上述的问题。

在本实施例中，栅极结构G1、G2设置于氮化物半导体层14上。栅极结构G1设置于电极20、22之间。栅极结构G1与电极22之间的距离大于栅极结构G1与电极20之间的距离。栅极覆盖层30位于电极20、22之间。栅极覆盖层30覆盖栅极结构G1。栅极覆盖层30与栅极结构G1共型设置，以保护栅极结构G1。栅极覆盖层30亦可被视为栅极保护层。

栅极结构G1包括掺杂的氮化物半导体层162与栅极172。掺杂的氮化物半导体层162设置于氮化物半导体层14上/上方/之上。掺杂的氮化物半导体层162与氮化物半导体层14接触。掺杂的氮化物半导体层162的轮廓例如是矩形轮廓。栅极172设置于掺杂的氮化物半导体层162上/上方/之上。栅极172与掺杂的氮化物半导体层162接触。栅极172的轮廓例如是矩形轮廓。于一些实施例中，栅极172的轮廓可以是梯形或其他合适形状的轮廓。栅极172的宽度小于掺杂的氮化物半导体层162的宽度。于一些实施例中，栅极172的宽度实质上与掺杂的氮化物半导体层162的宽度相同。

栅极结构G2设置于电极20、24之间。栅极结构G2与电极24之间的距离大于栅极结构G2与电极20之间的距离。电极20位于栅极结构G1、G2之间。栅极覆盖层32位于电极20,24之间。栅极覆盖层32覆盖栅极结构G2。栅极覆盖层32与栅极结构G2共型设置，以保护栅极结构G2。栅极覆盖层32亦可被视为栅极保护层。栅极覆盖层30、32被电极20分隔/隔开。

类似地，栅极结构G2包括掺杂的氮化物半导体层164与栅极174。掺杂的氮化物半导体层164设置于氮化物半导体层14上/上方/之上。掺杂的氮化物半导体层164与氮化物半导体层14接触。掺杂的氮化物半导体层164的轮廓例如是矩形轮廓。栅极174设置于掺杂的氮化物半导体层164上/上方/之上。栅极174与掺杂的氮化物半导体层164接触。于本实施例中，栅极174的轮廓例如是矩形轮廓。于一些实施例中，栅极174的轮廓可以是梯形或其他合适形状的轮廓。在本实施例中，栅极174的宽度小于掺杂的氮化物半导体层164的宽度。于一些实施例中，栅极174的宽度实质上与掺杂的氮化物半导体层164的宽度相同。

在图1A的示例性说明中，半导体器件1A是增强模式器件，当栅极172、174处于近似零偏压时，器件处于常闭状态(normally-off state)。具体而言，掺杂的氮化物半导体层可14与氮化物半导体层12形成至少一个p-n结，以耗尽2DEG区域，使得对应于对应栅极172、174下方位置的2DEG区域的多个区块与2DEG区域的其余区块具有不同的特性(例如，不同的电子浓度)，因而被阻断。

由于此种机制，半导体器件1A具有常闭特性。换言之，当栅极172,174未被施加电压或施加到栅级172,174的电压小于阈值电压(即，在栅极172,174下方形成反转层(inversion layer)所需的最小电压)时，栅极172、174下方的2DEG区域的多个区块被阻断，因此没有电流流过这些区块。

在一些实施例中，可以省略掺杂的氮化物半导体层162,164，使得半导体器件1A是耗尽模式器件(depletion-mode device)，这代表着半导体器件1A在零栅-源电压(zerogate-source voltage)下处于常开状态(normally-on state)。

掺杂的氮化物半导体层162、164可以是p型掺杂的III-V族半导体层。掺杂的氮化物半导体层162、164的示例性材料可以包括，例如，但不限于，p掺杂的III-V族氮化物半导体材料，例如，p型氮化镓(p-GaN)、p型氮化铝镓(p-AlGaN)、p型氮化铟(p-InGaN)、p型氮化铝铟(p-AlInN)、p型氮化铟镓(p-InGaN)、p型氮化铝铟镓(p-AlInGaN)或其组合。在一些实施例中，通过使用p型杂质(例如铍(Be)、(Zn)、镉(Cd)和镁(Mg))来实现p型掺杂材料。在一些实施例中，氮化物半导体层12包括未掺杂的氮化镓(GaN)，氮化物半导体层14包括氮化铝镓(AlGaN)，并且掺杂的氮化物半导体层162、164是p型氮化镓层，其可以向上弯曲位于其下方的能带结构并耗尽2DEG区域的对应区块，从而使半导体器件1A处于关闭状态。

栅极172、174的示例性材料可以包括金属或金属化合物。栅极172,174可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括，例如但不限于钨(W)、金(Au)、铂(Pd)、钛(Ti)、铊(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化铊(TaN)、金属合金或其化合物，或其他金属化合物。

在本发明实施例中，由于电极22作为漏极，故在栅极结构G1与电极22之间区域(亦或称漏极区域)的电压差较高。为了尽量降低此漏极区域的漏电流，本发明实施例采取的作法是降低漏极区域的介面状态的数量/密度。在本发明实施例中，栅极覆盖层30靠近电极22的一端被设计成不与电极22接触。类似的，栅极覆盖层32靠近电极24的一端被设计成不与电极24接触。

详细来说，介电层40包括部分402与部分404。介电层40的左部分402覆盖栅极覆盖层30、栅极结构G1以及左半部的氮化物半导体层14。栅极结构G1通过栅极覆盖层30与介电层40的部分402隔开。栅极覆盖层30靠近电极22的一端通过介电层40的部分402与电极22隔开。因此，电极22朝向栅极结构G1的侧表面S3只与介电层40的部分402接触。另一方面，栅极覆盖层30靠近电极20(源极)的一端与电极20接触，且介电层40的部分402亦与电极20接触。即，电极20朝向栅极结构G1的侧表面S1与介电层40的部分404以及与栅极覆盖层32接触。换言之，介电层40与栅极覆盖层30共同覆盖电极的侧表面S1。在一些实施例中，介电层40与栅极覆盖层30的材料是不同的，故电极20可与至少两种材料接触，以在其间形成两种不同异质介面。

类似地，介电层40的右部分404覆盖栅极覆盖层30、栅极结构G2以及右半部的氮化物半导体层14。栅极结构G2通过栅极覆盖层32与介电层40的部分404隔开。栅极覆盖层32靠近电极24的一端通过介电层40的部分404与电极24隔开。介电层40的部分404延伸入栅极覆盖层32与电极24之间。因此，电极24的朝向栅极结构G2的侧表面S4只与介电层40的部分404接触。另一方面，电极20(源极)的侧表面S1则与介电层40的部分404以与栅极覆盖层32接触。即，电极20朝向栅极结构G2的侧表面S2与介电层40的部分404以及与栅极覆盖层32接触。换言之，介电层40与栅极覆盖层30共同覆盖电极的侧表面S2。在一些实施例中，介电层40与栅极覆盖层30的材料是不同的，故电极20可与至少两种材料接触，以在其间形成两种不同异质介面。

在本实施例中，栅极覆盖层30、32的材料例如是氮化硅。

在本实施例中，介电层40的材料，可以但不限于，介电材料。举例来说，介电层120的材料可包括，例如但不限于氧化硅(SiOx)、氮化氧硅(SiON)、碳化硅(SiC)、氮化硼硅(SiBN)、氮化碳硼硅(SiCBN)、氧化物、氮化物、等离子体增强氧化物(plasma enhancedoxide(PEOX))或其组合。于本实施例中，介电层40的材料不同于栅极覆盖层30、32的材料。介电层40的材料为氧化物，且例如是二氧化硅。

在本实施例中，由于栅极覆盖层30、32与介电层40的多个部分402、404皆由介电材料所组成，且栅极保护层30、32的材料不同于介电层40的材料，故栅极覆盖层30、32与介电层的部分402、404可共同被视为是一介电复合结构，位于下方的栅极覆盖层30、32被视为下介电层，而位于上方的介电层40可被视为上介电层。

基于上述，在本发明的实施例中，在栅极结构G1与电极22之间的区域(漏极区域)中，电极22被设计为与单一材料所构成的介电层40接触。另一方面，在栅极结构G2与电极24之间的区域(漏极区域)，电极24被设计为与单一材料所构成的介电层40接触。由于电极22/24分别与单一材料介电层40接触而在其间形成单一异质介面，此配置有助于大幅地降低在漏极区域中介面状态的数量/密度，从而降低漏电机率。在一些实施例中，电极22或电极24的轮廓是由较宽的顶部连接较窄的底部构成，其中顶部位在介电层40上，而底部穿过介电层40；电极22或电极24的底部的整个侧壁均是与单一材料所构成的介电层40接触。

另一方面，在本发明实施例中，栅极覆盖层30、32的材料可例如是氮化硅(SiN)，此配置可有效钝化栅极结构G1、G2中的栅极172、174，故可降低在器件开启状态(on state)或关闭状态(off state)的栅极漏电。

图2A、图2B、图2C、图2D、图2E与图2F中示出了用于制造半导体器件100A的方法的不同阶段图，如下所述。在下文中，沉积技术例如可包括但不限于原子层沉积(atomiclayer deposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适工艺。

请参照图2A，提供衬底10。形成氮化物半导体层12于衬底10上/上方/之上。形成氮化物半导体层14于氮化物半导体层12上/上方/之上。形成毯覆掺杂的半导体层50于氮化物半导体层14上/上方/之上。

请参照图2B，移除毯覆掺杂的半导体层50的一部分，以形成分离的掺杂的氮化物半导体层162、164。形成栅极172、174分别于掺杂的氮化物半导体层162、164上/上方/之上，从而形成栅极结构G1、G2。

请参照图2C，形成毯覆栅极覆盖层60于所述至少一栅极结构G1、G2上/上方/之上。于一些实施例中，毯覆栅极覆盖层60的材料可例如是氮化硅。

请参照图2D，提供光罩层ML于毯覆栅极覆盖层60上。接着，对毯覆栅极覆盖层60使用光罩层ML以进行图案化制程，故一部分的毯覆栅极覆盖层60被移除而形成中间栅极覆盖层60’，并且其暴露出局部的氮化物半导体层14。中间栅极覆盖层60’被形成以覆盖栅极结构G1、G2。

请参照图2E，形成毯覆介电层70覆盖图2D的既成结构。于一实施范例中，毯覆介电层70的材料例如是二氧化硅。

请参照图2F，蚀刻毯覆介电层70的多个部分，以在其中形成具有多个通孔的介电层40。介电层40被形成以覆盖栅极覆盖层30、32与氮化物半导体层14。并且，于这些通孔中形成电极20、22、24，以贯穿介电层40而使其分别与氮化物半导体层14接触。至此，半导体器件1A大致上已完成。

图3是根据本发明的一些实施例的半导体器件1B的横截面图。请参照图3，图3的半导体器件1B大致上类似于图1的半导体器件1A，其主要差异在于：栅极覆盖层30B靠近电极20的一端未与电极20(源极)接触，而栅极覆盖层32靠近电极20的一端则与电极20(源极)接触。详言之，栅极覆盖层30B靠近电极20的一端通过介电层的部分402与电极20隔开(或称间隔出一距离)。故，电极20朝向栅极结构G1的侧表面S1只有与介电层的部分402接触，即介电层的部分402完整地覆盖电极20的侧表面S1，而于其间形成单一种异质介面。此配置有助于大幅地降低在源极区域中介面状态的数量/密度，从而降低漏电机率。

图4是根据本发明的一些实施例的半导体器件1C的横截面图。请参照图4，图4的半导体器件1C大致上类似于图1的半导体器件1A，其主要差异在于：栅极覆盖层30中靠近电极22的一端通过相应的介电层40的部分402与电极22之间间隔出距离D1，而栅极覆盖层32中靠近电极24的一端通过相应的介电层40的部分404与电极24之间间隔出距离D2。于图4的实施例中，距离D1可与距离D2不相同，以满足不同的器件需求。

图5是根据本发明的一些实施例的半导体器件1D的横截面图。请参照图5，图5的半导体器件1D大致上类似于图1的半导体器件1A，其主要差异在于：于本实施例中，栅极结构G2的数量为一，且其配置大致上类似于图1A中器件右半部的配置，于此不再赘述。通过上述的配置可满足特定的器件需求。

图6是根据本发明的一些实施例的半导体器件1E的横截面图。请参照图6，图6的半导体器件1E大致上类似于图5的半导体器件1A，其主要差异在于：于本实施例中，栅极覆盖层32的相对两端分别与电极20、24通过介电层40E间隔出一距离，以满足特定的器件需求。

图7是根据本发明的一些实施例的半导体器件1F的横截面图。请参照图7，图7的半导体器件1F大致上类似于图1的半导体器件1A，其主要差异在于：半导体器件1F更包括场板SF。场板SF例如是与电极20连接，故其与电极20的电位实质上相同。在本实施例中，电极20作为源极，故场板SF可作为源极场板。场板SF由电极20的表面S1、S2向电极20外水平地延伸，以覆盖/横跨栅极结构G1、G2。场板SF的水平距离例如是大于栅极结构G1、G2的最大水平距离。场板SF与栅极结构G1通过介电层40隔开。场板SF与栅极结构G2亦通过介电层40隔开。

在半导体器件1F中，场板SF的设置有助于调制半导体器件1F内部的电场分布，以提升半导体器件1F的性能。并且，在本实施例中，栅极覆盖层30、32选用的材料是氮化硅，其介电常数高于其附近的介电层40。场板SF与氮化物半导体层14之间可形成电容C，且两者之间的介质为栅极覆盖层30(或32)与介电层40。在一类似于半导体器件1F的比较实施例中，场板与氮化物半导体层之间仅具有单一种材料的介电层。相较于此比较实施例，半导体器件1F的场板SF与氮化物半导体层14之间可形成电容C，电容C之间的介质至少含有较高介电常数(high-k)的栅极覆盖层30(或32)，故电容C的电容值较大。在半导体器件1F的常关状态(off-state)下，具有较大电容值C的半导体器件1F可更好地关断二维电子气沟道，降低泄漏电流。与此同时，在相同泄漏电流的情况下，可以把二维电子气浓度做高，降低导通电阻。

图8是根据本发明的一些实施例的半导体器件的横截面图。请参照图8，图8的半导体器件1G大致上类似于图7的半导体器件1A，其主要差异在于：半导体器件1G的场板SF与栅极覆盖层30(或32)直接接触。换言之，场板SF与栅极覆盖层30(或32)不设有其他介质。场板SF与栅极覆盖层30(或32)共型地设置。通过此配置，可满足特定的器件需求。

综上所述，在本发明的实施例中，介电复合结构中的下介电层用以包覆栅极结构。在一些状况下，下介电层的材料可以是氮化硅。通过氮化硅包覆栅极结构可以有效地降低栅极在器件开启状态或关闭状态下的漏电现象。并且，介电复合结构中的上介电层中的至少一部分延伸入漏极与栅极结构之间(或延伸入源极与栅极结构之间)，从而漏极(或源极)面对栅极结构的侧表面可与由单种材料构成的上介电层接触，而于其间形成单种异质接口。此配置有助于降低特定区域中的介面状态数量/密度，而可使半导体器件的性能进一步提升。

本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。

以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本发明的各种实施方式以及适合于预期特定用途的各式修改。

如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。

如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”以及“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件以及后一组件之间的状况。虽然已经参考本发明内容的具体实施方式来描述以及说明本发明内容，但是这些描述以及说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神以及范围的情况下，可以进行各种修改以及替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺以及公差的因素，本发明内容中所呈现的工艺与实际装置之间可能存在区别。本发明内容的其他实施方式可能没有具体说明。说明书以及附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或工艺能够适应本发明内容的目的、精神以及范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序以及分组是不受限制的。