半导体装置的制造方法以及半导体装置

技术领域

本发明涉及半导体装置的制造方法及半导体装置。

背景技术

以往，已知有如下技术：在同一基板形成有绝缘栅双极型晶体管(IGBT)等晶体管部和二极管部的半导体装置中，将氦离子等粒子束照射于半导体基板的预定深度位置，设置包含寿命抑制剂的寿命控制区(例如，参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2017-135339号公报

发明内容

技术问题

在这样的半导体装置中，在晶体管部的与二极管部邻接的边界部中，存在阈值电压降低的问题。

技术方案

在本发明的第一方式中，提供一种半导体装置的制造方法。半导体装置的制造方法包括：从半导体基板的正面侧形成寿命控制区的步骤；在接触孔的底面以离子方式注入Ti的步骤，所述接触孔贯通配置于半导体基板的正面上的层间绝缘膜而设置；以及利用退火在接触孔的底面形成Ti硅化物层的步骤。

在以离子方式注入的步骤中，Ti的剂量可以为1E15/cm

在以离子方式注入的步骤中，Ti的剂量可以为1E17/cm

在以离子方式注入的步骤中，Ti的注入加速电压可以为1keV以上且100keV以下。

在以离子方式注入的步骤中，Ti的注入加速电压可以为15keV以上且30keV以下。

在接触孔的侧壁形成有经以离子方式注入的Ti氮化而成的第一TiN层，第一TiN层的厚度可以小于Ti硅化物层的厚度的1/2。

第一TiN层的厚度可以小于Ti硅化物层的厚度的1/5。

对于半导体装置的制造方法来说，在形成Ti硅化物层的步骤之后，可以还包括在接触孔溅射TiN，利用退火在第一TiN层和Ti硅化物层上形成第二TiN层的步骤。

对于半导体装置的制造方法来说，在形成第二TiN层的步骤之后，可以还包括在接触孔埋入导电性材料的步骤。

半导体装置的制造方法可以包括：形成抗蚀剂掩模的步骤；经由抗蚀剂掩模向接触孔的底面以离子方式注入Ti的步骤；以及通过去除抗蚀剂掩模来去除残留的Ti的步骤。

半导体装置可以是在半导体基板设置有晶体管部和二极管部的RC-IGBT。

在本发明的第二方式中，提供一种半导体装置。半导体装置具备：半导体基板，其具有晶体管部和二极管部；以及层间绝缘膜，其配置在半导体基板的正面上，并且被贯通地设置有接触孔，半导体基板具有寿命控制区，所述寿命控制区从二极管部起遍及晶体管部的至少一部分地从半导体基板的正面形成，在接触孔的底面设置有Ti硅化物层，在接触孔的侧壁，与层间绝缘膜相接地设置有TiN层。

TiN层可以覆盖接触孔的整个侧壁。

TiN层可以还设置于Ti硅化物层的上表面。

Ti硅化物层的厚度可以为10nm以上且100nm以下。

Ti硅化物层的厚度可以为20nm以上且30nm以下。

接触孔的锥角(taper angle)可以为80度以上且小于90度。

接触孔可以具有位于半导体基板的正面侧的第一部分、以及位于第一部分上的第二部分，第二部分的锥角与第一部分的锥角不同。

层间绝缘膜可以是在第一层上层叠有第二层的层叠结构，第一层与第一部分对应，第二层与第二部分对应，并且第二层的材料与第一层的材料不同。

应予说明，上述发明内容并未列举出本发明的全部特征。另外，这些特征组的子组合也能够成为发明。

附图说明

图1示出实施例的半导体装置100的俯视图的一例。

图2示出图1的区域A的放大图的一例。

图3是示出图2的a-a'截面的一例的图。

图4A示出比较例的半导体装置200的放大截面图。

图4B示出实施例的半导体装置100的放大截面图的一例。

图5A是示出实施例的半导体装置100的制造方法的一例的图。

图5B是示出实施例的半导体装置100的制造方法的一例的图。

图5C是示出实施例的半导体装置100的制造方法的另一例的图。

图6是示出Ti离子的注入加速电压与注入深度之间的关系的图。

图7示出实施例的半导体装置100的放大截面图的一例。

符号说明

10…半导体基板，12…发射区，14…基区，15…接触区，16…蓄积区，17…阱区，18…漂移区，21…正面，22…集电区，23…背面，24…集电电极，25…连接部，30…虚设沟槽部，31…延伸部分，32…虚设绝缘膜，33…连接部分，34…虚设导电部，38…层间绝缘膜，40…栅极沟槽部，41…延伸部分，42…栅极绝缘膜，43…连接部分，44…栅极导电部，50…栅极金属层，52…发射电极，54…接触孔，55…接触孔，57…底面，58…侧壁，60…插塞，62…TiN层，64…第一TiN层，65…Ti硅化物层，66…第二TiN层，68…Ti层，70…晶体管部，71…台面部，80…二极管部，81…台面部，82…阴极区，85…寿命控制区，90…边界部，91…台面部，95…抗蚀剂掩模，100…半导体装置，102…端边，160…有源区，162…边缘终端结构部，200…半导体装置，254…接触孔。

具体实施方式

以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求书所涉及的发明。另外，实施方式中说明的特征的全部组合未必是发明的技术方案所必须的。

在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”、“正”、“背”的方向并不限于重力方向或半导体装置实际安装时的向基板等的安装方向。

在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。在本说明书中，将与半导体基板的正面平行的面设为XY面，将半导体基板的深度方向设为Z轴。应予说明，在本说明书中，将在Z轴方向对半导体基板进行观察的情况称为俯视。

在各实施例中，虽然示出了将第一导电型设为N型、将第二导电型设为P型的例子，但也可以将第一导电型设为P型、将第二导电型设为N型。在该情况下，各实施例中的基板、层、区域等的导电型分别成为相反的极性。

在本说明书中，在前缀有N的层或区域中，是指电子为多数载流子，在前缀有P的层或区域中，是指空穴为多数载流子。另外，对N、P标注的+意味着掺杂浓度比未标注+的层和/或区域的掺杂浓度高，对N、P标注的-意味着掺杂浓度比未标注-的层和/或区域的掺杂浓度低，对N、P标注的++意味着掺杂浓度比标注+的层和/或区域的掺杂浓度高，对N、P标注的--意味着比标注-的层和/或区域的掺杂浓度低。

在本说明书中，掺杂浓度是指施主化或受主化而得的掺杂剂的浓度。因此，其单位为/cm

另外，在本说明书中，剂量是指在进行离子注入时注入到晶片的单位面积的离子的个数。因此，其单位为/cm

因此，在本说明书中，可以将掺杂浓度的高低替换为剂量的高低。即，在一个区域的掺杂浓度比其他区域的掺杂浓度高的情况下，能够理解为该区域的剂量比其他区域的剂量高。

图1示出实施例的半导体装置100的俯视图的一例。在图1中，示出将各部件投影到半导体基板10的正面而得的位置。在图1中，仅示出半导体装置100的一部分的部件，省略另一部分的部件。

半导体装置100具备半导体基板10。半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况下，是指从半导体基板10的正面侧进行观察。本例的半导体基板10具有在俯视时彼此对置的两组端边102。在图1中，X轴和Y轴与某一个端边102平行。另外，Z轴与半导体基板10的正面垂直。

在半导体基板10设置有有源区160。有源区160是在半导体装置100动作的情况下主电流沿深度方向在半导体基板10的正面与背面之间流通的区域。在有源区160的上方设置有发射电极，但是在图1中省略。

在有源区160设置有包括IGBT等晶体管元件的晶体管部70和包括续流二极管(FWD)等二极管元件的二极管部80。例如，半导体装置100是反向导通IGBT(RC-IGBT：Reverse Conducting IGBT)。应予说明，半导体装置100可以是IGBT，也可以是MOS晶体管。

在图1的例子中，晶体管部70和二极管部80沿着半导体基板10的正面的预定的排列方向(在本例中为X轴方向)交替地配置。在另一例中，在有源区160可以仅设置有晶体管部70。

在图1中，对配置有晶体管部70的区域标注符号“I”，对配置有二极管部80的区域标注符号“F”。在本说明书中，有时将俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长度。即，晶体管部70的Y轴方向上的长度比X轴方向上的宽度大。同样地，二极管部80的Y轴方向上的长度比X轴方向上的宽度大。晶体管部70和二极管部80的延伸方向可以与后述的各沟槽部的长度方向相同。

在图1中，晶体管部70的Y轴方向上的端部位于比二极管部80的Y轴方向上的端部更靠端边102侧的位置。另外，晶体管部70的X轴方向上的宽度比二极管部80的X轴方向上的宽度宽。

二极管部80在与半导体基板10的背面相接的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的背面，在除了阴极区以外的区域可以设置有P+型的集电区。

晶体管部70在与半导体基板10的背面相接的区域具有P+型的集电区。另外，晶体管部70在半导体基板10的正面侧周期性地配置有N型的发射区、P型的基区、栅极导电部和具有栅极绝缘膜的栅极沟槽部。

半导体装置100可以在半导体基板10的上方具有一个以上的焊盘。作为一例，半导体装置100可以具有栅极焊盘、阳极焊盘、阴极焊盘和电流检测焊盘等焊盘。各焊盘配置于端边102的附近。端边102的附近是指俯视时的端边102与发射电极之间的区域。在实际安装半导体装置100时，各焊盘可以经由导线等布线与外部的电路连接。

在俯视时，栅极金属层50配置在有源区160与半导体基板10的端边102之间。栅极金属层50将栅极沟槽部与栅极焊盘连接。在俯视时，本例的栅极金属层50包围有源区160。在俯视时，可以将被栅极金属层50包围的区域作为有源区160。

本例的半导体装置100在有源区160与端边102之间具备边缘终端结构部162。本例的边缘终端结构部162配置在栅极金属层50与端边102之间。边缘终端结构部162缓和半导体基板10的正面侧的电场集中。边缘终端结构部162可以具有多个保护环。保护环是与半导体基板10的正面相接的P型的区域。通过设置多个保护环，能够使有源区160的上表面侧的耗尽层向外侧延伸，从而能够提高半导体装置100的耐压。边缘终端结构部162还可以具备以包围有源区160的方式呈环状设置的场板和降低表面电场部中的至少一者。

图2是示出图1的区域A的一例的放大图。在俯视时，区域A是半导体装置100的Y轴方向负侧的边缘侧的晶体管部70与二极管部80之间的边界周边。

晶体管部70是将设置于半导体基板10的背面侧的集电区22投影到半导体基板10的正面而得的区域。作为一例，本例的集电区22为P+型。晶体管部70包括IGBT等晶体管。晶体管部70包括位于晶体管部70与二极管部80的边界的边界部90。边界部90设置于晶体管部70内的与二极管部80邻接的台面部，并且边界部90是不作为晶体管动作的区域。

二极管部80是将设置于半导体基板10的背面侧的阴极区82投影到半导体基板10的正面而得的区域。作为一例，本例的阴极区82为N+型。二极管部80包括在半导体基板10的正面与晶体管部70邻接地设置的续流二极管(FWD：Free Wheel Diode)等二极管。

半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。

本例的半导体装置100在半导体基板10的正面具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15和阱区17。另外，本例的半导体装置100具备设置于半导体基板10的正面的上方的发射电极52和栅极金属层50。

发射电极52设置于栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15和阱区17的上方。另外，栅极金属层50设置于栅极沟槽部40和阱区17的上方。

发射电极52和栅极金属层50由包含金属的材料形成。发射电极52的至少一部分区域可以由铝、铝-硅合金、或者铝-硅-铜合金形成。栅极金属层50的至少一部分区域可以由铝、铝-硅合金、或者铝-硅-铜合金形成。发射电极52和栅极金属层50可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的阻挡金属。发射电极52和栅极金属层50彼此分离地设置。

发射电极52和栅极金属层50隔着层间绝缘膜38设置于半导体基板10的上方。在图2中省略了层间绝缘膜38。在层间绝缘膜38贯通地设置有接触孔54、接触孔55和接触孔56。

接触孔55将晶体管部70的栅极沟槽部40内的栅极导电部与栅极金属层50连接。也可以在接触孔55的内部设置有由钨等形成的插塞。

接触孔56将设置于晶体管部70和二极管部80的虚设沟槽部30内的虚设导电部与发射电极52连接。也可以在接触孔56的内部设置有由钨等形成的插塞。

连接部25将发射电极52或栅极金属层50等正面侧电极与半导体基板10电连接。在一例中，连接部25设置于栅极金属层50与栅极导电部之间的包含接触孔55内的区域。连接部25还设置于发射电极52与虚设导电部之间的包含接触孔56内的区域。连接部25是钨等金属和/或掺杂有杂质的多晶硅等具有导电性的材料。另外，连接部25也可以具有氮化钛等阻挡金属。在此，连接部25是掺杂有N型杂质的多晶硅(N+)。连接部25隔着氧化膜等绝缘膜等设置于半导体基板10的正面的上方。

栅极沟槽部40沿着预先设定的排列方向(在本例中为X轴方向)以预先设定的间隔排列。本例的栅极沟槽部40可以具有沿着与半导体基板10的正面平行并且与排列方向垂直的延伸方向(在本例中为Y轴方向)延伸的两个延伸部分41、以及将两个延伸部分41连接的连接部分43。

连接部分43优选至少一部分形成为曲线状。通过将栅极沟槽部40的两个延伸部分41的端部连接，能够缓和延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43，栅极金属层50可以与栅极导电部连接。

虚设沟槽部30是设置于其内部的虚设导电部与发射电极52电连接的沟槽部。虚设沟槽部30与栅极沟槽部40同样地沿着预先设定的排列方向(在本例中为X轴方向)以预先设定的间隔排列。本例的虚设沟槽部30与栅极沟槽部40同样地可以在半导体基板10的正面具有U字形状。即，虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分31和将两个延伸部分31连接的连接部分33。

本例的晶体管部70具有使一个栅极沟槽部40和一个虚设沟槽部30重复排列而成的结构。即，本例的晶体管部70以1：1的比率具有栅极沟槽部40和虚设沟槽部30。例如，晶体管部70在两个延伸部分41之间具有一个延伸部分31。另外，晶体管部70具有与栅极沟槽部40相邻的两个延伸部分31。

但是，栅极沟槽部40与虚设沟槽部30的比率不限于本例。栅极沟槽部40与虚设沟槽部30的比率也可以是2：3，还可以是2：4。另外，也可以是在晶体管部70不设置虚设沟槽部30而全部为栅极沟槽部40的所谓的全栅(full gate)结构。

阱区17设置于比后述的漂移区18更靠半导体基板10的正面侧的位置。阱区17是被设置于半导体装置100的边缘侧的阱区的一例。作为一例，阱区17为P+型。阱区17从设置有栅极金属层50的一侧的有源区的端部起在预先设定的范围形成。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的栅极金属层50侧的一部分区域形成于阱区17。栅极沟槽部40和虚设沟槽部30的延伸方向的端部的底部可以被阱区17覆盖。

在晶体管部70中，接触孔54形成于发射区12和接触区15的各区域的上方。在二极管部80中，接触孔54设置于基区14的上方。任一接触孔54均未设置于在Y轴方向两端设置的阱区17的上方。这样，在层间绝缘膜形成有一个或多个接触孔54。一个或多个接触孔54可以以沿延伸方向延伸的方式设置。在接触孔54的内部设置有后述的插塞60。

边界部90是在晶体管部70中与二极管部80邻接的区域。即，边界部90是晶体管部70的一部分，并且具有与晶体管部70的其他区域同样的元件结构。如后所述，边界部90是设置有寿命控制区85的区域，所述寿命控制区85通过从半导体基板10的正面侧照射粒子束而形成。

台面部71和台面部81以及台面部91是在与半导体基板10的正面平行的面内与沟槽部邻接地设置的台面部。台面部是指被相邻的两个沟槽部夹持的半导体基板10的部分，可以是从半导体基板10的正面起到各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的延伸部分作为一个沟槽部。即，可以将被两个延伸部分夹持的区域作为台面部。

台面部71在晶体管部70中与虚设沟槽部30和栅极沟槽部40中的至少一者邻接地设置。台面部71在半导体基板10的正面具有阱区17、发射区12、基区14和接触区15。在台面部71中，发射区12和接触区15在延伸方向上交替地设置。

台面部81在二极管部80中设置于被相邻的虚设沟槽部30夹持的区域。本例的台面部81在半导体基板10的正面具有基区14，在Y轴方向的负侧具有阱区17。在台面部81，可以在基区14的正面设置有接触区15。

基区14是在晶体管部70和二极管部80中设置于半导体基板10的正面侧的区域。作为一例，基区14为P-型。在半导体基板10的正面，基区14可以设置于台面部71的Y轴方向上的两端部。应予说明，图2仅示出该基区14的Y轴方向的负侧的端部。

发射区12是与漂移区18相同的导电型并且掺杂浓度比漂移区18的掺杂浓度高的区域。作为一例，本例的发射区12为N+型。发射区12的掺杂剂的一例是砷(As)。发射区12在台面部71的正面与栅极沟槽部40相接地设置。发射区12可以从夹持台面部71的两条沟槽部中的一个沟槽部沿X轴方向延伸而设置到另一个沟槽部。发射区12还设置于接触孔54的下方。

另外，发射区12可以与虚设沟槽部30相接，也可以不与虚设沟槽部30相接。本例的发射区12与虚设沟槽部30相接。发射区12可以不设置于台面部81。

接触区15为与基区14的导电型相同，并且是掺杂浓度比基区14的掺杂浓度高的区域。作为一例，本例的接触区15为P+型。本例的接触区15设置于台面部71的正面。接触区15可以从夹持台面部71的两条沟槽部中的一个沟槽部沿X轴方向延伸而设置到另一个沟槽部。

接触区15可以与栅极沟槽部40相接，也可以不与栅极沟槽部40相接。另外，接触区15可以与虚设沟槽部30相接，也可以不与虚设沟槽部30相接。在本例中，接触区15与虚设沟槽部30和栅极沟槽部40相接。接触区15还设置于接触孔54的下方。

图3是示出图2中的a-a'截面的一例的图。a-a'截面是在晶体管部70中通过接触区15的XZ面。在a-a'截面中，本例的半导体装置100具有半导体基板10、层间绝缘膜38接触区15和集电电极24。发射电极52形成于半导体基板10和层间绝缘膜38的上方。

漂移区18是设置于半导体基板10的区域。作为一例，本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未形成其他掺杂区而残留的区域。即，漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。

缓冲区20是设置于漂移区18的下方的区域。本例的缓冲区20与漂移区18的导电型相同，作为一例为N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达集电区22和阴极区82的场截止层而发挥功能。

集电区22是在晶体管部70中设置于缓冲区20的下方的、导电型与漂移区18的导电型不同的区域。阴极区82是在二极管部80中设置于缓冲区20的下方的导电型与漂移区18的导电型相同的区域。集电区22与阴极区82之间的边界是晶体管部70与二极管部80之间的边界。

集电电极24形成于半导体基板10的背面23。集电电极24由金属等导电材料形成。

基区14是在台面部71和台面部811中设置于漂移区18的上方的、导电型与漂移区18的导电型不同的区域。作为一例，本例的基区14为P-型。基区14与栅极沟槽部40相接地设置。基区14可以与虚设沟槽部30相接地设置。

发射区12设置于基区14与正面21之间。在另一截面中，发射区12可以设置于台面部71的正面21。本例的发射区12不设置于台面部81。发射区12与栅极沟槽部40相接地设置。发射区12可以与虚设沟槽部30相接，也可以不与虚设沟槽部30相接。

蓄积区16是设置于比漂移区18更靠半导体基板10的正面21侧的位置的区域。本例的蓄积区16的导电型与漂移区18的导电型相同，作为一例为N+型。蓄积区16设置于晶体管部70和二极管部80。但是，晶体管部70和二极管部80也可以不设置蓄积区16。

另外，蓄积区16与栅极沟槽部40相接地设置。蓄积区16可以与虚设沟槽部30相接，也可以不与虚设沟槽部30相接。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。蓄积区16的离子注入的剂量可以为1E12cm

一个以上的栅极沟槽部40和一个以上的虚设沟槽部30被设置于正面21。各沟槽部从正面21起被设置到漂移区18为止。在设置有发射区12、基区14、接触区15和蓄积区16中的至少任一个的区域中，各沟槽部也贯通这些区域而到达漂移区18。沟槽部贯通掺杂区并不限于以在形成掺杂区后形成沟槽部的顺序进行制造。在形成沟槽部之后，在沟槽部之间形成掺杂区的情况也包含在沟槽部贯通掺杂区的情况中。

栅极沟槽部40具有设置于正面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式设置。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置于比栅极绝缘膜42更靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38覆盖。

栅极导电部44包括在半导体基板10的深度方向上隔着栅极绝缘膜42而与在台面部71侧邻接的基区14对置的区域。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽相接的界面的表层形成由电子的反型层形成的沟道。

虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于正面21侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设导电部34设置于虚设沟槽的内部，并且设置于比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在正面21被层间绝缘膜38覆盖。

层间绝缘膜38设置于正面21。在层间绝缘膜38的上方设置有发射电极52。在层间绝缘膜38设置有用于将发射电极52与半导体基板10电连接的一个或多个接触孔54。接触孔55和接触孔56也同样地可以贯通层间绝缘膜38而设置。

在漂移区18，局部地设置有含有寿命抑制剂的寿命控制区85。寿命抑制剂例如是通过注入氦离子、氢离子(质子)、重氢离子等而形成于半导体基板10的预定的深度位置的晶体缺陷。寿命控制区85促进在二极管部80关断时在基区14产生的空穴与从阴极区82注入的电子之间的复合，抑制反向恢复时的峰电流。

本例的寿命控制区85通过使用掩模从半导体基板10的正面21照射质子或氦而形成。作为一例，在利用掩模遮蔽不形成寿命控制区85的区域的状态下，通过掩模的开口部而照射质子或氦。质子或氦不被照射到被掩模遮蔽的区域。或者，寿命控制区85也可以通过不使用掩模，而是从半导体基板10的正面21向整个面照射质子或氦而形成。

在图3中，用“×”的记号表示寿命抑制剂的浓度分布的Z轴方向上的峰位置。寿命控制区85可以设置为在Z轴方向上具有多个寿命抑制剂的浓度分布的峰。

本例的寿命控制区85从二极管部80起遍及晶体管部70的至少一部分而连续地设置。在晶体管部70中，设置有寿命控制区85的区域相当于边界部90。在二极管部导通时，不仅产生从二极管部80的基区14朝向阴极区82的空穴电流，还产生从晶体管部70的基区14朝向阴极区82的空穴电流。在晶体管部70中，通过将寿命控制区85设置于边界部90，促进载流子湮灭，从而降低关断时的反向恢复损耗。

但是，在边界部90的栅极沟槽部40中，在从半导体基板10的正面21照射氦或质子时，对栅极绝缘膜42产生损伤，界面态发生变化。如果对被照射的栅极绝缘膜42施加栅极电压，则与未被照射的栅极绝缘膜42相比，容易在邻接的基区14形成反型层。因此，在边界部90，与晶体管部70的除了边界部90以外的区域相比，阈值电压降低。

图4A示出比较例的半导体装置200的放大截面图。在此，主要对设置于台面部的上方的接触孔进行说明。在此说明的接触孔254与图2～图3中说明的半导体装置100的接触孔54对应，除了接触孔254的结构以外，半导体装置200具有与半导体装置100同样的结构。因此，在图4A中，对与半导体装置100共同的要素标注相同的符号，并省略说明。

应予说明，在图4A中，作为一例，示出了设置于栅极沟槽部40与虚设沟槽部30之间的台面部71的上方的接触孔254，但其他接触孔254也具有同样的结构。另外，图4A示出了通过接触区15的XZ截面的接触孔254的结构，但在通过发射区12等的XZ截面中也可以是同样的结构。

接触孔254具有底面57和侧壁58。接触孔254具有侧壁58倾斜而成的锥形形状。但是，接触孔254的侧壁58可以与半导体基板10的正面21大致垂直地设置。如图4A所示，底面57可以是半导体基板10的正面21上的平坦的面，也可以朝向中心凹陷成凹状。

接触孔254的底面57和侧壁58被Ti层68覆盖，在Ti层68上设置有层叠的TiN层62。Ti层68和TiN层62作为阻挡金属而发挥功能。Ti层68和TiN层62由溅射到接触孔254的内部的Ti/TiN形成。

在接触孔254的内部，隔着Ti层68和TiN层62设置有导电性材料的插塞60。作为一例，插塞60是通过使用了WF6气体等的CVD法形成的钨膜。

半导体基板10具有与接触孔254的底面57相接的Ti硅化物层65。即，Ti层68在侧壁58与层间绝缘膜38相接，在底面57与Ti硅化物层65相接。Ti硅化物层65通过溅射到接触孔254的内部的Ti与半导体基板10的硅结合而形成。Ti硅化物层65形成阻挡金属与半导体基板10的欧姆接触。

如上所述，半导体装置200具有寿命控制区85。因为通过从半导体基板10的正面21侧照射粒子束而形成寿命控制区85，所以在边界部90，因栅极绝缘膜42受到损伤从而阈值电压降低。

这样的栅极绝缘膜42的损伤能够通过氢退火将悬空键封端而恢复。然而，由于Ti的贮氢能力，大部分通过层间绝缘膜38的氢被贮藏于Ti层68。其结果是，阻碍栅极绝缘膜42的损伤恢复。

图4B示出实施例的半导体装置100的放大截面图的一例。在此，与图4A同样地，对设置于台面部71的上方的接触孔54进行说明，因此对与图4A共同的要素标注相同的符号，并省略说明。

本例的接触孔54具有侧壁58倾斜而成的锥形形状。接触孔54的锥角α为80度以上且小于90度。在此，锥角α是指侧壁58与半导体基板10的正面21所成的角。通过将锥角α设在80度以上且小于90度的范围，抑制侧壁58的Ti层的形成。

接触孔54的侧壁58被第一TiN层64覆盖，在第一TiN层64上设置有层叠的第二TiN层66。第一TiN层64和第二TiN层66单独或集成地构成如图4A所示的TiN层62，并且作为阻挡金属发挥功能。

第一TiN层64覆盖接触孔54的侧壁58的整个面，在侧壁58与层间绝缘膜38相接。另一方面，第一TiN层64未设置于接触孔54的底面57。在接触孔54的底面57设置有第二TiN层66。即，第二TiN层66在接触孔54的侧壁58覆盖第一TiN层64，在接触孔54的底面57中，第二TiN层66设置于半导体基板10的Ti硅化物层65的上表面。

注入于接触孔54的底面57的Ti离子中堆积于侧壁58的Ti离子氮化而形成第一TiN层64。另一方面，堆积于接触孔54的底面57的Ti离子与半导体基板10的硅结合而形成Ti硅化物层65。由在形成第一TiN层64和Ti硅化物层65后在接触孔54的内部溅射的TiN形成第二TiN层66。

Ti硅化物层65的厚度可以为10nm以上且100nm以下，也可以为20nm以上且30nm以下。通过在这样的范围内设置Ti硅化物层65，能够在形成接触的同时维持生产效率。第一TiN层64的厚度可以小于Ti硅化物层65的厚度的1/2，也可以小于Ti硅化物层65的厚度的1/5。

图5A～图5B是示出实施例的半导体装置100的制造方法的一例的图。在此，对在半导体基板10依次形成接触孔54、第一TiN层64、Ti硅化物层65、第二TiN层66和插塞60的工艺进行说明，所述半导体基板在正面21形成有元件结构，并且设置有层间绝缘膜38。

在步骤S102中，在层间绝缘膜38上形成抗蚀剂掩模95。接下来，在步骤S104中，经由抗蚀剂掩模95将层间绝缘膜38从上表面蚀刻到半导体基板10的正面21为止，从而形成接触孔54。在此，以接触孔54的锥角α成为80度以上且小于90度的方式进行蚀刻。通过以80度以上且小于90度的范围的锥角α形成接触孔54，从而在后续的离子注入工艺中，抑制Ti离子堆积于侧壁58。在形成接触孔54后，为了去除形成于表面的自然氧化膜，可以用BHF水溶液对接触孔54的底面57和侧壁58进行湿式蚀刻。

在步骤S106中，经由抗蚀剂掩模95向接触孔54的底面以离子方式注入Ti。在此，Ti离子的剂量可以为1E15/cm

Ti离子的注入加速电压可以为1keV以上且100keV以下，也可以为15keV以上且30keV以下。Ti离子的注入加速电压也是决定Ti硅化物层65的厚度的参数之一。通过以这样的注入加速电压注入Ti离子，从而形成具有足够厚度的Ti硅化物层65，并且Ti硅化物层65形成于比半导体基板10的正面21更深的位置，防止半导体基板10的硅与接触孔54的底面57相接。

另外，离子注入与溅射相比容易保持指向性，因此能够使Ti选择性地堆积于接触孔54的底面57，抑制向侧壁58的堆积。进一步地，对于溅射来说，虽然为了在比抗蚀剂的耐热温度高的温度下进行处理而无法使用抗蚀剂掩模，但是在离子注入中可以使用抗蚀剂掩模。

在注入Ti离子之后，去除抗蚀剂掩模95。此时，可以与抗蚀剂掩模95一起去除残留在抗蚀剂掩模95上的不需要的Ti及其化合物等。

在步骤S108中，通过退火在接触孔54的底面57形成Ti硅化物层65。退火可以是RTA(Rapid Thermal Anneal：快速热退火)。Ti硅化物层65的厚度可以为10nm以上且100nm以下，也可以为20nm以上且30nm以下。通过在这样的范围内设置Ti硅化物层65，能够在形成接触的同时维持生产效率。

另外，在之前的步骤S106中以离子方式被注入的Ti也少许堆积于接触孔54的侧壁58。在步骤S108中，堆积于接触孔54的侧壁58的Ti离子通过退火而氮化，形成第一TiN层64。即，堆积于接触孔54的底面57的Ti离子与硅结合而形成Ti硅化物层65，由于堆积于侧壁58的Ti离子与氮结合而形成第一TiN层64，因此不形成Ti层。第一TiN层64的厚度可以小于Ti硅化物层65的厚度的1/2，也可以小于Ti硅化物层65的厚度的1/5。

在步骤S110中，在接触孔54溅射TiN。接下来，在步骤S112中，通过退火在第一TiN层64和Ti硅化物层65上形成第二TiN层66。之后，在步骤S114中，在接触孔54中埋入导电性材料，形成插塞60。作为一例，通过在第二TiN层66上使钨CVD生长而形成插塞60。然后，在层间绝缘膜38上形成发射电极52。

然后，在步骤S116中，从半导体基板10的正面21侧形成寿命控制区85。在此，从发射电极52的上方照射质子或氦。可以在利用掩模遮蔽未形成寿命控制区85的区域(晶体管部70的除了边界部90以外的区域)的状态下，通过掩模的开口部照射质子或氦。或者，也可以不使用掩模，而对半导体基板10的整个面照射质子或氦来形成寿命控制区85。

图5C是示出实施例的半导体装置100的制造方法的另一例的图。在此，以与图5A所示的制造方法的不同点为中心进行说明。在本例中，在步骤S104中形成接触孔54之后，去除抗蚀剂掩模95。接着，在步骤S107中，从半导体基板10的正面21侧向整个面以离子方式注入Ti。

即，在本例中，不经由抗蚀剂掩模95地以离子方式注入Ti，因此不但在接触孔54的底面57和侧壁58上堆积Ti，而且在层间绝缘膜38上也堆积Ti。堆积在层间绝缘膜38上的Ti可以通过蚀刻而被去除。

Ti离子的剂量可以如关于图5A的步骤S106所说明的那样。接着，进行步骤S108，但这以后的工序与图5A～图5B相同，因此省略说明。

图6是示出Ti离子的注入加速电压与注入深度之间的关系的图。图6示出以Ti离子的注入加速电压(keV)为横轴、以注入深度(nm)为纵轴的图表。在此，Ti离子的注入深度是指被注入的Ti离子的峰深度。

作为一例，如果将Ti离子的注入加速电压设为15keV～30keV，则注入深度成为20nm～30nm，得到厚度为20nm～30nm的Ti硅化物层65。另外，如果将Ti离子的注入加速电压设为1keV～50keV，则注入深度成为10nm～50nm，得到厚度为10nm～50nm的Ti硅化物层65。

图7示出实施例的半导体装置100的放大截面图的一例。如图7所示，接触孔54可以具有半导体基板10的正面21侧的第一部分54-1和位于第一部分54-1上的第二部分54-2，所述第二部分54-2的锥角与所述第一部分54-1的锥角不同。层间绝缘膜38可以具有在第一层38-1上层叠第二层38-2而成的层叠结构，第一层38-1与第一部分54-1对应，第二层38-2与第二部分54-2对应，并且第二层38-2的材料与第一层38-1的材料不同。在本例中，第一层38-1为HTO膜，第二层38-2为BPSG膜。

在本例中，第一部分54-1的锥角α1大于第二部分54-2的锥角α2。接触孔54的底面57和侧壁58在阻挡金属形成工艺之前利用BHF水溶液进行湿式蚀刻，但第二层38-2的针对BHF水溶液的蚀刻速率大于第一层38-1的针对BHF水溶液的蚀刻速率。于是，本例的接触孔54具有阶梯状的结构，所述阶梯状的结构与层间绝缘膜38的第一层38-1和第二层38-2对应地，第二部分54-2的深度方向上的截面比第一部分54-1的深度方向上的截面大。

这样，根据本例，Ti被以离子方式注入于接触孔54的底面57。由于离子注入与溅射相比容易保持指向性，因此能够使Ti选择性地堆积于接触孔54的底面57，抑制Ti堆积于侧壁58。因此，氢不会被接触孔54的Ti层贮藏，能够恢复边界部90的栅极绝缘膜42的损伤，防止阈值电压的降低。

另外，由于像这样防止了阈值电压的降低，因此能够通过从半导体基板10的正面21照射质子或氦而形成寿命控制区85。因此，与从半导体基板10的背面23照射质子或氦的情况相比，注入深度可以较小，因此能够使寿命抑制剂的制造装置小型化。

以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说，能够对上述实施方式施加各种变更或改良是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包括在本发明的技术范围内。

应当注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“先于”、“早于”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接着”等进行了说明，也并不意味着必须以这一顺序来实施。

权利要求书(按照条约第19条的修改)

1.一种半导体装置的制造方法，其特征在于，包括：

从半导体基板的正面侧形成寿命控制区的步骤；

在接触孔的底面以离子方式注入Ti的步骤，所述接触孔贯通配置于所述半导体基板的正面上的层间绝缘膜而设置；以及

利用退火在所述接触孔的底面形成Ti硅化物层的步骤。

2.根据权利要求1所述的半导体装置的制造方法，其特征在于，

在所述以离子方式注入的步骤中，Ti的剂量为1E15/cm

3.根据权利要求1所述的半导体装置的制造方法，其特征在于，

在所述以离子方式注入的步骤中，Ti的剂量为1E17/cm

4.根据权利要求1所述的半导体装置的制造方法，其特征在于，

在所述以离子方式注入的步骤中，Ti的注入加速电压为1keV以上且100keV以下。

5.根据权利要求4所述的半导体装置的制造方法，其特征在于，

在所述以离子方式注入的步骤中，Ti的注入加速电压为15keV以上且30keV以下。

6.根据权利要求1所述的半导体装置的制造方法，其特征在于，

在所述接触孔的侧壁形成有以离子方式注入的Ti氮化而成的第一TiN层，所述第一TiN层的厚度小于所述Ti硅化物层的厚度的1/2。

7.根据权利要求6所述的半导体装置的制造方法，其特征在于，

所述第一TiN层的厚度小于所述Ti硅化物层的厚度的1/5。

8.根据权利要求6或7所述的半导体装置的制造方法，其特征在于，

在所述形成Ti硅化物层的步骤之后，还包括在所述接触孔溅射TiN，利用退火在所述第一TiN层和所述Ti硅化物层上形成第二TiN层的步骤。

9.根据权利要求8所述的半导体装置的制造方法，其特征在于，

在形成所述第二TiN层的步骤之后，还包括在所述接触孔埋入导电性材料的步骤。

10.根据权利要求1所述的半导体装置的制造方法，其特征在于，包括：

形成抗蚀剂掩模的步骤；

经由所述抗蚀剂掩模向所述接触孔的底面以离子方式注入Ti的步骤；以及

通过去除所述抗蚀剂掩模来去除残留的Ti的步骤。

11.根据权利要求1所述的半导体装置的制造方法，其特征在于，

所述半导体装置是在所述半导体基板设置有晶体管部和二极管部的RC-IGBT。

12.一种半导体装置，其特征在于，具备：

半导体基板，其具有晶体管部和二极管部；以及

层间绝缘膜，其配置在所述半导体基板的正面上，并且被贯通地设置有接触孔，

所述半导体基板具有寿命控制区，所述寿命控制区从所述二极管部起遍及所述晶体管部的至少一部分地从所述半导体基板的正面形成，

在所述接触孔的底面设置有Ti硅化物层，

在所述接触孔的侧壁，与所述层间绝缘膜相接地设置有TiN层。

13.(修改后)根据权利要求12所述的半导体装置，其特征在于，

所述TiN层具有第一TiN层和与所述第一TiN层不同的第二TiN层，所述第一TiN层与所述接触孔的侧壁相接地设置，所述第二TiN层在所述接触孔的侧壁覆盖所述第一TiN层而设置。

14.(修改后)根据权利要求13所述的半导体装置，其特征在于，

所述第二TiN层设置于所述Ti硅化物层的上表面。

15.(修改后)根据权利要求12所述的半导体装置，其特征在于，

所述TiN层覆盖所述接触孔的整个侧壁。

16.(修改后)根据权利要求12或15所述的半导体装置，其特征在于，

所述TiN层还设置于所述Ti硅化物层的上表面。

17.(修改后)根据权利要求12所述的半导体装置，其特征在于，

所述Ti硅化物层的厚度为10nm以上且100nm以下。

18.(修改后)根据权利要求17所述的半导体装置，其特征在于，

所述Ti硅化物层的厚度为20nm以上且30nm以下。

19.(修改后)根据权利要求12所述的半导体装置，其特征在于，

所述接触孔的锥角为80度以上且小于90度。

20.(追加)根据权利要求12所述的半导体装置，其特征在于，

所述接触孔具有所述半导体基板的正面侧的第一部分、以及位于所述第一部分上的第二部分，所述第二部分的锥角与所述第一部分的锥角不同。

21.(追加)根据权利要求20所述的半导体装置，其特征在于，

所述层间绝缘膜具有在第一层上层叠第二层而成的层叠结构，所述第一层与所述第一部分对应，所述第二层与所述第二部分对应，所述第二层的材料与所述第一层的材料不同。

22.(追加)根据权利要求21所述的半导体装置，其特征在于，

所述第一层是HTO膜。