半导体器件中的片上电容器及其形成方法

相关申请的交叉引用

本申请要求于2020年9月2日提交的、标题为“ON-CHIP CAPACITOR STRUCTURES INSEMICONDUCTOR DEVICES(半导体器件中的片上电容器结构)”的国际申请No.PCT/CN2020/112959、以及2020年9月2日提交的、标题为“METHODS FOR FORMING ON-CHIP CAPACITORSTRUCTURES IN SEMICONDUCTOR DEVICES(用于在半导体器件中形成片上电容器结构的方法)”的国际申请No.PCT/CN2020/112962的优先权的权益，通过引用的方式将这两个国际申请的全部内容并入本文中。

背景技术

本公开的实施例涉及半导体器件及其制造方法。

集成电路技术允许在硅管芯上创建多种类型的器件。最常见的器件是晶体管、二极管、电阻器或电容器。电容器是在半导体器件中用于存储电荷的元件。电容器包括两个由绝缘材料隔开的导电板。电容器用于诸如电子滤波器、模数转换器、存储器件、控制应用以及许多其他类型的半导体器件应用之类的应用中。

各种类型的电容器设计已被用于集成片上电容器中以减小电容器所占据的管芯面积并增加电容密度，所述电容器设计包括例如金属-绝缘体-金属(MIM)电容器、金属-氧化物-金属(MOM)电容器、金属-氧化物-半导体(MOS)电容器、金属边缘电容器、沟槽电容器和结电容器，仅举几例。

发明内容

本文公开了半导体器件及其形成方法的实施例。

在一个示例中，一种半导体器件包括：至少一个电介质层对，其包括第一电介质层和与第一电介质层不同的第二电介质层；与至少一个电介质层对接触的层间电介质(ILD)层；以及一个或多个电容器，每个电容器垂直延伸穿过ILD层并与至少一个电介质层对接触。

在另一示例中，一种三维(3D)存储器件包括半导体层、在半导体层的一侧上的存储堆叠层、以及设置在3D存储器件的在存储堆叠层外部的外围区域中的多个第一触点。存储堆叠层包括多个导电/电介质层对，每个导电/电介质层对包括导电层和第一电介质层。

在又一示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成电介质堆叠层。电介质堆叠层包括多个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。蚀刻电介质堆叠层以在器件区域中形成阶梯结构，在外围区域中留下至少一个电介质层对。在外围区域中的至少一个电介质层对上形成ILD层。在至少一个电介质层对上方形成与之接触的多个第一触点，每个第一触点垂直延伸穿过ILD层。

附图说明

并入本文中并构成说明书一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并使相关领域的技术人员能够制造和使用本公开。

图1示出了根据本公开的一些实施例的具有片上电容器的示例性3D存储器件的横截面的侧视图。

图2示出了根据本公开的一些实施例的具有片上电容器的示例性3D存储器件的平面图。

图3示出了根据本公开的一些实施例的3D半导体器件中的片上电容器的示意图。

图4A和图4B分别示出了根据本公开的一些实施例的具有片上电容器的示例性3D半导体器件的横截面的平面图和侧视图。

图5示出了根据本公开的一些实施例的具有片上电容器的示例性3D存储器件的横截面的侧视图。

图6A-6E示出了根据本公开的各种实施例的用于形成具有片上电容器的示例性3D存储器件的制造工艺。

图7示出了根据本公开的一些实施例的用于形成具有片上电容器的示例性3D存储器件的方法的流程图。

将参考附图描述本公开的实施例。

具体实施方式

尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。

要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围中。

通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。

应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在器件使用或操作中的不同取向。器件可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。

如本文所使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶片的非导电材料制成。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体层和接触层(其中形成互连线和/或垂直互连接入(VIA)触点)和一个或多个电介质层。

如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。

如本文所使用的，术语“3D NAND存储串”是指一种半导体器件，其在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文中被称为“存储串”，例如NAND存储串)，以使得存储串在相对于衬底的垂直方向上延伸。如文中使用的，术语“垂直/垂直地”是指标称地垂直于衬底的横向表面。

在诸如NAND闪存存储器件的一些半导体器件中，在外围电路中形成片上电容器。由于电容器是外围电路中最庞大的器件，因此片上电容器的常规设计限制了外围电路的管芯面积的缩小以及金属布线的灵活性。特别是，对于其中堆叠了多个芯片的某些3D半导体器件，即使在一个芯片上的大面积的片上电容器也可能限制整个器件尺寸的缩小。

根据本公开的各种实施例提供了3D半导体器件中的片上电容器的新颖设计。通过利用具有较大厚度的ILD层作为电容器电介质，电容器结构可以垂直延伸以减小其平面尺寸。片上电容器可以用于3D NAND闪存存储器件的存储阵列芯片中，该存储阵列芯片在存储堆叠层外部已经具有厚的ILD层，并且其厚度随着存储堆叠层水平的增加而不断增加。结果，可以在不增加平面管芯尺寸的情况下增加片上电容器的电容密度，并且还可以简化半导体器件的金属布线。在一些实施例中，一个或多个电介质层对是被3D存储器件中的存储堆叠层所替换的电介质堆叠层的一部分，其用于使电容器电极着陆并使片上电容器与硅衬底电分隔(其原始厚度或在减薄之后)。可以使用形成电介质堆叠层/存储堆叠层的阶梯结构的相同的修整-蚀刻工艺来实现电介质层对的形成，而不会引入额外的制造复杂性和成本。

图1示出了根据本公开的一些实施例的具有片上电容器的示例性3D存储器件100的横截面的侧视图。3D存储器件100可以是具有本文公开的片上电容器的半导体器件的一个示例。在一些实施例中，3D存储器件100是包括第一半导体结构102和堆叠在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施例，第一和第二半导体结构102和104在其之间的键合界面106处接合。如图1所示，第一半导体结构102可以包括衬底101，衬底101可以包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其他任何合适的材料。

3D存储器件100的第一半导体结构102可以在衬底101上包括外围电路108。要注意的是，在图1中包括x、y和z轴以示出3D存储器件100中的部件的空间关系。衬底101包括在x-y平面中横向延伸的两个横向表面：晶片正面上的正表面和晶片的与正面相对的背面上的背表面。x方向和y方向是晶片平面中的两个正交方向：x方向是字线方向，并且y方向是位线方向。z轴垂直于x轴和y轴。如本文所使用的，当衬底(例如，衬底101)在z方向(垂直于x-y平面的垂直方向)上位于半导体器件(例如3D存储器件)的最低平面中时，一个部件(例如，层或器件)是在半导体器件的另一部件(例如，层或器件)“上”、“上方”还是“下方”是在z方向上相对于半导体器件的衬底而确定的。在整个本公开中，应用了用于描述空间关系的相同概念。

在一些实施例中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是用于促进3D存储器件100的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括在衬底101“上”形成的晶体管，其中，晶体管的全部或一部分形成在衬底101中(例如，在衬底101的顶表面下方)和/或直接在衬底101上。隔离区域(例如，浅沟槽隔离(STI))和掺杂区域(例如，晶体管的源极区域和漏极区域)也可以形成在衬底101中。根据一些实施例，晶体管是高速的、具有先进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。应当理解，在一些实施例中，外围电路108可以还包括与先进的逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(PLD))或者存储器电路(例如静态随机存取存储器(SRAM))。例如，第一半导体结构102的器件可以使用互补金属-氧化物-半导体(CMOS)兼容工艺来形成，并且因此在本文中可以被称为“CMOS芯片”。

在一些实施例中，3D存储器件100的第一半导体结构102还包括在外围电路108上方的互连层(未示出)，以向和从外围电路108传输电信号。互连层可以包括多个互连(在本文中也称为“触点”)，包括横向互连线和VIA触点。如本文中所使用的，术语“互连”可以广泛地包括任何合适类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层还可以包括可以在其中形成互连线和VIA触点的一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)。即，互连层可以在多个ILD层中包括互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或它们的任何组合。互连层中的ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。

如图1所示，3D存储器件100的第一半导体结构102还可以包括在键合界面106处并且在互连层和外围电路108上方的键合层110。键合层110可以包括多个键合触点111和电隔离键合触点111的电介质。键合触点111可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层110的其余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。键合层110中的键合触点111和周围的电介质可以用于混合键合。

类似地，如图1所示，3D存储器件100的第二半导体结构104还可以包括在键合界面106处并且在第一半导体结构102的键合层110上方的键合层112。键合层112可以包括多个键合触点113和电隔离键合触点113的电介质。键合触点113可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层112的其余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。键合层112中的键合触点113和周围的电介质可以用于混合键合。根据一些实施例，键合触点113在键合界面106处与键合触点111接触。

如以下详细描述的，第二半导体结构104可以在键合界面106处以面对面的方式键合在第一半导体结构102的顶部上。在一些实施例中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面106设置在键合层110与键合层112之间，混合键合是一种直接键合技术(例如，在不使用中间层(例如焊料或粘合剂)的情况下在表面之间形成键合)并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，接合界面106是键合层112和110相遇并键合的地方。实际上，键合界面106可以是具有一定厚度的层，其包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面。

在一些实施例中，3D存储器件100的第二半导体结构104还包括在键合层112上方的互连层(未示出)以传输电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括一个或多个ILD层，其中可以形成互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或它们的任何组合。互连层中的ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。

在一些实施例中，3D存储器件100是NAND闪存存储器件，其中以NAND存储串的阵列的形式提供存储单元。如图1所示，3D存储器件100的第二半导体结构104可以包括用作NAND存储串的阵列的沟道结构124的阵列。例如，第二半导体结构104在本文中可以被称为“存储阵列芯片”。如图1所示，每个沟道结构124可以垂直延伸穿过多个导电/电介质层对116/118，每个导电/电介质层对包括导电层116和电介质层118。根据一些实施例，导电/电介质层对116/118的堆叠层形成存储堆叠层114。存储堆叠层114中的导电/电介质层对116/118的数量(例如32、64、96、128、160、192、224、256或更多)确定3D存储器件100中的存储单元的数量。应当理解，在一些实施例中，存储堆叠层114可以具有多堆栈架构(未示出)，其包括堆叠在彼此之上的多个存储堆栈。每个存储堆栈中的导电/电介质层对116/118的数量可以相同或不同。

存储堆叠层114可以包括多个垂直交错的导电层116和电介质层118。存储堆叠层114中的导电层116和电介质层118可以在垂直方向上交替。换句话说，除了在存储堆叠层114的顶部或底部的那些之外，每个导电层116可以在两侧上与两个电介质层118邻接，并且每个电介质层118可以在两侧上与两个导电层116邻接。导电层116可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物或其任何组合。每个导电层116可以包括由粘合剂层和栅极电介质层围绕的栅电极(栅极线)。导电层116的栅电极可以作为字线横向延伸，终止于存储堆叠层114的一个或多个阶梯结构。电介质层118可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。

如图1所示，3D存储器件100的第二半导体结构104还可以包括在存储堆叠层114上方的第一半导体层120和在第一半导体层120上方并与之接触的第二半导体层122。在一些实施例中，第一和第二半导体层120和122中的每个是N型掺杂的半导体层，例如，掺杂有诸如磷(P)或砷(As)的(多种)N型掺杂剂的硅层。在一些实施例中，可以通过薄膜沉积和/或外延生长在衬底上方形成第一半导体层120。相反，第二半导体层122可以是减薄的衬底，例如，包括单晶硅。

在一些实施例中，每个沟道结构124包括填充有半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储器膜126)的沟道孔。在一些实施例中，半导体沟道128包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜126是包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层的复合层。沟道结构124的剩余空间可以部分地或全部地被覆盖层填充，该覆盖层包括诸如氧化硅的电介质材料和/或气隙。沟道结构124可以具有圆柱形状(例如，柱形状)。根据一些实施例，存储器膜126的覆盖层、半导体沟道128、隧穿层、存储层和阻挡层按此顺序从柱的中心朝着外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储器膜126可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

在一些实施例中，沟道结构124还包括在沟道结构124的底部部分(例如，在下端)中的沟道插塞129。如本文中所使用的，当衬底101位于3D存储器件100的最低平面中时，部件(例如，沟道结构124)的“上端”是在z方向上更远离衬底101的一端，而部件(例如，沟道结构124)的“下端”是在z方向上更靠近衬底101的一端。沟道插塞129可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞129用作NAND存储串的漏极。

如图1所示，每个沟道结构124可以垂直延伸穿过存储堆叠层114的交错的导电层116和电介质层118以及第一半导体层120。在一些实施例中，第一半导体层120围绕沟道结构124的一部分并且与包括多晶硅的半导体沟道128接触。即，根据一些实施例，存储器膜126在沟道结构124的邻接第一半导体层120的部分处断开，从而暴露半导体沟道128以使其与周围的第一半导体层120接触。在一些实施例中，每个沟道结构124可以进一步垂直延伸到第二半导体层122(例如，减薄的衬底)中。即，每个沟道结构124垂直延伸穿过存储堆叠层114。如图1所示，根据一些实施例，沟道结构124的顶部部分(例如，上端)在第二半导体层122中。

如图1所示，3D存储器件100的第二半导体结构104还可以包括绝缘结构130，每个绝缘结构130垂直延伸穿过存储堆叠层114的交错的导电层116和电介质层118。每个绝缘结构130也可以横向延伸以将沟道结构124分成多个块。即，可以通过绝缘结构130将存储堆叠层114划分为多个存储块，使得可以将沟道结构124的阵列分成每个存储块。在一些实施例中，每个绝缘结构130包括填充有一种或多种电介质材料的开口(例如，缝隙)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个绝缘结构130可以填充有氧化硅。

3D存储器件100可以包括在存储堆叠层114上方并与第二半导体层122接触的背面源极触点132，如图1所示。源极触点132和存储堆叠层114(以及穿过其的绝缘结构130)可以设置在第二半导体层122(例如，减薄的衬底)的相对侧，并且因此被视为“背面”源极触点。在一些实施例中，源极触点132通过第二半导体层122电连接到第一半导体层120和沟道结构124的半导体沟道128。在第二半导体层122包括N阱的一些实施例中，源极触点132在本文中也被称为“N阱拾取”。源极触点132可以包括任何合适类型的触点。在一些实施例中，源极触点132包括VIA触点。在一些实施例中，源极触点132包括横向延伸的壁形触点。源极触点132可以包括一个或多个导电层，例如被粘合剂层(例如，氮化钛(TiN))围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。

如图1所示，3D存储器件100还可以包括BEOL互连层133，该BEOL互连层133在源极触点132上方并且与源极触点132接触以用于焊盘引出，例如在3D存储器件100与外部电路之间传输电信号。在一些实施例中，互连层133包括在第二半导体层122上的ILD层134和在ILD层134上的再分布层136。根据一些实施例，源极触点132的上端与ILD层134的顶表面和再分布层136的底表面齐平，并且源极触点132垂直延伸穿过ILD层134以与第二半导体层122接触。互连层133中的ILD层134可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。应当理解，在一些示例中，ILD层134可以包括多个子层，例如一个或多个氧化硅层和一个或多个氮化硅层。互连层133中的再分布层136可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一个示例中，再分布层136包括Al。在一些实施例中，互连层133还包括钝化层138，作为用于3D存储器件100的钝化和保护的最外层。再分布层136的一部分可以从钝化层138暴露以作为接触焊盘140。即，3D存储器件100的互连层133还可以包括用于引线键合和/或与内插件键合的接触焊盘140。

在一些实施例中，3D存储器件100的第二半导体结构104还包括穿过第二半导体层122的触点142和144。根据一些实施例，由于第二半导体层122可以是减薄的衬底，所以触点142和144是贯穿衬底触点(TSC)。在一些实施例中，触点142延伸穿过第二半导体层122和ILD层134以与再分布层136接触，使得第一半导体层120通过第二半导体层122、源极触点132和互连层133的再分布层136电连接到触点142。在一些实施例中，触点144延伸穿过第二半导体层122和ILD层134以与接触焊盘140接触。触点142和144均可以包括一个或多个导电层，例如被粘合剂层(例如TiN)围绕的金属层(例如W、Co、Cu或Al)或硅化物层。在一些实施例中，触点144至少还包括间隔物(例如，电介质层)，以使触点144与第二半导体层122电绝缘。

在一些实施例中，3D存储器件100还包括外围触点146和148，外围触点146和148均垂直延伸穿过ILD层154以在存储堆叠层114的外部与第二半导体层122(例如，P型硅衬底的N阱)接触。ILD层154的厚度可以等于或大于存储堆叠层114的厚度。每个外围触点146或148的深度可以等于或大于存储堆叠层114的厚度，以在存储堆叠层114外部的外围区域中从键合层112垂直延伸到第二半导体层122。在一些实施例中，外围触点146在触点142下方并且与触点142接触，使得第一半导体层120通过至少第二半导体层122、源极触点132、互连层133、触点142和外围触点146电连接到第一半导体结构102中的外围电路108。在一些实施例中，外围触点148在触点144下方并与触点144接触，使得第一半导体结构102中的外围电路108电连接到接触焊盘140，以通过至少触点144和外围触点148进行焊盘引出。外围触点146和148均可以包括一个或多个导电层，例如被粘合剂层(例如TiN)围绕的金属层(例如W、Co、Cu或Al)或硅化物层。

如图1所示，3D存储器件100还包括作为互连结构的一部分的各种局部触点(也称为“C1触点”)，其与存储堆叠层114中的结构直接接触。在一些实施例中，局部触点包括均在相应的沟道结构124的下端下方并与之接触的沟道局部触点150。每个沟道局部触点150可以电连接到位线触点(未示出)以用于位线扇出。在一些实施例中，局部触点还包括字线触点152，每个字线触点152在存储堆叠层114的阶梯结构处的一个导电/电介质层对116/118的相应导电层116(包括字线)下方并与之接触以用于字线扇出。诸如沟道局部触点150和字线触点152的局部触点可以至少通过键合层112和110电连接到第一半导体结构102的外围电路108。诸如沟道局部触点150和字线触点152的局部触点均可以包括一个或多个导电层，例如被粘合剂层(例如TiN)围绕的金属层(例如W、Co、Cu或Al)或硅化物层。

如图1所示，通过利用具有等于或大于存储堆叠层114的厚度的ILD层154，3D存储器件100的第二半导体结构104(例如，存储阵列芯片)可以在存储堆叠层外部的外围区域中包括具有相对大的电容密度和相对小的平面尺寸的电容器156。类似于ILD层134，ILD层154可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。应该理解，在一些示例中，ILD层154可以包括多个子层，例如一个或多个氧化硅层和一个或多个氮化硅层。为了适应存储堆叠层114的厚度，ILD层154的厚度相对大，例如等于或大于存储堆叠层114的厚度。

如图1所示，包括电介质层118和另一电介质层119的电介质层对118/119在外围区域中处于第二半导体层122下方并与之接触，以使电容器156着陆并使电容器156与第二半导体层122(例如，减薄的P型硅衬底的N阱)电隔离。电介质层对118/119中的电介质层118可以具有与存储堆叠层114中的电介质层118相同的电介质材料，并且电介质层119可以与电介质层118不同，即具有不同的电介质材料。在一些实施例中，电介质层118包括氧化硅，并且电介质层119包括氧化硅。应当理解，尽管在图1中仅示出了一对电介质层对118/119，但是在其他示例中可以形成多个电介质层对118/119。在一些实施例中，电介质层对118/119的厚度标称上与导电/电介质层对116/118的厚度相同，因为电介质层对118/119和导电/电介质层对116/118由相同的堆叠结构形成，如下面关于制造工艺详细描述的。在一些实施例中，电介质层对118/119不占据整个外围区域，使得外围触点146和148不需要延伸穿过电介质层对118/119以与第二半导体层122接触。根据一些实施例，电介质层对118/119仅形成在电容器156着陆的外围区域的一部分中。

ILD层154可以在外围区域中形成在第二半导体层122(例如，减薄的衬底)和电介质层对118/119上，并且因此在第二半导体层122和电介质层对118/119下方并与之接触，如图1所示。根据一些实施例，电容器156还包括一对外围触点158，每个外围触点垂直延伸穿过ILD层154并且与电介质层对118/119接触。因此，该对外围触点158可以用作被电容器电介质横向分开的两个电容器电极，即，ILD层154的一部分横向地处于该对外围触点158之间。在一些实施例中，该对外围触点158是一对平行壁形触点，其均例如在图1中的y方向上横向延伸，以进一步增加电容器电极和电介质的尺寸以及所产生的电容。该对外围触点158可以电连接到第一半导体结构102(例如，外围芯片)中的外围电路108中的至少一个。类似于外围触点146和148，外围触点158均可以包括一个或多个导电层，例如被粘合剂层(例如TiN)围绕的金属层(例如W、Co、Cu或Al)或硅化物层。

在一些实施例中，在如上所述的第二半导体结构104(例如，电容器156)中形成由3D存储器件100的第一半导体结构102(例如，CMOS芯片)使用的一些或全部片上电容器，以减小第一半导体结构102的管芯尺寸。因此，3D存储器件100的第二半导体结构104(例如，存储阵列芯片)可以具有多个电容器156，其通过互连层和键合层110和112电连接到第一半导体结构102的外围电路108，以满足3D存储器件100的外围电路108中的电容器的需求。由于存储阵列芯片中的ILD层154自然较厚，可以通过垂直扩展电容器电极而不增加每个电容器156的平面面积来增加电容器156的电容密度，从而减小了键合3D存储器件100的总体管芯尺寸。

图2示出了根据本公开的一些实施例的具有片上电容器的示例性3D存储器件200的平面图。3D存储器件200可以是图1中的3D存储器件100的一个示例，并且图2可以示出根据一些实施例的图1中的3D存储器件100的背面的平面图。如图2所示，3D存储器件200可以包括与图1中的3D存储器件100中的第二半导体结构104相对应的存储阵列芯片，其具有器件区域202，在该器件区域202中形成存储堆叠层(及其阶梯结构)和沟道结构，例如，对应于存储堆叠层114(及其阶梯结构)和沟道结构124。3D存储器件的存储阵列芯片200还可以包括在其中形成存储堆叠层的器件区域202外部的一个或多个外围区域204。根据一些实施例，外围区域204在3D存储器件200的边缘。在一些实施例中，接触焊盘206形成在外围区域204中，对应于接触焊盘140。本文公开的片上电容器(例如，图1中的电容器156)可以形成在外围区域204的没有接触焊盘206的其余区域中，其不需要来自3D存储器件200的存储阵列芯片的额外空间。由于器件区域202外部的外围区域204中的片上电容器的平面布局以及片上电容器结构的减小的平面尺寸，也可以简化3D存储器件200的金属布线。

应当理解，尽管在图1中的3D存储器件100中示出了电容器156，但是本文公开的片上电容器可以形成在任何其他合适的半导体器件中，例如在衬底上具有相对较厚的ILD层和堆叠结构的3D半导体器件。还应理解，其中形成了本文中公开的电容器156或任何其他片上电容器的3D存储器件不限于图1中的3D存储器件100的示例，并且可以具有任何合适的架构，该架构包括存储堆叠层和ILD层，该ILD层在存储堆叠层外部并且具有等于或大于存储堆叠层的厚度的厚度。还应理解，本文所公开的片上电容器(例如，图1中的电容器156)可以用于半导体器件中的任何合适的功能，例如用于使电路的一个部分与另一部分去耦(例如，以绕过电源或电路的其他高阻抗部件以保持电压稳定)的去耦电容器(也称为旁路电容器)、用于阻挡传输线上的DC信号的耦合电容器、电子滤波器中的滤波电容器等。

图3示出了根据本公开的一些实施例的3D半导体器件中的片上电容器300的示意图。如图3所示，诸如3D存储器件100的3D半导体器件可以包括ILD层302、第一电介质层304、第二电介质层306和半导体层308。第一电介质层304和第二电介质层306可以设置在半导体层308(例如，硅衬底)与ILD层302之间，例如图1中的设置在第二半导体层122与ILD层154之间的电介质层对118/119。电容器300可以基于ILD层302形成。在一些实施例中，电容器300是电连接到3D半导体器件的电源线和地的去耦电容器。下面的图4A、图4B和图5详细示出了用于实施电容器300的设计的各种非限制性示例。

图4A和图4B分别示出了根据本公开的一些实施例的具有片上电容器的示例性3D半导体器件400的横截面的平面图和侧视图。3D半导体器件400可以包括半导体层402和与半导体层402接触的电介质层对404。在一些实施例中，半导体层402是减薄的衬底，例如减薄的硅衬底，并且电介质层对404形成在减薄的衬底的正面上。应当理解，如果3D半导体器件400(例如图1中的3D存储器件中的第二半导体结构104)上下颠倒，则可以相应地改变3D半导体器件400中的诸如半导体层402和电介质层对404之类的部件的相对位置。

电介质层对404可以包括由在半导体层402上方并与之接触的第一电介质层406和在第一电介质层406上方并与之接触的第二电介质层408构成的一对。在一些实施例中，第二电介质层408与第一电介质层406不同，例如具有不同的电介质材料。在一些实施例中，第一电介质层406包括氧化硅，并且第二电介质层408包括氮化硅。第一电介质层406的厚度可以与第二电介质层408的厚度相同或不同。应当理解，在一些示例中，均具有第一电介质层406和第二电介质层408的不止一个电介质层对404可以是形成半导体层402上方并与半导体层402接触。例如，垂直交错的第一电介质层406和第二电介质层408可以形成在半导体层402上方并与半导体层402接触。例如，可以理解，在一些示例中，焊盘层(例如另一氧化硅层)可以形成在电介质层对404与半导体层402之间。

如图4B所示，3D半导体器件400还可以包括ILD层410，ILD层410在电介质层对404(例如其第二电介质层408)上方并与其接触。ILD层410可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，ILD层410包括氧化硅。应当理解，在一些示例中，ILD层410可以包括多个子层，例如一个或多个氧化硅层和一个或多个氮化硅层。与3D半导体器件400中的其他ILD层相比，ILD层410可以具有相对大的厚度。在其中3D半导体器件400是存储阵列芯片(例如，图1中的第一半导体结构102)的一些实施例中，3D半导体器件400还包括在半导体层402的与ILD层410相同的一侧上并且与ILD层410基本共面的存储堆叠层(例如，图1中的存储堆叠层114，在图4A和图4B中未示出)，以使得ILD层410的厚度等于或大于存储堆叠层的厚度。3D半导体器件400还可以包括沟道结构(例如，图1中的沟道结构124，在图4A和图4B中未示出)，每个沟道结构垂直延伸穿过存储堆叠层并与半导体层402接触。

3D半导体器件400还可以包括多个触点412，每个触点垂直延伸穿过ILD层410并且与电介质层对404接触。触点412可以形成在外围区域中，例如图2中的外围区域204，在其中形成存储堆叠层的器件区域的外部。在一些实施例中，触点的深度412标称上与ILD层410的厚度相同。每个触点412可以包括一个或多个导电层，例如被粘合剂/阻挡层(例如，TiN)围绕的金属层(例如，W、Co、Cu或Al)或硅化物层。如图4A所示，在一些实施例中，触点412可以包括横向延伸的平行壁形触点(例如，在图4A中的y方向上，或在其他示例中在x方向上)。3D半导体器件400还可以包括在触点412上方并且与触点412接触的互连层414。

在如图4B所示的一些实施例中，触点412与电介质层对404的第二电介质层408接触，并且不进一步延伸穿过第二电介质层408以与电介质层对404的第一电介质层406接触。应理解，在一些示例中，触点412可以延伸穿过第二电介质层408以与电介质层对404的第一电介质层406接触，其在本文中也被认为是与电介质层对404接触。还应理解，在其中形成多个电介质层对404的一些示例中，触点412可以与电介质层对404的垂直交错的第一电介质层406和第二电介质层408中的任何电介质层406或408接触。尽管如此，根据一些实施例，触点412不垂直延伸穿过整个(多个)电介质层对404以与半导体层402接触，从而避免在用作电容器电极对的相邻的一对触点412之间的短路。换句话说，一个或多个电介质层对404可以用作触点412的着陆区域，其使触点412与半导体层402电绝缘，即，防止触点412与半导体层402之间的直接接触。

如图4A和图4B所示，可以基于上述部件在3D半导体器件400中形成多个电容器416。在一些实施例中，相邻的一对触点412和ILD层410的横向地处于相邻的一对触点412之间的部分被配置为形成对应于图3中的电容器300的电容器。换句话说，每个电容器416可以垂直延伸穿过ILD层410并且与电介质层对404接触。可以通过互连层414将电压施加到每个电容器416的电容器电极(例如，一对触点412)，并且电荷可以存储在电容器电介质(例如，ILD层410的横向地处于一对触点412之间的部分)中。电容器416的电容可以由各种因素确定，包括但不限于ILD层410和触点412的尺寸和材料。

如上所述，3D半导体器件400可以是在其上形成存储堆叠层和沟道结构的同一芯片上具有片上电容器416的3D存储器件。例如，图5示出了根据本公开的一些实施例的具有片上电容器的示例性3D存储器件500的横截面的侧视图。3D存储器件500可以包括形成片上电容器416的3D半导体器件400的部件，为了便于描述，不再重复其细节。3D存储器件500可以包括器件区域503和在器件区域503外部的外围区域501，在外围区域501中形成片上电容器416。

如图5所示，3D存储器件500可以在器件区域503中包括存储堆叠层502。在一些实施例中，存储堆叠层502可以是图1中的存储堆叠层114的一个示例，并且包括多个导电/电介质层对505，每个导电/电介质层对包括导电层506和电介质层504。例如，存储堆叠层114可以包括垂直交错的导电层506和电介质层504。如以下关于制造工艺详细描述的，电介质层对404和导电/电介质层对505由相同的电介质堆叠层(未示出)形成，并且因此共享某些共同的特性。在一些实施例中，器件区域503中的导电/电介质层对505的电介质层504和外围区域501中的电介质层对404的第二电介质层408具有相同的电介质材料，例如氧化硅。器件区域503中的导电/电介质层对505的导电层506可以包括诸如W的金属，并且外围区域501中的电介质层对404的第一电介质层406可以包括氮化硅。在一些实施例中，外围区域501中的电介质层对404与器件区域503中的相应导电/电介质层对505(即，底部导电/电介质层对505)共面。例如，第一和第二电介质层406和408可以分别与底部导电/电介质层对505的电介质层504和导电层506共面。在一些实施例中，第一和第二电介质层406和408分别具有与电介质层504和导电层506相同的厚度。可以理解，在形成多个电介质层对404的一些示例中，电介质层对404也可以与器件区域503中的相应数量的导电/电介质层对505共面。

如图5所示，存储堆叠层502可以在器件区域503中包括阶梯结构。在一些实施例中，阶梯结构的每一层级中的顶层(例如，每一层级包括一个或多个导电/电介质层对505)是用于垂直方向上的互连的导电层506。在一些实施例中，阶梯结构的每两个相邻层级在垂直方向上偏移标称上相同的距离，并且在横向方向上偏移标称上相同的距离。因此，每个偏移可以形成用于在垂直方向上与3D存储器件500的字线互连的“着陆区域”。根据一些实施例，阶梯结构的每两个相邻层级的边缘的偏移标称上是相同的。

如图5所示，3D存储器件500还可以包括多个字线触点508，每个字线触点508在阶梯结构处的存储堆叠层502的相应导电层506(字线)上方并且与之接触。即，阶梯结构可以是用于使字线触点508着陆的功能性阶梯结构。如下面关于制造工艺所详细描述的，字线触点508和触点412可以通过相同的工艺形成并且因此共享相同的特性。在一些实施例中，字线触点508和触点412的顶端(例如，与互连层414接触的端部)彼此齐平，即彼此共面。在一些实施例中，字线触点508和触点412具有相同的导电材料，例如相同的金属(例如，W)。

在一些实施例中，电介质层对404不占据整个外围区域501。如图5所示，3D存储器件500还可以包括垂直延伸穿过ILD层410并与半导体层402接触的外围触点512。在一些实施例中，外围触点512在外围区域501的不被电介质层对404占据的部分中在半导体层402上方并与半导体层402接触。因此，外围触点512可能不需要延伸穿过电介质层对404以接触半导体层402。在一些实施例中，电介质层对404和存储堆叠层502在横向上断开，如图5所示。如下面关于制造工艺详细描述的，字线触点508、外围触点512和触点412可以通过相同的工艺形成并且因此共享相同的特性。在一些实施例中，字线触点508、外围触点512和触点412的顶端(例如，与互连层414接触的端部)彼此齐平，即彼此共面。在一些实施例中，字线触点508、外围触点512和触点412具有相同的导电材料，例如相同的金属(例如，W)。

图6A-6E示出了根据本公开的各种实施例的用于形成具有片上电容器的示例性3D存储器件的制造工艺。图7示出了根据本公开的一些实施例的用于形成具有片上电容器的示例性3D存储器件的方法700的流程图。图6A-6E和图7中描绘的3D存储器件的示例包括图5中描绘的3D存储器件500。将一起描述图6A-6E和图7。应当理解，方法700中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图7所示不同的顺序执行。

参考图7，方法700在操作702处开始，其中在衬底上方形成电介质堆叠层。电介质堆叠层可以包括多个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。衬底可以是硅衬底。

如图6A所示，在硅衬底602上方形成包括多个电介质层对的电介质堆叠层604，每个电介质层对包括第一电介质层608和第二电介质层606(也称为牺牲层)。在一些实施例中，第一电介质层608和第二电介质层606通过一种或多种薄膜沉积工艺交替沉积，所述薄膜沉积工艺包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，第二电介质层606包括氮化硅，并且第一电介质层608包括氧化硅。可以理解的是，沉积第二电介质层606和第一电介质层608的顺序不受限制。沉积可以从第二电介质层606或第一电介质层608开始，并且可以以第二电介质层606或第一电介质层608结束。尽管未示出，但是在一些示例中，可以在形成电介质堆叠层604之后，通过蚀刻穿过电介质堆叠层604的多个沟道孔并使用一种或多种薄膜沉积工艺将存储器膜和半导体沟道沉积到沟道孔中，来形成均垂直延伸穿过电介质堆叠层604的多个沟道结构。

如图7所示，方法700进行到操作704，其中蚀刻电介质堆叠层以在器件区域中形成阶梯结构，在外围区域中留下至少一个电介质层对。在一些实施例中，为了蚀刻电介质堆叠层，在电介质堆叠层上图案化修整-蚀刻掩模，在电介质堆叠层的器件区域中使用修整-蚀刻掩模执行第一数量的修整-蚀刻循环以形成阶梯结构，并且在电介质堆叠层的外围区域中使用修整-蚀刻掩模执行第二数量的修整-蚀刻循环，以使得至少一个电介质层对在外围区域中保持完整。在一些实施例中，第一数量大于第二数量，并且第一数量和第二数量之间的差对应于至少一个电介质层对中的电介质层对的数量。

如图6B所示，蚀刻电介质堆叠层604以在器件区域612中形成阶梯结构616，在外围区域610中留下包括第一电介质层608和第二电介质层606的电介质层对614。在一些实施例中，电介质堆叠层604的阶梯结构616和外围区域610中的电介质层对614通过相同的修整-蚀刻工艺形成。修整-蚀刻工艺可以蚀刻堆叠结构(例如，电介质堆叠层604)以在器件区域612中的堆叠结构的部分中形成阶梯结构，并且同时，完全去除外围区域610中的堆叠结构的部分。在一些实施例中，通过图案化修整-蚀刻掩模并控制施加到外围区域610的修整-蚀刻循环的数量，外围区域610中的电介质堆叠层604的部分(例如其一个或多个电介质层对)可以在修整-蚀刻工艺之后在外围区域610中保持完整，以在外围区域610中形成(多个)电介质层对614，如图6B所示。

在一些实施例中，在电介质堆叠层604上图案化修整-蚀刻掩模(未示出)。修整-蚀刻掩模可以是软掩模(例如，光致抗蚀剂掩模)，其可以在修整-蚀刻工艺中被修整，以用于形成阶梯结构616的台阶。在一些实施例中，通过使用旋涂在电介质堆叠层604上涂覆光致抗蚀剂层并使用光刻和显影工艺图案化涂覆的光致抗蚀剂层，来形成修整-蚀刻掩模。修整-蚀刻掩模可用作蚀刻掩模，以蚀刻电介质堆叠层604的暴露部分。在每个修整-蚀刻循环中，修整-蚀刻掩模可以被修整(例如，通常从所有方向递增地且向内地进行蚀刻)，使得修整-蚀刻掩模的开口可以递增地扩大。在每个修整-蚀刻循环中，使用经修整的修整-蚀刻掩模作为蚀刻掩模将电介质堆叠层604的暴露部分蚀刻例如一个电介质层对的厚度，以形成阶梯结构616的一个台阶/层级。可以重复该工艺，直到形成阶梯结构616的所有台阶/层级为止。

在一些实施例中，修整-蚀刻掩模被设计成使得施加到外围区域610中的电介质堆叠层604的部分的修整-蚀刻循环的数量小于施加到器件区域612中的用于形成阶梯结构616的电介质堆叠层604的部分的修整-蚀刻循环的数量。结果，当形成阶梯结构616时，一个或多个电介质层对614可以在外围区域610中保持完整。换句话说，通过施加不足以完全去除外围区域610中的所有电介质层对的修整-蚀刻循环，一个或多个电介质层对614可以保留在外围区域610中。根据一些实施例，电介质层对614的数量对应于在外围区域610中减少的修整-蚀刻循环的数量，例如与该数量相同。如图6B所示，可以理解的是，修整-蚀刻掩模可以被设计为使得通过蚀刻电介质堆叠层604(例如，修整-蚀刻工艺)来完全去除外围区域610中的电介质堆叠层604的部分。

方法700进行到操作706，如图7中所示，其中在外围区域中的至少一个电介质层对上形成ILD层。ILD层的厚度可以等于或大于电介质堆叠层的厚度。

如图6B所示，ILD层618形成在外围区域610中的电介质层对614上。ILD层618可以通过使用一个或多个薄膜沉积工艺沉积一个或多个电介质层(例如氧化硅层和/或氮化硅层)来形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施例中，ILD层618也形成在电介质堆叠层604的阶梯结构616上。可以在沉积工艺之后执行平坦化工艺，例如CMP，以平坦化ILD层618的顶表面。在一些实施例中，平坦化工艺在电介质堆叠层604的顶表面处停止，使得ILD层618的厚度标称地与电介质堆叠层604的厚度相同。

方法700进行到操作708，如图7所示，其中用导电层替换器件区域中的电介质堆叠层的其余部分中的第二电介质层，以在器件区域中形成存储堆叠层。在一些实施例中，在用导电层替换第一电介质层之后，外围区域中的至少一个电介质层对保持完整。

如图6C所示，在器件区域612中形成存储堆叠层626，以使用栅极替换工艺来替换包括器件结构612中的阶梯结构616的电介质堆叠层604的其余部分(如图6B所示)。存储堆叠层626可以包括多个导电/电介质层对，每个导电/电介质层对包括第一电介质层608和导电层628。在栅极替换工艺期间，可以穿过电介质堆叠层604的其余部分形成开口(例如，缝隙，未示出)，该开口可以用作通道，以用于用导电层628替换电介质堆叠层604的其余部分中的第二电介质层606(图6B所示)。用导电层628替换第二电介质层606可以通过相对于第一电介质层608(例如，氧化硅)有选择性地湿法蚀刻第二电介质层606(例如，氮化硅)，并用导电层628(例如，W)填充所得的横向凹陷来执行。可以通过PVD、CVD、ALD或其任何组合来沉积导电层628。

在一些实施例中，在器件区域612中应用的栅极替换工艺不影响外围区域610中的电介质层对614，使得电介质层对614在形成存储堆叠层626之后保持完整。尽管如此，由于外围区域610中的电介质层对614和器件区域612中的存储堆叠层626都使用相同的修整-蚀刻工艺由相同的电介质堆叠层604形成，所以外围区域610中的电介质层对614和器件区域612中的存储堆叠层626仍然可以共享一些特性。在一个示例中，电介质层对614可以与存储堆叠层626的底部导电/电介质层对628/608共面。在另一示例中，电介质层对614和导电/电介质层对628/608可以包括相同的第一电介质层608。另一方面，由于栅极替换工艺不适用于外围区域610中的电介质层对614，所以根据一些实施例，电介质层对614和导电/电介质层对628/608还具有不同的第二电介质层606和导电层628。

方法700进行到操作710，如图7中所示，其中在至少一个电介质层对上方形成与其接触的多个第一触点，每个第一触点垂直延伸穿过ILD层。在一些实施例中，多个第一触点包括多个平行壁形触点。在一些实施例中，在用于形成多个第一触点的相同工艺中，形成多个第二触点，每个第二触点在阶梯结构处的存储堆叠层的导电层中的相应导电层上方并与其接触。在一些实施例中，在用于形成多个第一触点的相同工艺中，在外围区域中的衬底上方形成与衬底接触的第三触点。

如图6D所示，形成触点620，触点620垂直延伸穿过ILD层618，到达外围区域610中的电介质层对614上方并与之接触。在一些实施例中，字线触点622形成在阶梯结构616中的存储堆叠层626的导电层628上方并与之接触，并且外围触点624形成为垂直延伸穿过ILD层618，也到达外围区域610中的硅衬底602上方并与之接触。根据一些实施例，为了形成触点620、622和624，首先使用干法蚀刻和/或湿法蚀刻(例如反应性离子蚀刻(RIE))通过ILD层618蚀刻诸如沟槽的接触开口，分别在电介质层对614、硅衬底602和导电层628处停止。应当理解，在一些示例中，接触开口的蚀刻可以不停止在电介质层对614的顶层，并且可以进一步延伸到电介质层对614中，只要它不到达硅衬底602即可。然后，可以使用一种或多种薄膜沉积工艺将导电材料沉积到接触开口中以形成填充每个触点开口的粘合剂/阻挡层和接触芯，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施例中，执行诸如蚀刻和/或CMP的平坦化工艺以去除多余的导电材料并使ILD层618、存储堆叠层626以及触点620、622和624的顶表面平坦化，使得触点620、622和624的上端彼此齐平。

如图6E所示，在触点620、622和624上方形成与触点620、622和624接触的互连层630。可以通过使用一种或多种薄膜沉积工艺在ILD层618和存储堆叠层626的顶部上沉积诸如氧化硅或氮化硅的电介质材料来在ILD层618上形成另一ILD层(未示出)，所述薄膜沉积工艺例如CVD、PVD、ALD或其任何组合。可以通过使用湿法蚀刻和/或干法蚀刻(例如RIE)穿过ILD层蚀刻出接触开口，然后使用一种或多种薄膜沉积工艺用导电材料填充接触开口来形成互连，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。

根据本公开的一个方面，一种半导体器件包括：至少一个电介质层对，该电介质层对包括第一电介质层和不同于该第一电介质层的第二电介质层；与该至少一个电介质层对接触的ILD层；以及一个或多个电容器，每个电容器垂直延伸穿过ILD层并与至少一个电介质层对接触。

在一些实施例中，电容器中的至少一个电连接到半导体器件的电源线和地。

在一些实施例中，电容器设置在半导体器件的外围区域中。

在一些实施例中，电容器包括多个第一触点，每个第一触点垂直延伸穿过ILD层并且与至少一个电介质层对接触。

在一些实施例中，多个第一触点包括多个平行壁形触点。

在一些实施例中，至少一个电介质层对包括多个电介质层对，每个电介质层对包括第一电介质层和第二电介质层。

在一些实施例中，多个电介质层对包括垂直交错的第一电介质层和第二电介质层。

在一些实施例中，第一和第二电介质层分别包括氧化硅和氮化硅。

在一些实施例中，半导体器件还包括：存储堆叠层，其包括多个导电/电介质层对，每个导电/电介质层对包括导电层和第一电介质层；以及多个沟道结构，每个沟道结构垂直延伸穿过存储堆叠层。多个触点可以设置在存储堆叠层外部的外围区域中。

在一些实施例中，ILD层的厚度等于或大于存储堆叠层的厚度。

在一些实施例中，至少一个电介质层对与存储堆叠层的导电/电介质层对中的至少一个共面。

在一些实施例中，存储堆叠层包括阶梯结构，并且半导体器件还包括多个第二触点，每个第二触点与阶梯结构处的存储堆叠层的导电层中的相应一个接触。

在一些实施例中，第一和第二触点的一端彼此齐平。

根据本公开的另一方面，一种3D存储器件包括：半导体层，在该半导体层的一侧上的存储堆叠层；以及设置在3D存储器件的处于存储堆叠层外部的外围区域中的多个第一触点。存储堆叠层包括多个导电/电介质层对，每个导电/电介质层对包括导电层和第一电介质层。

在一些实施例中，外围区域在3D存储器件的边缘处，3D存储器件的接触焊盘设置在该边缘中。

在一些实施例中，3D存储器件还包括与至少一个电介质层对接触的ILD层，其中每个第一触点垂直延伸穿过ILD层。

在一些实施例中，相邻的一对第一触点以及ILD层的在相邻的一对第一触点之间的部分被配置为形成电容器。

在一些实施例中，电容器电连接到电源线和3D存储器件的地。

在一些实施例中，ILD层的厚度等于或大于存储堆叠层的厚度。

在一些实施例中，3D存储器件还包括在半导体层的与存储堆叠层相同的一侧上的至少一个电介质层对。在一些实施例中，至少一个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层，并且多个第一触点与至少一个电介质层对接触。

在一些实施例中，至少一个电介质层对与存储堆叠层的导电/电介质层对中的至少一个共面。

在一些实施例中，存储堆叠层包括阶梯结构，并且3D存储器件还包括多个第二触点，每个第二触点与阶梯结构处的存储堆叠层的导电层中的相应一个接触。

在一些实施例中，导电层包括金属，第一电介质层包括氧化硅，并且第二电介质层包括氮化硅。

在一些实施例中，3D存储器件还包括多个外围电路以及在外围电路与存储堆叠层之间的键合接口。

在一些实施例中，多个第一触点电连接到外围电路中的至少一个。

根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成电介质堆叠层。电介质堆叠层包括多个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。蚀刻电介质堆叠层以在器件区域中形成阶梯结构，在外围区域中留下至少一个电介质层对。在外围区域中的至少一个电介质层对上形成ILD层。在至少一个电介质层对上方形成与之接触的多个第一触点，每个第一触点垂直延伸穿过ILD层。

在一些实施例中，多个第一触点包括多个平行壁形触点。

在一些实施例中，为了蚀刻电介质堆叠层，在电介质堆叠层上图案化修整-蚀刻掩模，并且在电介质堆叠层的器件区域中使用修整-蚀刻掩模执行第一数量的修整-蚀刻循环和第二数量的修整-蚀刻循环，以形成阶梯结构和外围区域中的电介质堆叠层，使得至少一个电介质层对在外围区域中保持完整。

在一些实施例中，第一数量大于第二数量，并且第一数量和第二数量之间的差对应于至少一个电介质层对中的电介质层对的数量。

在一些实施例中，在蚀刻电介质堆叠层之后，用导电层替换器件区域中的电介质堆叠层的其余部分中的第二电介质层，以在器件区域中形成存储堆叠层。

在一些实施例中，在用导电层替换第一电介质层之后，外围区域中的至少一个电介质层对保持完整。

在一些实施例中，ILD层的厚度等于或大于存储堆叠层的厚度。

在一些实施例中，在用于形成多个第一触点的相同工艺中，在阶梯结构处形成多个第二触点，每个第二触点在存储堆叠层的导电层中的相应一个上方并与之接触。

在一些实施例中，导电层包括金属，第一电介质层包括氧化硅，并且第二电介质层包括氮化硅。

在一些实施例中，蚀刻电介质堆叠层完全去除了外围区域中的电介质堆叠层的部分。

在一些实施例中，在用于形成多个第一触点的相同工艺中，在外围区域中形成在衬底上方并与衬底接触的第三触点。

对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。

上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。

发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。

本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。