半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

集成电路容易受到静电的破坏，一般在电路的输入输出端或电源保护装置中会设计保护电路，以防止内部电路因受到静电而受损坏。在现有的集成电路设计中，常采用可控硅(silicon-controlrectifier，SCR)作为静电保护(Electrostatic Discharge，ESD)器件以减少静电破坏。

然而随着半导体集成电路(Integrated Circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。因此，现有技术中的静电保护结构的性能有待提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高静电保护结构的性能。

为解决上述问题，本发明实施提供一种半导体结构，包括：基底，所述基底中具有阱区，所述阱区包括具有第一型掺杂离子的第一阱区和具有第二型掺杂离子的第二阱区，所述第一阱区和第二阱区相邻排布，所述第一型掺杂离子和第二型掺杂离子的导电类型不同；多个间隔排布设置的第一类重掺杂区，分别位于所述第一阱区和第二阱区中，所述第一类重掺杂区的底部高于对应阱区的底部，所述第一类重掺杂区包括阳极重掺杂区和阴极重掺杂区，其中，所述阳极重掺杂区位于所述第一阱区中且具有所述第二型掺杂离子，所述阴极重掺杂区位于所述第二阱区中且具有所述第一型掺杂离子；第一隔离结构，位于所述第一阱区中且与所述阳极重掺杂区朝向所述第二阱区一侧的侧壁相触，第一隔离结构的底部高于对应阱区的底部，第一隔离结构的底部低于所述阳极重掺杂区的底部。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，在所述基底中具有阱区，所述阱区包括：具有第一型掺杂离子的第一阱区和具有第二型掺杂离子的第二阱区，所述第一阱区和第二阱区相邻排布，所述第一型掺杂离子和第二型掺杂离子的导电类型不同；在所述第一阱区中形成第一隔离结构，所述第一隔离结构位于所述第一阱区中靠近所述第二阱区的一侧，第一隔离结构的底部高于对应阱区的底部；在所述第一阱区和第二阱区中形成多个间隔排布的第一类重掺杂区，所述第一类重掺杂区的底部高于对应阱区的底部，形成所述第一类重掺杂区包括：在所述第一阱区中形成阳极重掺杂区，且所述阳极重掺杂区与所述第一隔离结构背向所述第二阱区一侧的侧壁相触，且所述阳极重掺杂区的底部高于所述第一隔离结构的底部，所述阳极重掺杂区具有第二型掺杂离子；在所述第二阱区中形成阴极重掺杂区，所述阴极重掺杂区具有第一型掺杂离子。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本实施例提供的半导体结构中，第一类重掺杂区的底部高于对应阱区的底部，即阳极重掺杂区和阴极重掺杂区与对应阱区之间具有可供电子从阴极向阳极传输的通道，该半导体结构还包括第一隔离结构，第一隔离结构的底部低于阳极重掺杂区的底部，高于对应阱区的底部，由于第一隔离结构的存在，电子在从阴极(Cathode)向阳极(Anode)传输的路径上，需绕过第一隔离结构后才能进入阳极重掺杂区，从而增大了电子的传输路径，进而增大了阳极和阴极之间的电阻，因而提高了半导体器件的工作电压(holding voltage，Vh)，故而降低了开启电压与工作电压之间的差值，相应增大了半导体器件的工作窗口，进而提高了半导体结构的性能，相应也扩大了所述半导体结构在静电保护(electrostaticdischarge，ESD)领域的应用范围，获得高性能静电保护器件。

本实施例提供的半导体结构的形成方法中，第一类重掺杂区的底部高于对应阱区的底部，即阳极重掺杂区和阴极重掺杂区与对应阱区之间具有可供电子从阴极向阳极传输的通道，在第一阱区中形成第一隔离结构，第一隔离结构的底部低于阳极重掺杂区的底部，高于对应阱区的底部，由于第一隔离结构的存在，电子在从阴极(Cathode)向阳极(Anode)传输的路径上，需绕过第一隔离结构后才能进入阳极重掺杂区，从而增大了电子的传输路径，进而增大了阳极和阴极之间的电阻，因而提高了半导体器件的工作电压(holdingvoltage，Vh)，故而降低了开启电压与工作电压之间的差值，相应增大了半导体器件的工作窗口，进而提高了半导体结构的性能，相应也扩大了所述半导体结构在静电保护(electrostatic discharge，ESD)领域的应用范围，获得高性能静电保护器件。

附图说明

图1是一种半导体结构的示意图；

图2是本发明半导体结构一实施例的结构示意图；

图3是本发明半导体结构另一实施例的结构示意图；

图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图10至图11是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

具体实施方式

目前，半导体结构的性能仍有待提高。现结合一种半导体结构分析半导体结构性能有待提高的原因。

图1是一种半导体结构的示意图。

参考图1，半导体结构包括：基底(未标示)，基底中形成有阱区3，阱区3包括具有第一型掺杂离子的第一阱区31和具有第二型掺杂离子的第二阱区32，第一阱区31和第二阱区32相邻排布，第一型掺杂离子和第二型掺杂离子的导电类型不同；多个间隔排布的重掺杂区4，位于阱区3中，重掺杂区4包括阳极重掺杂区41、阴极重掺杂区42和悬浮重掺杂区43；其中，阳极重掺杂区41位于第一阱区31中，且具有第二型掺杂离子；悬浮重掺杂区43位于第二阱区32中，且具有第一型掺杂离子，悬浮重掺杂区43与阳极重掺杂41区相邻设置，悬浮重掺杂区43的侧壁与第一阱区31的侧壁相触；阴极重掺杂区42位于第二阱区32中，且具有第一型掺杂离子，阴极重掺杂区42与悬浮重掺杂区43相邻设置。

经研究发现，如果需要增大阳极和阴极之间的电阻，提高半导体器件的工作电压，往往需要在原半导体结构中增加重掺杂区(例如：悬浮重掺杂区43)，以增大电子从阴极向阳极传输的路径，从而增大阳极和阴极之间的电阻。

但是，即使加入悬浮重掺杂区43，由于悬浮重掺杂区43和阳极重掺杂区相邻设置，电子经过悬浮重掺杂区43后，沿水平方向流入阳极重掺杂区41，导致增加电子从阴极向阳极传输的路径的效果仍有待提高，导致提升工作电压的效果有效。同时，由于电子通常沿水平方向传输，则增大电子从阴极到阳极传输的路径的方式，需要增大半导体结构的面积，因此，如何在不增加半导体结构的面积的前提下，尽可能提高工作电压成为了亟需解决的问题。

为了解决上述技术问题，本发明实施例提供一种半导体结构，包括：基底，基底中具有阱区，阱区包括具有第一型掺杂离子的第一阱区和具有第二型掺杂离子的第二阱区，第一阱区和第二阱区相邻排布，第一型掺杂离子和第二型掺杂离子的导电类型不同；多个间隔排布设置的第一类重掺杂区，分别位于第一阱区和第二阱区中，第一类重掺杂区的底部高于对应阱区的底部，第一类重掺杂区包括阳极重掺杂区和阴极重掺杂区，其中，阳极重掺杂区位于第一阱区中且具有第二型掺杂离子，阴极重掺杂区位于第二阱区中且具有第一型掺杂离子；第一隔离结构，位于第一阱区中且与阳极重掺杂区朝向第二阱区一侧的侧壁相触，第一隔离结构的底部高于对应阱区的底部，第一隔离结构的底部低于所述阳极重掺杂区的底部。

本发明实施例提供的半导体结构中，第一类重掺杂区的底部高于对应阱区的底部，即阳极重掺杂区和阴极重掺杂区与对应阱区之间具有可供电子从阴极向阳极传输的通道，该半导体结构还包括第一隔离结构，第一隔离结构的底部低于阳极重掺杂区的底部，高于对应阱区的底部，由于第一隔离结构的存在，电子在从阴极向阳极传输的路径上，需绕过第一隔离结构后才能进入阳极重掺杂区，从而增大了电子的传输路径，进而增大了阳极和阴极之间的电阻，因而提高了半导体器件的工作电压，故而降低了开启电压与工作电压之间的差值，相应增大了半导体器件的工作窗口，进而提高了半导体结构的性能，相应也扩大了半导体结构在静电保护领域的应用范围，获得高性能静电保护器件。

为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明半导体结构一实施例的结构示意图。

参考图2，半导体结构包括：基底100，基底100中具有阱区110，阱区110包括具有第一型掺杂离子的第一阱区111和具有第二型掺杂离子的第二阱区112，第一阱区111和第二阱区112相邻排布，第一型掺杂离子和第二型掺杂离子的导电类型不同；多个间隔排布设置的第一类重掺杂区130，分别位于第一阱区111和第二阱区112中，第一类重掺杂区130的底部高于对应阱区110的底部，第一类重掺杂区包括阳极重掺杂区131和阴极重掺杂区132，其中，阳极重掺杂区131位于第一阱区111中且具有第二型掺杂离子，阴极重掺杂区132位于第二阱区112中且具有第一型掺杂离子；第一隔离结构140，位于第一阱区111中且与阳极重掺杂区131朝向第二阱区112一侧的侧壁相触，第一隔离结构140的底部高于对应阱区110的底部，第一隔离结构140的底部低于阳极重掺杂区131的底部。

基底100用于为后续工艺制程提供工艺平台。基底100包括衬底(未标示)，衬底的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，基底100由下至上依次包括：底层半导体层(图未示)、绝缘材料层101和顶层半导体层102；第一阱区111和第二阱区112的顶部分别与顶层半导体层102的顶部齐平，且第一阱区111和第二阱区112的底部分别与绝缘材料层101的顶部相触，或者，第一阱区111和第二阱区112的底部均位于绝缘材料层101中。

具体地，绝缘材料层101为氧化物埋层(buried oxide，BOX)，氧化物埋层的材料可以为二氧化硅，底层半导体层的材料可以为硅、锗或者锗硅混合，顶层半导体层102的材料可以为未掺杂的硅、掺杂的硅、未掺杂的锗或掺杂的锗。当顶层半导体层102的材料为未掺杂的硅或掺杂的硅时，绝缘体上的衬底为绝缘体上硅(Silicon-On-Insulator，SOI)结构，而当顶层半导体层的材料为未掺杂的锗或掺杂的锗时，绝缘体上的衬底为绝缘体上锗(Germanium-On-Insulator，GOI)结构。本实施例中，绝缘体上的衬底为绝缘体上硅。

一般而言，体衬底(例如：体硅衬底)上通常制备有高压器件，而以SOI衬底为例，在SOI衬底上制备的半导体器件的工作电压相对较低，而较低的工作电压导致的闩锁效应(latch up)限制了可控硅器件在SOI衬底上的应用。因此，对于由底层半导体层、绝缘材料层101和顶层半导体层102构成的基底100而言，提高可控硅器件的工作电压，降低闩锁效应发生的概率，对实现可控硅器件在该类型的基底100上的应用具有重要意义。

需要说明的是，在顶层半导体层102中形成第一阱区111和第二阱区112，且第一阱区111和第二阱区112的底部分别与绝缘材料层101的顶部相触，或者，第一阱区111和第二阱区112的底部均位于绝缘材料层101中，易使后续形成的半导体器件具有较低的寄生噪声和电流泄漏，适用范围广，可用于射频器件领域。

第一阱区111和第二阱区112相邻排布，第一阱区111的第一型掺杂离子和第二阱区112的第二型掺杂离子的导电类型不同，使第一阱区111和第二阱区112的交界处形成有偏置电压，从而能够形成可控硅器件。

当第二阱区112的数量为多个，且第一阱区111和第二阱区112交替排布时，可用于形成双向可控硅半导体器件。故本实施例中，第二阱区112的数量为多个，且第一阱区111和第二阱区112交替排布。作为一种示例，第二阱区112的数量为两个。

具体地，本实施例中，第一型掺杂离子为N型离子，第二型掺杂离子为P型离子。N型离子包括B、Ga或In，P型离子包括P、As或Sb。因此，在第一阱区111和第二阱区112的交界处形成了一个PN结。

本实施例中，半导体结构还包括：位于基底100中的第二隔离结构150，相邻的第二隔离结构150之间的区域为有源区(未标示)，第一阱区111和第二阱区112位于同一有源区的基底100中。

其中，第二隔离结构150为浅沟槽隔离结构(Shallow Trench Isolation，STI)，通常在半导体器件的制造过程中，会在衬底中形成浅沟槽隔离结构，该浅沟槽隔离结构用于对各个半导体器件进行隔离，防止器件之间产生漏电流。

具体地，第二隔离结构150的底部与绝缘材料层101的顶部相触，或者，第二隔离结构150的底部位于绝缘材料层101中。第二隔离结构150的底部与绝缘材料层101的顶部相触，或者，第二隔离结构150的底部位于绝缘材料层101中，可以提高第二隔离结构150的隔离性能。作为一种示例，沿基底100的法线方向，位于绝缘材料层101中的第二隔离结构150的厚度大于

第二隔离结构150的材料为介电材料，本实施例中，第二隔离结构150的材料为氧化硅。

由于第一隔离结构140的存在，电子在从阴极向阳极传输的路径上，需绕过第一隔离结构140后才能进入阳极重掺杂区131，从而增大了电子的传输路径，进而增大了阳极和阴极之间的电阻，因而能提高半导体器件的工作电压，故而降低了开启电压与工作电压之间的差值，相应增大了半导体器件的工作窗口，进而提高了半导体结构的性能，相应也扩大了半导体结构在静电保护领域的应用范围，获得高性能静电保护器件。而且，电子在从阴极向阳极传输的路径上，需绕过第一隔离结构140后才能进入阳极重掺杂区131，意味着通过使电子沿垂直方向传输的方式，增大电子的传输路径，有利于在不增加半导体结构的面积的前提下，提高工作电压。

本实施例中，第一隔离结构140的材料为介电材料，作为一种示例，第一隔离结构140的材料为SiO

本实施例中，第一隔离结构140的底部高于第一阱区111的底部。第一隔离结构140的底部高于第一阱区111的底部，使得形成第一隔离140的工艺难度较小，容易保证第一隔离结构140的位置精度、尺寸精度和形貌精度。

需要说明的是，第一隔离结构140的厚度D1不宜过大，也不宜过小，如果第一隔离结构140的厚度D1过大，则易导致第一隔离结构140的深宽比过大，从而易导致形成第一隔离结构140的工艺难度较大。如果第一隔离结构140的厚度D1过小，则易导致增大电子从阴极向阳极传输的路径的效果不佳，进而易使增大阳极和阴极之间的电阻的效果也不佳。故本实施例中，沿基底100顶面的法线方向，第一隔离结构140的厚度D1范围为第一阱区111的厚度(未标示)的30％～80％。

第一类重掺杂区130的底部高于对应阱区110的底部，即阳极重掺杂区和阴极重掺杂区与对应阱区之间具有可供电子从阴极向阳极传输的通道。而且，第一隔离结构140的底部低于阳极重掺杂区131的底部，高于对应阱区110的底部，由于第一隔离结构的存在，电子在从阴极向阳极传输的路径上，需绕过第一隔离结构140后才能进入阳极重掺杂区131，从而增大了电子的传输路径，进而增大了阳极和阴极之间的电阻，因而提高了半导体器件的工作电压，故而降低了开启电压与工作电压之间的差值，相应增大了半导体器件的工作窗口，进而提高了半导体结构的性能，相应也扩大了半导体结构在静电保护领域的应用范围，获得高性能静电保护器件。

需要说明的是，沿垂直于第一隔离结构140侧壁的方向，增大覆盖阳极重掺杂区131的侧壁的第一隔离结构140与第二阱区112之间的间隔W1，可增大电子从阴极向阳极传输的路径，从而增大了阳极和阴极之间的电阻，进而提高半导体器件的工作电压。

然而，覆盖阳极重掺杂区131的侧壁的第一隔离结构140与第二阱区112之间的间隔W1范围不宜过大，也不宜过小。如果覆盖阳极重掺杂区131的侧壁的第一隔离结构140与第二阱区112之间的间隔W1过大，易导致半导体结构的面积过大，从而不利于半导体技术向更小的工艺节点迈进，或者易导致覆盖阳极重掺杂区131的侧壁的第一隔离结构140的宽度W2较小，那么电子会较容易地绕过第一隔离结构140，从而易使增大电子从阴极向阳极传输的路径的效果不佳，进而易使增大阳极和阴极之间的电阻的效果也不佳。如果覆盖阳极重掺杂区131的侧壁的第一隔离结构140与第二阱区112之间的间隔W1过小，则容易影响后续形成的半导体器件的性能(例如：半导体器件的二次击穿电流较小)。故本实施例中，沿垂直于第一隔离结构140侧壁的方向，覆盖阳极重掺杂区131的侧壁的第一隔离结构140与第二阱区112之间的间隔W1范围为0.5微米～2微米。

更需要说明的是，沿第一阱区111和第二阱区112的排布方向，增大覆盖阳极重掺杂区131的侧壁的第一隔离结构140的宽度W2，可增大电子从阴极向阳极传输的路径，从而增大了阳极和阴极之间的电阻，进而提高半导体器件的工作电压。

覆盖阳极重掺杂区131的侧壁的第一隔离结构140的宽度W2不宜过小。如果覆盖阳极重掺杂区131的侧壁的第一隔离结构140的宽度W2过小，电子会较容易地绕过第一隔离结构140，从而易使增大电子从阴极向阳极传输的路径的效果不佳，进而易使增大阳极和阴极之间的电阻的效果也不佳。故本实施例中，沿第一阱区111和第二阱区112的排布方向，覆盖阳极重掺杂区131的侧壁的第一隔离结构140的宽度W2范围为大于等于0.5微米。

本实施例中，半导体结构还包括：栅极结构120，位于第二阱区112的基底100上，或者，位于第二阱区112和第一阱区111交界处的基底100上，栅极结构120覆盖阴极重掺杂区132和第一阱区111之间的基底100，栅极结构120用于加载电压信号、或者，为悬浮栅极结构。

需要说明的是，当栅极结构120为悬浮栅极结构时，栅极结构120仅用于定义阴极重掺杂区132的位置，阴极重掺杂区132形成在栅极结构120背向第一阱区111的一侧。当栅极结构120用于加载电压信号时，栅极结构120还可用于降低半导体器件的开启电压(Trigger Voltage，Vt)，从而进一步降低了半导体器件的开启电压与工作电压之间的差值，增大了半导体器件的工作窗口。

沿第一阱区111和第二阱区112的排布方向，增大栅极结构120的宽度W3，可增大电子从阴极向阳极传输的路径，从而增大阳极和阴极之间的电阻，进而提高半导体器件的工作电压。

栅极结构120的宽度W3不宜过小。如果栅极结构120的宽度W3过小，易使增大电子从阴极向阳极传输的路径的效果不佳，从而易使增大阳极和阴极之间的电阻的效果也不佳。故本实施例中，沿第一阱区111和第二阱区112的排布方向，栅极结构120的宽度W3范围为大于等于0.5微米。

分别位于第一阱区111和第二阱区112中，多个间隔排布设置的第一类重掺杂区130，用于形成可控硅器件。具体地，阳极重掺杂区131与阳极电连接，作为半导体器件的阳极，阴极重掺杂区132与阴极电连接，作为半导体器件的阴极。阳极重掺杂区131与第一隔离结构140背向第二阱区112一侧的侧壁相触，可降低半导体结构局部的电阻过高的概率，以及降低因局部的电阻过高引起的各类寄生问题的概率，从而降低半导体器件失效的概率。

本实施例中，第一类重掺杂区130还包括：第一体接触区133，位于第一阱区111中，且位于阳极重掺杂区131背向阴极重掺杂区132的一侧，第一体接触区133具有第一型掺杂离子；第二体接触区134，位于第二阱区112中，且位于阴极重掺杂区132背向第一阱区111的一侧，第二体接触区134具有第二型掺杂离子；第一隔离结构140还位于第一体接触区133和阳极重掺杂区131之间、以及第二体接触区132和阴极重掺杂区132之间的阱区110中。

第一体接触区133作为第一阱区111的外接端子，第二体接触区134作为第二阱区112的外接端子。具体地，第一阱区111通过第一体接触区133与阳极电连接，第二阱区112通过第二体接触区134与阴极电连接。需要说明的是，位于第一体接触区133和阳极重掺杂区131之间、以及第二体接触区134和阴极重掺杂区132之间的第一隔离结构140，用于对各个第一类重掺杂区130进行隔离，阻挡离子扩散。

本实施例中，第一隔离结构140与位于其两侧的第一体接触区133和阳极重掺杂区131的侧壁、以及第二体接触区134和阴极重掺杂区132的侧壁相接触。

需要说明的是，第一隔离结构140与位于其两侧的第一体接触区133和阳极重掺杂区131的侧壁、以及第二体接触区134和阴极重掺杂区132的侧壁相接触，可提高第一体接触区133和第二体接触区134的稳定性，从而降低因第一体接触区133和第二体接触区134的稳定性不佳，而导致半导体器件的稳定性不佳的概率。

本实施例中，半导体结构还包括：金属硅化物层160，覆盖第一类重掺杂区130的顶部。金属硅化物层160可以减少第一类重掺杂区130与外部电连接结构的接触电阻。具体的，金属硅化物层160的材料包括钛硅化合物、钴硅化合物或镍硅化合物中的一种或多种。

参考图3，图3是本发明半导体结构另一实施例的结构示意图；

本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于，半导体结构还包括：第二类重掺杂区(未标示)，第二类重掺杂区为悬浮重掺杂区235，悬浮重掺杂区235位于第二阱区212和第一阱区211的交界处且与阴极重掺杂区232相邻间隔设置，悬浮重掺杂区235与第一隔离结构240背向阳极重掺杂区231一侧的侧壁相触，悬浮重掺杂235区具有第一型掺杂离子；栅极结构220，位于第二阱区212的基底200上，且覆盖阴极重掺杂232区和悬浮重掺杂区235之间的基底200。

需要说明的是，由于悬浮重掺杂区235的存在，由阴极至阳极的电子传输路径中，电子从第二阱区212流向悬浮重掺杂区235后，能够经由悬浮重掺杂区235流向第一阱区211，再经由第一阱区211绕过第一隔离结构240，流向阳极重掺杂区231，可见，悬浮重掺杂区235可进一步增大了电子从阴极朝向阴极传输的路径，从而增大了阳极和阴极之间的电阻，因而进一步提高了半导体器件的工作电压。

还需要说明的是，悬浮重掺杂区235与第一隔离结构240背向阳极重掺杂区231一侧的侧壁相触，可提高悬浮重掺杂区235与第一隔离结构240交界处的性能可控性，从而提高了半导体结构的性能可控性。

本实施例中，悬浮重掺杂区235的掺杂浓度大于第一阱区211的掺杂浓度，使电子从悬浮重掺杂区235流向第一阱区211较容易，使得增加电子传输路径的效果较佳，因而增加阳极和阴极之间的电阻的效果也相应较佳。

需要说明的是，沿第一阱区211和第二阱区212的排布方向，增大悬浮重掺杂区235的宽度W'4，可增大电子从阴极朝向阴极传输的路径，从而增大了阳极和阴极之间的电阻，进而提高半导体器件的工作电压。

悬浮重掺杂区235的宽度W'4不宜过大，也不宜过小，如果悬浮重掺杂区235的宽度W'4过大，易导致半导体结构的面积过大，不利于工艺节点的进一步缩小；如果悬浮重掺杂区235的宽度W'4过小，则易使增大阳极和阴极之间的电阻的效果不佳，进而易导致提高半导体器件的工作电压的效果也不佳。故本实施例中，沿第一阱区211和第二阱区212的排布方向，悬浮重掺杂区235的宽度W'4范围为1微米～4微米。

本实施例中，半导体结构还包括栅极结构220，位于第二阱区212的基底200上，且覆盖阴极重掺杂区232和悬浮重掺杂区235之间的基底200。栅极结构220，覆盖阴极重掺杂232区和悬浮重掺杂区235之间的基底200，使得栅极结构220还可用于定义其两侧的悬浮重掺杂区235和阴极重掺杂区232的位置。

还需要说明的是，增大栅极结构220的宽度W'3，还可增大基极电阻，从而增大了半导体器件的电阻，进而提高了半导体器件的工作电压。然而，栅极结构220的宽度W'3不宜过小，此部分已在前述实施例中阐述，故在此不再赘述。故本实施例中，沿第一阱区211和第二阱区212的排布方向，栅极结构220的宽度W'3范围为大于等于0.5微米。

此外，栅极结构220用于加载电压信号，或者，栅极结构220为悬浮栅极结构。其中，当栅极结构220用于加载电压信号时，还可降低半导体器件的开启电压(Trigger Voltage，Vt)，从而进一步降低了半导体器件的开启电压与工作电压之间的差值，增大了半导体器件的工作窗口。

相应的，本发明还提供一种半导体结构的形成方法。图4图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图4和图5，提供基底500，基底500中具有阱区510，阱区510包括：具有第一型掺杂离子的第一阱区511和具有第二型掺杂离子的第二阱区512，第一阱区511和第二阱区512相邻排布，第一型掺杂离子和第二型掺杂离子的导电类型不同。

基底500用于为后续工艺制程提供工艺平台。基底500包括衬底(未标示)，衬底的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，在提供基底500的步骤中，基底500由下至上依次包括：底层半导体层(图未示)、绝缘材料层501和顶层半导体层502；第一阱区511和第二阱区512的顶部分别与顶层半导体层502的顶部齐平，且第一阱区511和第二阱区512的底部分别与绝缘材料层501的顶部相触，或者，第一阱区511和第二阱区512的底部均位于绝缘材料层501中。

具体地，绝缘材料层501为氧化物埋层(buried oxide，BOX)，氧化物埋层的材料可以为二氧化硅，底层半导体层的材料可以为硅、锗或者锗硅混合，顶层半导体层502的材料可以为未掺杂的硅、掺杂的硅、未掺杂的锗或掺杂的锗。当顶层半导体层502的材料为未掺杂的硅或掺杂的硅时，绝缘体上的衬底为绝缘体上硅(Silicon-On-Insulator，SOI)结构，而当顶层半导体层的材料为未掺杂的锗或掺杂的锗时，绝缘体上的衬底为绝缘体上锗(Germanium-On-Insulator，GOI)结构。本实施例中，绝缘体上的衬底为绝缘体上硅。

一般而言，体衬底(例如：体硅衬底)上通常制备有高压器件，而以SOI衬底为例，在SOI衬底上制备的半导体器件的工作电压相对较低，而较低的工作电压导致的闩锁效应(latch up)限制了可控硅器件在SOI衬底上的应用。因此，对于由底层半导体层、绝缘材料层501和顶层半导体层502构成的基底500而言，提高可控硅器件的工作电压，降低闩锁效应发生的概率，对实现可控硅器件在该类型的基底500上的应用具有重要意义。

本实施例中，通过离子注入的方式分别对基底500的不同区域进行掺杂，以分别形成第一阱区511和第二阱区512。在一个具体的示例中，形成第一阱区511时的离子注入的能量为50KeV，形成第二阱区512时的离子注入的能量为20KeV，可在顶层半导体层502中形成第一阱区511和第二阱区512，且第一阱区511和第二阱区512的底部分别与绝缘材料层501的顶部相触，或者，第一阱区511和第二阱区512的底部均位于绝缘材料层501中，易使后续形成的半导体器件具有较低的寄生噪声和电流泄漏，适用范围广，可用于射频器件领域。

第一阱区511和第二阱区512相邻排布，第一阱区511的第一型掺杂离子和第二阱区512的第二型掺杂离子的导电类型不同，使第一阱区511和第二阱区512的交界处形成有偏置电压，从而能够形成可控硅器件。

当第二阱区512的数量为多个，且第一阱区511和第二阱512交替排布时，可用于形成双向可控硅半导体器件。故本实施例中，第二阱区512的数量为多个，且第一阱区511和第二阱区512交替排布。作为一种示例，第二阱区512的数量为两个。

具体地，本实施例中，第一型掺杂离子为N型离子，第二型掺杂离子为P型离子。N型离子包括B、Ga或In，P型离子包括P、As或Sb。因此，在第一阱区511和第二阱区512的交界处形成了一个PN结。

继续参考图4和图5，本实施例中，在提供基底500的步骤中，基底500中形成有第二隔离结构550，相邻的第二隔离结构550之间的区域为有源区(未标示)，第一阱区511和第二阱区512位于同一有源区的基底500中。

需要说明的是，第二隔离结构550为浅沟槽隔离结构(Shallow TrenchIsolation，STI)，通常在半导体器件的制造过程中，会在衬底中形成浅沟槽隔离结构，该浅沟槽隔离结构用于对各个半导体器件进行隔离，防止器件之间产生漏电流。

具体地，第二隔离结构550的底部与绝缘材料层501的顶部相触，或者，第二隔离结构550的底部位于绝缘材料层501中。第二隔离结构550的底部与绝缘材料层501的顶部相触，或者，第二隔离结构550的底部位于绝缘材料层501中，可以提高第二隔离结构550的隔离性能。作为一种示例，沿基底500的法线方向，位于绝缘材料层501中的第二隔离结构550的厚度大于

第二隔离结构550的材料为介电材料，本实施例中，第二隔离结构550的材料为氧化硅。

参考图6，在第一阱区中511形成第一隔离结构540，第一隔离结构540位于第一阱区511中靠近第二阱区512的一侧，第一隔离结540构的底部高于对应阱区510的底部。

后续形成的第一类重掺杂区的底部高于对应阱区110的底部，即后续形成的阳极重掺杂区和阴极重掺杂区与对应阱区之间具有可供电子从阴极向阳极传输的通道，而且在第一阱区511中形成第一隔离结构540，第一隔离结构540的底部低于后续形成的阳极重掺杂区的底部，高于对应阱区510的底部，后续电子在从阴极向阳极传输的路径上，需绕过第一隔离结构540后才能进入后续形成的阳极重掺杂区，从而增大了后续电子的传输路径，进而增大了后续阳极和阴极之间的电阻，因而后续能提高半导体器件的工作电压，降低开启电压与工作电压之间的差值，相应增大了半导体器件的工作窗口，进而提高了半导体结构的性能，相应也扩大了半导体结构在静电保护领域的应用范围，获得高性能静电保护器件。

本实施例中，第一隔离结构540的材料为介电材料，作为一种示例，第一隔离结构540的材料为SiO

需要说明的是，第一隔离结构540的厚度d1不宜过大，也不宜过小，如果第一隔离结构540的厚度d1过大，则易导致第一隔离结构540的深宽比过大，从而易导致形成第一隔离结构540的工艺难度较大。如果第一隔离结构540的厚度d1过小，则易导致增大电子从阴极向阳极传输的路径的效果不佳，进而易使增大阳极和阴极之间的电阻的效果也不佳。故本实施例中，沿基底500顶面的法线方向，第一隔离结构540的厚度d1范围为第一阱区511的厚度(未标示)的30％～80％。

需要说明的是，沿垂直于第一隔离结构540侧壁的方向，增大覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540与第二阱区512之间的间隔w1，可增大电子从阴极向阳极传输的路径，从而增大了阳极和阴极之间的电阻，进而提高半导体器件的工作电压。

覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540与第二阱区512之间的间隔w1范围不宜过大，也不宜过小。如果覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540与第二阱区512之间的间隔w1过大，易导致半导体结构的面积过大，从而不利于半导体技术向更小的工艺节点迈进，或者，易导致覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540的宽度w2较小，那么电子会较容易地绕过第一隔离结构540，从而易使增大电子从阴极向阳极传输的路径的效果不佳，进而易使增大阳极和阴极之间的电阻的效果也不佳。如果覆盖阳极重掺杂区531的侧壁的第一隔离结构540与第二阱区512之间的间隔w1过小，则容易影响后续形成的半导体器件的性能(例如：半导体器件的二次击穿电流较小)。故本实施例中，沿垂直于第一隔离结构540侧壁的方向，覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540与第二阱区512之间的间隔w1范围为0.5微米～2微米。

还需要说明的是沿第一阱区511和第二阱区512的排布方向，增大覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540的宽度w2，可增大电子从阴极向阳极传输的路径，从而增大了阳极和阴极之间的电阻，进而提高半导体器件的工作电压。

覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540的宽度w2不宜过小。如果覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540的宽度w2过小，电子会较容易地绕过第一隔离结构140，从而易使增大电子从阴极向阳极传输的路径的效果不佳，进而易使增大阳极和阴极之间的电阻的效果也不佳。故本实施例中，沿第一阱区511和第二阱区112的排布方向，覆盖后续形成的阳极重掺杂区的侧壁的第一隔离结构540的宽度w2范围为大于等于0.5微米。

本实施例中，形成第一隔离结构540的步骤包括：在第一阱区511和第二阱区512中形成多个第一隔离结构540。

第一隔离结构540位于后续形成的第一体接触区和阳极重掺杂区之间、以及第二体接触区和阴极重掺杂区之间，第一隔离结构540用于对后续形成的各个第一类重掺杂区进行隔离，阻挡离子扩散。

相应的，在第一阱区511中，最靠近第二阱区512的第一隔离结构540用于使后续电子从阴极向阳极传输的路径上，需绕过第一隔离结构540后才能进入后续形成的阳极重掺杂区。

参考图7，本实施例中，在提供基底500的步骤之后，在形成第一类重掺杂区的步骤之前，还包括：在第二阱区512的基底500上形成栅极结构520，栅极结构520的侧壁与第一阱区511的侧壁相齐平，或者，在第二阱区512和第一阱区511交界处的基底500上形成栅极结构520，栅极结构520用于加载电压信号，或者，为悬浮栅极结构。

需要说明的是，当栅极结构520为悬浮栅极结构时，栅极结构520仅用于定义后续形成的阴极重掺杂区的位置。当栅极结构520用于加载电压信号时，栅极结构520还可用于降低半导体器件的开启电压(Trigger Voltage，Vt)，从而进一步降低了半导体器件的开启电压与工作电压之间的差值，增大了半导体器件的工作窗口。

沿第一阱区511和第二阱区512的排布方向，增大栅极结构520的宽度w3，可增大电子从阴极向阳极传输的路径，从而增大阳极和阴极之间的电阻，进而提高半导体器件的工作电压。

栅极结构520的宽度w3不宜过小，如果栅极结构520的宽度w3过小，易使增大电子从阴极向阳极传输的路径的效果不佳，从而易使增大阳极和阴极之间的电阻的效果也不佳。故本实施例中，沿第一阱区511和第二阱区512的排布方向，栅极结构520的宽度w3范围为大于等于0.5微米。

参考图8，在第一阱区511和第二阱区512中形成多个间隔排布的第一类重掺杂区530。在第一阱区511和第二阱区512中形成多个间隔排布的第一类重掺杂区530，用于形成可控硅器件。

本实施例中，通过离子注入的方式分别对第一阱区511和第二阱区512进行掺杂，以分别形成各个第一类重掺杂区530。

本实施例中，在第一阱区511和第二阱区512中形成多个间隔排布的第一类重掺杂区530的步骤中，在第一隔离结构540侧部的第一阱区511和第二阱区512中形成第一类重掺杂区，且第一类重掺杂区530之间通过第一隔离结构540实现隔离。

继续参考图8，形成第一类重掺杂区530包括：在第一阱区511中形成阳极重掺杂区531，且阳极重掺杂区531与第一隔离结构540背向第二阱区512一侧的侧壁相触，阳极重掺杂区531具有第二型掺杂离子；在第二阱区512中形成阴极重掺杂区532，阴极重掺杂区532具有第一型掺杂离子。

具体地，阳极重掺杂区531与阳极电连接，作为半导体器件的阳极，阴极重掺杂区532与阴极电连接，作为半导体器件的阴极。阳极重掺杂区531与第一隔离结构540背向第二阱区512一侧的侧壁相触，可降低半导体结构局部的电阻过高的概率，以及降低因局部的电阻过高引起的各类寄生问题的概率，从而降低半导体器件失效的概率。

本实施例中，在形成第一类重掺杂区530的步骤中，阳极重掺杂区531的底部高于第一阱区511的底部，阴极重掺杂区532的底部高于第二阱区512的底部。在一个具体的示例中，形成阳极重掺杂区531时的离子注入能量为5KeV，形成阴极重掺杂区532时的离子注入的能量为10KeV。

需要说明的是，由于阳极重掺杂区531的底部高于第一阱区511的底部，阴极重掺杂区532的底部高于第二阱区512的底部，减小了阳极重掺杂区531和阴极重掺杂区532的侧壁表面积，即减小了阳极重掺杂区531和阴极重掺杂区532的面积，因而增大了阳极重掺杂区531和阴极重掺杂区532的电阻，从而增大了阳极和阴极之间的电阻，故而可进一步提高半导体器件的工作电压。

本实施例中，在第一阱区511中形成阳极重掺杂区531的步骤中，阳极重掺杂区531的底部高于第一隔离结构540的底部。

需要说明的是，阳极重掺杂区531的底部高于第一隔离结构540的底部，也即第一隔离结构540的底部低于阳极重掺杂区531的底部，这增强了电子绕过第一隔离结构540的效果，易使增大电子从阴极向阳极传输的路径的效果较佳，进而易使增大阳极和阴极之间的电阻的效果也较佳。

而且，由于本实施例中的衬底为绝缘体上硅衬底，阳极重掺杂区531的底部高于第一阱区511的底部，阴极重掺杂区532的底部高于第二阱区512的底部，第一隔离结构540的底部高于第一阱区511的底部，因此第一类重掺杂区530、以及第一隔离结构540的底部与对应阱区510之间具有间隙，电子可通过该间隙从阴极向阳极传输。

本实施例中，在第二阱区512中形成阴极重掺杂区532的步骤中，阴极重掺杂区532形成在栅极结构520位于第二阱区512一侧的侧部。

阴极重掺杂区532的位置通过栅极结构520定义，以提高阴极重掺杂区532的位置准确性。

继续参考图8，本实施例中，形成第一类重掺杂区530的步骤还包括：在第一阱区511中形成第一体接触区533，第一体接触区533位于阳极重掺杂区531背向阴极重掺杂区532的一侧，第一体接触区533具有第一型掺杂离子；在第二阱区512中形成第二体接触区534，第二体接触区534位于阴极重掺杂区532背向第一阱区511的一侧，第二体接触区534具有第二型掺杂离子。

第一体接触区533作为第一阱区511的外接端子，第二体接触区534作为第二阱区512的外接端子。

具体地，第一阱区511通过第一体接触区533与阳极电连接，第二阱区512通过第二体接触区534与阴极电连接。

本实施例中，通过离子注入的方式分别对第一阱区511和第二阱区512进行掺杂，以分别形成第一体接触区533和第二体接触区534。

在一个具体的示例中，形成第一体接触区533时的离子注入的能量为10KeV，形成第二体接触区534时的离子注入的能量为5KeV。即第一体接触区533可与阴极重掺杂区532在同一步骤中形成，第二体接触区534可与阳极重掺杂区531在同一步骤中形成，从而减少了工艺步骤，减低了工艺成本。

本实施例中，在第一阱区511中形成第一体接触区533的步骤中，第一体接触区533分别与两相邻的第一隔离结构540朝向第一体接触区533一侧的侧壁相触；在第二阱区512中形成第二体接触区534的步骤中，第二体接触区534与第一隔离结构540朝向第二体接触区534一侧的侧壁相触。

需要说明的是，第一体接触区533分别与两相邻的第一隔离结构540朝向第一体接触533区一侧的侧壁相触，以及第二体接触区534与第一隔离结构540朝向第二体接触区534一侧的侧壁相触，可提高第一体接触区533和第二体接触区534的稳定性，从而降低因第一体接触区533和第二体接触区534的稳定性不佳，而导致半导体器件的稳定性不佳的概率。

参考图9，本实施例中，形成方法，还包括：形成金属硅化物层560，金属硅化物层560覆盖第一类重掺杂区530的顶部。金属硅化物层560可以减少第一类重掺杂区530与外部电连接结构的接触电阻。具体地，金属硅化物层560的材料包括钛硅化合物、钴硅化合物或镍硅化合物中的一种或多种。

图10至图11是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：参考图10，在形成栅极结构620的步骤中，在靠近第一阱区611一侧的第二阱区612的基底600上形成栅极结构620，栅极结构620用于加载电压信号，或者，为悬浮栅极结构。

需要说明的是，增大栅极结构620的宽度w'3，还可增大基极电阻，从而增大了半导体器件的电阻，进而提高了半导体器件的工作电压。然而，栅极结构620的宽度w'3不宜过大，也不宜过小，此部分已在前述实施例中阐述，故在此不再赘述。故本实施例中，沿第一阱区611和第二阱区612的排布方向，栅极结构620的宽度w'3范围为大于等于0.5微米。

此外，栅极结构620用于加载电压信号，或者，栅极结构220为悬浮栅极结构。其中，当栅极结构620用于加载电压信号时，还可降低半导体器件的开启电压(Trigger Voltage，Vt)，从而进一步降低了半导体器件的开启电压与工作电压之间的差值，增大了半导体器件的工作窗口。

本实施例中，栅极结构620的侧壁与第一阱区611的侧壁相间隔，以便后续在其两侧分别形成第二类重掺杂区和阴极重掺杂区。

参考图11，在形成栅极结构620的步骤后，形成第二类重掺杂区(未标示)，第二类重掺杂区为悬浮重掺杂区635，悬浮重掺杂区635位于第二阱区612和第一阱区611的交界处且与阴极重掺杂区632相邻间隔设置，悬浮重掺杂区632与第一隔离结构640背向阳极重掺杂区631一侧的侧壁相触，悬浮重掺杂区635具有第一型掺杂离子。

需要说明的是，由于悬浮重掺杂区635的存在，由阴极至阳极的电子传输路径中，电子从第二阱区612流向悬浮重掺杂区635后，能够经由悬浮重掺杂区635流向第一阱区611，再经由第一阱区611绕过第一隔离结构640，流向阳极重掺杂区631，可见，悬浮重掺杂区635可进一步增大了电子从阴极朝向阴极传输的路径，从而增大了阳极和阴极之间的电阻，因而进一步提高了半导体器件的工作电压。

还需要说明的是，悬浮重掺杂区635与第一隔离结构640背向阳极重掺杂区631一侧的侧壁相触，可提高悬浮重掺杂区635与第一隔离结构640交界处的性能可控性，从而提高了半导体结构的性能可控性。

本实施例中，通过离子注入的方式对第二阱区612和第一阱区611的交界处进行掺杂，以形成悬浮重掺杂区635。

在一个具体的示例中，形成悬浮重掺杂区635时的离子注入的能量为10KeV，即悬浮重掺杂区635可与阴极重掺杂区632、以及第一体接触区633在同一步骤中形成，从而减少了工艺步骤，减低了工艺成本。

本实施例中，悬浮重掺杂区635的掺杂浓度大于第一阱区611的掺杂浓度，使电子从悬浮重掺杂区635流向第一阱区611较容易，使得增加电子传输路径的效果较佳，因而增加阳极和阴极之间的电阻的效果也相应较佳。

需要说明的是，沿第一阱区611和第二阱区612的排布方向，增大悬浮重掺杂区635的宽度w'4，可增大电子从阴极朝向阴极传输的路径，从而增大了阳极和阴极之间的电阻，进而提高半导体器件的工作电压。

悬浮重掺杂区635的宽度w'4不宜过大，也不宜过小，如果悬浮重掺杂区635的宽度w'4过大，易导致半导体结构的面积过大，不利于工艺节点的进一步缩小；如果悬浮重掺杂区635的宽度w'4过小，则易使增大阳极和阴极之间的电阻的效果不佳，进而易导致提高半导体器件的工作电压的效果也不佳。故本实施例中，沿第一阱区611和第二阱区612的排布方向，悬浮重掺杂区635的宽度w'4范围为1微米～4微米。

本实施例中，在形成第二类重掺杂区步骤中，悬浮重掺杂区635形成在栅极结构620朝向第一阱区611的一侧。

悬浮重掺杂区635形成在栅极结构620朝向第一阱区611的一侧，栅极结构620还可用于定义其两侧的悬浮重掺杂区635和阴极重掺杂区632的位置。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。