通信电路、芯片、通信装置及通信方法

技术领域

本申请涉及电路技术领域，尤其涉及一种通信电路、芯片、通信装置及通信方法。

背景技术

SPI(Serial Peripheral Interface)是一种高速串行通信总线。全双工模式下，只需要四根线即可完成通信，节约芯片管脚的同时，也方便了PCB板上的布线处理。因其简单易用的特性，越来越多的芯片集成了这种通信接口。

由于需要使用通信时钟来采样接收到的数据，在高速通信时，可能会因为时钟和数据之间的相位不满足时序要求，而导致数据出错。而SPI通信时，因为SPI从机本身不产生时钟信号，而是从SPI主机获取时钟信号。如果时钟信号从SPI主机到SPI从机的延迟为T1，数据信号从SPI从机到SPI主机延迟为T2，那么当发生一次SPI主机读操作时，数据从SPI从机传到SPI主机的延迟，会比时钟起点晚T1+T2的时间。这会大大降低通信速度，甚至出错。

发明内容

基于前述的背景技术缺陷，本申请的目的在于提供一种通信电路、芯片、通信装置及通信方法，缩短了时钟信号和数据信号之间的相位差，提升了SPI通信的速度。

为了实现上述目的，本申请提供了一种通信电路，其包括：

第一管脚和第二管脚，所述通信电路通过所述第一管脚向外部发送时钟信号，并从所述第一管脚将所述时钟信号返回接收，所述通信电路通过所述第二管脚接收数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。

在一些实施例中，所述通信电路还包括时钟生成模块，所述时钟生成模块与所述第一管脚相连，所述时钟生成模块产生SPI通信时钟发送给所述第一管脚作为所述时钟信号发出。

在一些实施例中，所述通信电路还包括数据接收模块，所述数据接收模块与所述第一管脚和第二管脚均相连，从所述第一管脚返回接收所述时钟信号，从所述第二管脚接收所述数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。

在一些实施例中，所述数据接收模块包括：接收数据存储器；和接收移位寄存器，与所述接收数据存储器连接，所述接收移位寄存器与所述第一管脚和第二管脚均相连，从所述第一管脚回收所述时钟信号，从所述第二管脚接收所述数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟对所述数据信号进行采样，将采样的数据发送给所述接收数据存储器进行存储。

在一些实施例中，所述通信电路包括SPI主机。

本申请还提供一种芯片，包括如前所述的通信电路。

本申请还提供一种通信装置，包括第一芯片，所述第一芯片为如前所述的芯片。

在一些实施例中，所述通信装置还包括第二芯片，所述第二芯片包括第三管脚和第四管脚，所述第一芯片的第一管脚与所述第二芯片的第三管脚相连，以传输所述时钟信号，所述第一芯片的第二管脚与所述第二芯片的第四管脚相连，以传输所述数据信号。

在一些实施例中，所述第二芯片包括SPI从机。

本申请还提供一种通信方法，其包括：

第一芯片通过第一管脚向外部发送时钟信号，并从所述第一管脚将所述时钟信号返回接收，所述第一芯片通过第二管脚接收数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。

在一些实施例中，所述第一芯片包括有时钟生成模块，所述时钟生成模块与所述第一管脚相连，所述第一芯片通过所述时钟生成模块产生SPI通信时钟发送给所述第一管脚作为所述时钟信号发出。

在一些实施例中，所述第一芯片还包括有数据接收模块，所述数据接收模块与所述第一管脚和第二管脚均相连，所述第一芯片通过所述数据接收模块从所述第一管脚返回接收所述时钟信号，从所述第二管脚接收所述数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。

在一些实施例中，所述数据接收模块包括相连的接收移位寄存器和接收数据存储器，所述接收移位寄存器与所述第一管脚和第二管脚均相连，所述第一芯片通过所述接收移位寄存器从所述第一管脚返回接收所述时钟信号，从所述第二管脚接收所述数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟对所述数据信号进行采样，将采样的数据发送给所述接收数据存储器进行存储。

在一些实施例中，所述第一芯片通过第一管脚向第二芯片发送所述时钟信号，所述第一芯片包括SPI主机，所述第二芯片包括SPI从机，所述第二芯片包括第三管脚和第四管脚，所述第一芯片的第一管脚与所述第二芯片的第三管脚相连，所述第一芯片的第二管脚与所述第二芯片的第四管脚相连，所述第一芯片通过所述第一管脚向所述第二芯片的第三管脚发送所述时钟信号，所述第一芯片通过所述第二管脚从所述第二芯片的第四管脚接收所述数据信号。

本申请所述通信电路、芯片、通信装置及通信方法，通过第一管脚向外部发送时钟信号，并从所述第一管脚将所述时钟信号返回接收，通过第二管脚接收数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。如此，缩短了时钟信号和数据信号之间的相位差，提升了SPI通信的速度。

附图说明

在此描述的附图仅用于解释目的，而不意图以任何方式来限制本申请公开的范围。另外，图中的各部件的形状和比例尺寸等仅为示意性的，用于帮助对本申请的理解，并不是具体限定本申请各部件的形状和比例尺寸。本领域的技术人员在本申请的教导下，可以根据具体情况选择各种可能的形状和比例尺寸来实施本申请。在附图中：

图1为本申请第一实施方式提供的一种通信电路的结构示意图；

图2为本申请第一实施方式提供的一种通信电路的一实施例的结构示意图；

图3为本申请第一实施方式提供的一种通信电路的另一实施例的结构示意图；

图4为本申请第一实施方式提供的一种通信电路的又一实施例的结构示意图；

图5为本申请第一实施方式提供的一种通信电路的再一实施例的结构示意图；

图6为本申请第三实施方式提供的一种通信装置的结构示意图；

图7为本申请第三实施方式提供的一种通信装置的相位延迟情况示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

请参阅图1所示，本申请第一实施方式提供一种通信电路，其包括：

第一管脚A和第二管脚B，所述通信电路通过所述第一管脚A向外部发送时钟信号，并从所述第一管脚A将所述时钟信号返回接收，所述通信电路通过所述第二管脚B接收数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。

在一些实施例中，所述通信电路包括SPI主机。请参阅图2所示，所述通信电路还包括时钟生成模块，所述时钟生成模块与所述第一管脚A相连，所述时钟生成模块产生SPI通信时钟发送给所述第一管脚A作为所述时钟信号发出。

在一些实施例中，所述通信电路还包括时钟信号产生单元，所述时钟信号产生单元产生SPI主机的工作时钟信号clk_spi(请参阅图3所示)。所述时钟生成模块内具有分频器，对所述工作时钟信号clk_spi采用计数器分频的方式，产生50％占空比的SPI通信时钟clk1。所述SPI通信时钟clk1发送给所述第一管脚A作为所述时钟信号发出。

在一些实施例中，请参阅图4所示，所述通信电路还包括数据接收模块，所述数据接收模块与所述第一管脚A和第二管脚B均相连，从所述第一管脚A返回接收所述时钟信号，从所述第二管脚B接收所述数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。

在一些实施例中，请参阅图5所示，所述数据接收模块包括相连的接收移位寄存器和接收数据存储器，所述接收移位寄存器与所述第一管脚A和第二管脚B均相连，从所述第一管脚A返回接收所述时钟信号，从所述第二管脚B接收所述数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟对所述数据信号进行采样，将采样的数据发送给所述接收数据存储器进行存储。如图5中所示，所述接收移位寄存器从所述第一管脚A返回接收时钟信号clk3。

在一些实施例中，所述接收移位寄存器是是一组移位存储单元，将逐位串行接收到的有效数据，在其中转换成一帧完整的数据。

所述接收数据存储器是一组数据存储单元，用于存储接收移位寄存器接收到的一帧完整数据。

本申请第二实施方式提供一种芯片，包括如前所述的通信电路。

本申请第三实施方式提供一种通信装置，包括第一芯片，所述第一芯片即为如前所述的芯片。

在一些实施例中，请参阅图6所示，所述通信装置，还包括：第二芯片，所述第二芯片包括第三管脚C和第四管脚D，所述第一芯片的第一管脚A与所述第二芯片的第三管脚C相连，以传输所述时钟信号，所述第一芯片的第二管脚B与所述第二芯片的第四管脚D相连，以传输所述数据信号。

在一些实施例中，所述第二芯片包括SPI从机。如图6中所示，所述第一芯片的第一管脚A发送时钟信号clk2给所述第二芯片的第三管脚C。所述第一芯片的第二管脚B从所述第二芯片的第四管脚D接收数据信号data_in。

请参阅图7所示，SPI通信时钟clk1从所述SPI主机内部电路(时钟生成模块)发送到第一芯片的第一管脚A，相位上SPI通信时钟clk1相对于工作时钟信号clk_spi具有第一延迟t1。时钟信号clk2从第一芯片的第一管脚A发送到第二芯片的第三管脚C，相位上时钟信号clk2相对于SPI通信时钟clk1(后文以此类推)具有第二延迟t2。时钟信号clk2从第二芯片的第三管脚C进入到SPI从机内部电路，相位上具有第三延迟t3。SPI从机内部电路在此时钟信号下处理数据并发送数据信号给第四管脚D，相位上具有第四延迟t4。数据信号从第二芯片的第四管脚D发送到第一芯片的第二管脚B，相位上具有第五延迟t5。数据信号从第一芯片的第二管脚B进入到SPI主机内部电路(接收移位寄存器)，相位上具有第六延迟t6。此时，如果SPI主机采用工作时钟信号clk_spi对接收到的数据信号进行采样，那么“数据信号”相对于“时钟信号”的相位将具有总延迟t1+t2+t3+t4+t5+t6。本申请采用从第一管脚A返回接收时钟信号clk3对第二管脚B接收到的数据信号进行采样，假设返回接收的时钟信号clk3从第一管脚A进入到接收移位寄存器，相位上具有第七延迟t7，此时“数据信号”相对于“时钟信号”的相位的总延迟为(t1+t2+t3+t4+t5+t6)-(t1+t7)＝t2+t3+t4+t5+t6-t7。一般来说，其中第六延迟t6与第七延迟t7大致可认为相等，如此，相位总延迟则大致为t2+t3+t4+t5，延迟大大缩短。所以，本申请缩短了时钟信号和数据信号之间的相位差，提升了SPI通信的速度。

本申请第四实施方式还提供一种通信方法，其包括：

第一芯片通过第一管脚向外部发送时钟信号，并从所述第一管脚将所述时钟信号返回接收，所述第一芯片通过第二管脚接收数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。

在一些实施例中，所述第一芯片包括有时钟生成模块，所述时钟生成模块与所述第一管脚相连，所述第一芯片通过所述时钟生成模块产生SPI通信时钟发送给所述第一管脚作为所述时钟信号发出。

在一些实施例中，所述第一芯片还包括有数据接收模块，所述数据接收模块与所述第一管脚和第二管脚均相连，所述第一芯片通过所述数据接收模块从所述第一管脚返回接收所述时钟信号，从所述第二管脚接收所述数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。

在一些实施例中，所述数据接收模块包括相连的接收移位寄存器和接收数据存储器，所述接收移位寄存器与所述第一管脚和第二管脚均相连，所述第一芯片通过所述接收移位寄存器从所述第一管脚返回接收所述时钟信号，从所述第二管脚接收所述数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟对所述数据信号进行采样，将采样的数据发送给所述接收数据存储器进行存储。

在一些实施例中，所述第一芯片通过第一管脚向第二芯片发送所述时钟信号，所述第一芯片包括SPI主机，所述第二芯片包括SPI从机，所述第二芯片包括第三管脚和第四管脚，所述第一芯片的第一管脚与所述第二芯片的第三管脚相连，所述第一芯片的第二管脚与所述第二芯片的第四管脚相连，所述第一芯片通过所述第一管脚向所述第二芯片的第三管脚发送所述时钟信号，所述第一芯片通过所述第二管脚从所述第二芯片的第四管脚接收所述数据信号。

本申请所述通信电路、芯片、通信装置及通信方法，通过第一管脚向外部发送时钟信号，并从所述第一管脚将所述时钟信号返回接收，通过第二管脚接收数据信号，并用所述返回接收的时钟信号作为所述数据信号的采样时钟。如此，缩短了时钟信号和数据信号之间的相位差，提升了SPI通信的速度。

应该理解，以上描述是为了进行图示说明而不是为了进行限制。通过阅读上述的描述，在所提供的示例之外的许多实施例和许多应用对本领域技术人员来说都将是显而易见的。因此，本教导的范围不应该参照上述描述来确定，而是应该参照前述权利要求以及这些权利要求所拥有的等价物的全部范围来确定。出于全面之目的，所有文章和参考包括专利申请和公告的公开都通过参考结合在本文中。在前述权利要求中省略这里公开的主题的任何方面并不是为了放弃该主体内容，也不应该认为申请人没有将该主题考虑为所公开的申请主题的一部分。