一种改善P型埋层区域外延层错的结构及方法

技术领域

本发明属于半导体集成电路制造技术领域，涉及一种改善P型埋层区域外延层错的结构及方法。

背景技术

现有P埋推阱工艺菜单对注入损伤的修复性差，注入剂量1.5E14的注入条件下，层错数量在400个以上，注入剂量越大，外延后层错缺陷越严重，同时P埋推阱工艺菜单采用纯氮气升温结构，产品表面存在“氧刻蚀”缺陷风险，外延后层错缺陷影响100％。

现有双极产品作业外延工艺为处理产品表面，在外延工艺菜单结构中增加HCL抛光工艺，腐蚀速率控制规范(0.01～0.05)μm/min，当HCL抛光速率过大时，对硅片表面抛光量较多，淀积外延层前P埋区域表面损伤区更易于裸露于表面，相同P埋工艺，当HCl抛光速率超过0.03μm/min，层错缺陷数量急剧增多。P型埋层区域外延后层错缺陷对双极产品参数、良率及可靠性影响较大。

发明内容

本发明的目的在于解决现有技术中双极产品流片过程中P型埋层区域外延层错较多的问题，提供一种改善P型埋层区域外延层错的结构及方法。

为达到上述目的，本发明采用以下技术方案予以实现：

本发明提出的一种改善P型埋层区域外延层错的结构，包括P型衬底；

在所述P型衬底的上方设有N埋区域和P埋区域；所述N埋区域与所述P埋区域间隔设置；在所述N埋区域和所述P埋区域的上方设有N型外延层。

优选地，N埋区域和P埋区域与所述P型衬底的接触面积大于N埋区域和P埋区域与所述N型外延层的接触面积。

优选地，所述N埋区域的体积大于所述P埋区域的体积。

优选地，所述P埋区域嵌入所述P型衬底的深度与嵌入N型外延层的深度相等。

优选地，所述N埋区域嵌入所述P型衬底的深度大于嵌入N型外延层的深度。

本发明提出的一种改善P型埋层区域外延层错的方法，包括如下步骤：

对P型衬底进行氧化，在P型衬底表面形成氧化层，依次进行光刻、离子注入和扩散处理，在P型衬底上形成N埋区域；

对P型衬底进行氧化，在P型衬底表面形成氧化层，依次进行光刻、离子注入和扩散处理，在P型衬底上形成P埋区域；

对P型衬底、N埋区域和P埋区域进行外延处理，形成N型外延层，实现P型埋层区域外延层错的改善。

优选地，形成P埋区域的具体步骤如下：

N埋区域形成后，再进行全剥处理，对P型衬底进行氧化形成氧化层，依次进行P埋光刻、离子注入和P埋推阱，在P型衬底上形成P埋区域。

优选地，更改P埋推阱过程，升温气氛由纯氮气变更为氮氧升温；

P埋推阱厚度降低至

优选地，形成N型外延层的具体步骤如下：

在N埋区域和P埋区域形成后，再进行全剥处理，在P型衬底、N埋区域和P埋区域上进行外延处理，形成N型外延层。

优选地，外延处理过程中，外延淀积前表面预处理过程HCL抛光速率的范围为0.01μm/min～0.025μm/min，将HCL腐蚀硅抛光量小于

与现有技术相比，本发明具有以下有益效果：

本发明提出的一种改善P型埋层区域外延层错的结构，针对双极产品流片过程中P型埋层区域外延层错较多的问题，通过在P型衬底上设有N埋区域和P埋区域，且将P埋区域与N埋区域间隔设置，再对P埋区域和N埋区域上设P型外延层，能够将产品P型埋层区域外延后层错数量由基线的400个以上降低至30个以内，从而解决现有技术中双极产品流片过程中P型埋层区域外延层错较多的问题，有效提升双极产品的参数一致性和可靠性。

进一步地，N埋区域和P埋区域与P型衬底的接触面积大于N埋区域和P埋区域与N型外延层的接触面积有效减少双极产品集电极串联电阻，及饱和压降与功耗。

进一步地，N埋区域的体积大于P埋区域的体积，可减少晶体管集电区串联电阻和减弱寄生PNP管效应。

进一步地，P埋区域嵌入P型衬底的深度与嵌入N型外延层的深度相等，通过P埋区域上反，有效保证P埋下墙隔离效果。

进一步地，N埋区域嵌入P型衬底的深度大于嵌入N型外延层的深度，减弱寄生PNP管效应。

本发明提出的一种改善P型埋层区域外延层错的方法，由于层错对器件性能及成品率影响主要体现在下面三方面，第一，层错将起到载流子的产生和复合中心作用，明显地降低了器件中少数载流子的寿命，其次，层错提供了杂质的沉淀核心，使重金属等有害杂质聚集和沉淀，引起器件软击穿，反向漏电增大，击穿电压降低，从而影响器件的成品率，最后，引起杂质的不规则扩散、增强扩散，使器件结构不规则，造成局部击穿、二次击穿，在浅结NPN晶体管中，形成N++管道，使基区穿通，器件失效。因此，本发明对P型衬底进行氧化，在P型衬底表面形成氧化层，依次进行光刻、离子注入和扩散处理，在P型衬底上形成N埋区域和P埋区域；最后对P型衬底、N埋区域和P埋区域进行外延处理，形成N型外延层，即实现P型埋层区域外延层错的改善，有效提升器件寿命及成品率。

进一步地，通过优化P埋推阱方法升温气氛解决高温过程氧刻蚀异常，降低氧化层厚度以及管控外延淀积前HCL预处理抛光速率规避P埋注入离子损伤层。

进一步地，P埋推阱厚度有

进一步地，外延处理工艺过程中，外延淀积前表面预处理过程HCL抛光速率的范围为0.01μm/min～0.025μm/min，可有效规避P埋注入损伤对外延工艺过程缺陷的产生。

附图说明

为了更清楚的说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明的改善P型埋层区域外延层错的结构图。

图2为本发明的改善P型埋层区域外延层错的方法流程图。

图3为现有技术中优化前P型埋层区域层错数量图。

图4为本发明的优化后P型埋层区域层错数量图。

图5为现有技术中优化前P埋推阱工艺菜单图。

图6为本发明的优化后P埋推阱工艺菜单图。

图7为现有技术中外延工艺菜单结构图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明实施例的描述中，需要说明的是，若出现术语“上”、“下”、“水平”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

此外，若出现术语“水平”，并不表示要求部件绝对水平，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。

在本发明实施例的描述中，还需要说明的是，除非另有明确的规定和限定，若出现术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

下面结合附图对本发明做进一步详细描述：

本发明提出的一种改善P型埋层区域外延层错的结构，如图1所示，包括P型衬底1；

在P型衬底1的上方设有N埋区域2和P埋区域3；N埋区域2与P埋区域3间隔设置；在N埋区域2和P埋区域3的上方设有N型外延层4。通过在P型衬底1上设有N埋区域2和P埋区域3，且将P埋区域2与N埋区域3间隔设置，再对P埋区域3和N埋区域2上设P型外延层4，能够将产品P型埋层区域外延后层错数量由基线的400个以上降低至30个以内，从而解决现有技术中双极产品流片过程中P型埋层区域外延层错较多的问题，有效提升双极产品的参数一致性和可靠性。

其中，N埋区域2和P埋区域3与P型衬底1的接触面积大于N埋区域2和P埋区域3与N型外延层4的接触面积。N埋区域2的体积大于P埋区域3的体积。P埋区域3嵌入P型衬底1的深度与N型外延层4的深度相等。N埋区域2嵌入P型衬底1的深度大于嵌入N型外延层4的深度。

本发明提出的一种改善P型埋层区域外延层错的方法，如图2所示，包括如下步骤：

步骤1、对P型衬底1进行氧化，在P型衬底1表面形成氧化层，依次进行光刻、离子注入和扩散处理，在P型衬底1上形成N埋区域2；

步骤2、对P型衬底1进行氧化，在P型衬底1表面形成氧化层，依次进行光刻、离子注入和扩散处理，在P型衬底1上形成P埋区域3；

形成P埋区域3的具体步骤如下：

N埋区域2形成后，再进行全剥处理，对P型衬底1进行氧化形成氧化层，依次进行P埋光刻、离子注入和P埋推阱，在P型衬底1上形成P埋区域3。

氧化工艺温度由1150℃降低至1050℃，氧化层厚度由

步骤3、对P型衬底1、N埋区域2和P埋区域3进行外延处理，形成N型外延层4，实现P型埋层区域外延层错的改善。

更改P埋推阱过程，升温气氛由纯氮气变更为氮氧升温，降低氧化层厚度以及管控外延淀积前HCL预处理抛光速率规避P埋注入离子损伤层。P埋推阱厚度由

形成N型外延层4的具体步骤如下：

在N埋区域2和P埋区域3形成后，再进行全剥处理，在P型衬底1、N埋区域2和P埋区域3上进行外延处理，形成N型外延层4。

外延处理过程中，外延淀积前表面预处理过程HCL抛光速率的范围为0.01μm/min～0.025μm/min，将HCL腐蚀硅抛光量由

因P型埋层氧化层的厚度直接决定外延后层错数量的多少，同时P型埋层氧化层厚度的变化对P埋注入硼的分凝有影响，会导致P埋区域杂质总量存在差异，要求优化前后P埋区的方阻变化量小于±10％，在此范围内，杂质总量的变化对器件性能没有影响。本发明提出的一种改善P型埋层区域外延层错的方法，将图5中第2部分升温过程中升温气氛中增加0.3SLM的氧气。将图5中第4部分氧化工艺温度由1150℃降低至1050℃，氧化层厚度由

因P埋推阱采用高温纯氮气推阱，高温过程中易发生氧刻蚀现象，产品表面会出现氧刻蚀异常，外延后表现为层错缺陷，为改善该异常，将图5中第2部分升温过程中纯氮气变更为图6中第2部分氮氧升温，同时为规避注入损伤层，减少氧化层厚度，且工艺可控，将图5中第4氧化工艺部分工艺温度由1150℃降低至图6中第5部分，菜单结构详见图5和图6。

因外延淀积过程中存在抛光过程，为规避注入后损伤层，避免外延淀积过程中注入损伤导致层错的产生，降低图7中第5部分抛光量，避免抛光至损伤层，外延菜单结构详见图7。

因此，本发明提出的一种改善P型埋层区域外延层错的结构，通过优化P埋推阱工艺升温气氛解决高温过程氧刻蚀异常，降低氧化层厚度以及管控外延淀积前HCL预处理抛光速率规避P埋注入离子损伤层，将产品P型埋层区域外延后层错数量由基线的400个以上降低至30个以内，层错对器件性能及成品率影响主要体现在下面三方面，第一，层错将起到载流子的产生和复合中心作用，明显地降低了器件中少数载流子的寿命，其次，层错提供了杂质的沉淀核心，使重金属等有害杂质聚集和沉淀，引起器件软击穿，反向漏电增大，击穿电压降低，从而影响器件的成品率，最后，引起杂质的不规则扩散、增强扩散，使器件结构不规则，造成局部击穿、二次击穿，在浅结NPN晶体管中，形成N++管道，使基区穿通，器件失效。该发明可有效提升器件寿命及成品率。

以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。