一种半导体功率器件及其制备方法

技术领域

本发明涉及半导体技术领域，具体涉及一种半导体功率器件及其制备方法。

背景技术

金属氧化物半导体场效应管(Metal-Oxide Semiconductor FET，简称MOSFET)是一类具有开关速度快和输入阻抗高的压控型高功率开关器件，同时还兼具功率密度大、转换效率高和工作频率高等特点，被广泛应用于各种工业电源、电机驱动、电力牵引、电能质量控制、可再生能源发电、分布式发电、国防和前沿科学技术等领域。

功率MOSFET器件的一个至关重要的问题就是随着器件耐压能力的提升，器件的导通电阻将迅速的增加，这也使得器件的功率损耗将会大幅度的上升。这是我们不愿意看到的。因而，这一问题严重阻碍了功率MOSFET器件的进一步发展及应用。同时，不同应用领域对功率MOSFET开关特性的需求也有所不同，在开关电源、高频感应加热等高频应用领域，要求器件开关时间短，开关速度快，否则会导致响应延迟，性能下降；在电网等高压应用领域，则要求器件开关时间不能过短，开关速度不能过快，否则会导致过冲电压过高，带来安全隐患。因此，需要针对不同应用领域的具体需求设计不同开关特性的功率MOSFET。

在功率MOSFET制备过程中，希望得到不同的导通电阻和开关特性，则需要调节JFET区面积。而调节JFET区面积则需要调整形成JFET区的离子注入窗口尺寸，制备工艺较复杂；且一种离子注入窗口尺寸对应于一种JFET区面积，导致所制备的半导体功率器件的导通电阻和开关特性相同。

发明内容

有鉴于此，本发明实施例提供了一种半导体功率器件及其制备方法，以解决现有半导体功率器件的导通电阻和开关特性单一的问题。

本发明实施例的第一方面提供了一种半导体功率器件，包括：

半导体层；

源极和栅极，形成在所述半导体层上方；

半导体区域，形成在源极和栅极之间的所述半导体层内，且所述半导体区域具有与所述源极和/或所述栅极交叠的部分；所述半导体区域与所述半导体层的导电类型相同；

阱区，形成在两个栅极区域之间的所述半导体层内，且所述阱区具有与所述栅极交叠的部分，所述阱区与所述半导体层的导电类型相反；

JFET区，形成在两个阱区之间的所述半导体层内，且所述JFET区具有与栅极交叠的部分，所述JFET区与所述半导体层的导电类型相同。

可选地，还包括：

源极接触区，设置在相邻两个所述半导体区域之间，且与相邻两个所述半导体区域相接触；其中，所述源极接触区的离子掺杂浓度为1E19～1E22cm

可选地，还包括：

漏极，形成在所述半导体层下方。

可选地，所述JFET区内的离子掺杂浓度为1E16-1E18cm

可选地，所述半导体区域内的离子掺杂浓度为1E16-1E21cm

可选地，还包括：

所述半导体功率器件为MOSFET、IGBT或MOSGCT。

本发明实施例的第二方面还提供了一种半导体功率器件的制备方法，包括：

提供半导体层；

向所述半导体层注入离子，以在所述半导体层内形成阱区，所注入的离子的导电类型与所述半导体层的导电类型相反；

向所述半导体层注入离子，以在所述半导体层内形成半导体区域，所注入的离子的导电类型与所述半导体层的导电类型相同；

向所述半导体层倾角注入离子，以在所述半导体层内形成JFET区，所注入的离子的导电类型与所述半导体层的导电类型相同；

在所述半导体层上方形成栅极和源极；其中，所述半导体区域具有与所述源极和/或所述栅极交叠的部分，所述阱区具有与所述栅极交叠的部分，所述JFET区具有与栅极交叠的部分。

可选地，向所述半导体层倾角注入离子之前，还包括：

在相邻两个所述半导体区域之间形成与所述半导体层的导电类型相反的源极接触区；其中，所述源极接触区与相邻两个所述半导体区域相接触。

可选地，向所述半导体层倾角注入离子，以在所述半导体层内形成JFET区，包括：

在所述半导体层上方形成离子注入掩膜层；

图案化所述离子注入掩膜层，以形成离子注入窗口；

以第一预设角度和1E11-1E13atom/cm

将所述半导体层旋转第二预设角度；

再次倾角注入所述离子。

可选地，所述第一预设角度为0-360°，所述第二预设角度为0-360°。

可选地，所述离子注入的温度为23℃-600℃，所述离子的注入能量10keV-1200keV。

可选地，所述离子注入窗口的开口尺寸为0.1-5μm。

可选地，向所述半导体层倾角注入离子的步骤之后，还包括：

在所述半导体层上方形成碳膜保护层，并在高温下进行退火处理，以达到激活离子的目的。

可选地，所述高温退火的温度为1500℃-1800℃。

本发明技术方案，具有如下优点：

1.本发明实施例提供的半导体功率器件，通过在两个阱区之间的所述半导体层内形成JFET区，该JFET区具有与栅极交叠的部分，其中，交叠部分的面积可以用于改变半导体功率器件的正向导通电阻以及栅端的MOS电容，从而实现对栅控半导体器件的正向导通特性的调制以及实现对栅控半导体器件的开关时间和开关损耗等开关特性的调制。

2.本发明实施例提供的半导体功率器件的制备方法，通过倾角注入离子使得所形成的JFET区面积可以通过倾角的大小进行调节，从而改变器件的导通电阻，同时，也会改变栅端的MOS电容，从而实现对栅控半导体功率器件的开关时间和开关损耗等开关特性的调制；通过倾角大小的调节，就可以在不改变设计版图和光刻工艺的条件下，针对不同的应用需求，调制栅控半导体器件的导通特性和开关特性。

3.本发明实施例提供的半导体功率器件的制备方法，通过旋转半导体层以进行多次的倾角注入，便于根据实际情况对JFET区的面积进行调节；即通过原有设计版图和光刻工艺能够实现制备出不同导通特性和开关特性的半导体功率器件。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中半导体功率器件的结构示意图；

图2为本发明实施例中不同面积的JFET区对应的正向输出特性曲线；

图3为本发明实施例中不同面积的JFET区对应的栅端电容特性曲线；

图4为本发明实施例中半导体功率器件的制备工艺流程图；

图5a-图5b为本发明实施例中半导体功率器件的制备结构图；

图6a-图6c为本发明实施例中半导体功率器件的制备结构图；

图7a-图7c为本发明实施例中半导体功率器件的制备结构图；

图8a-图8c为本发明实施例中半导体功率器件的制备结构图；

图9a-图9c为本发明实施例中半导体功率器件的制备结构图；

图10为本发明实施例中JFET区的制备工艺流程图。

附图标记：10-半导体层；11-衬底；12-外延薄膜层；13-阱区；14-半导体区域；15-源极接触区；16-JFET区；21-栅极；21a-栅介质层；21b-栅电极；22-源极；23-漏极。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本发明实施例提供一种半导体功率器件，如图1所示，包括半导体层10，栅极21，源极22，半导体区域14，阱区13，JFET区16。其中，栅极21以及源极22，形成在半导体层10的上方；半导体区域14的导电类型与半导体层10的导电类型相同。例如，导电类型可以为N型，也可以为P型。本实施例中以N型的半导体层10，对应地，半导体区域14为N型为例，进行详细描述。

具体地，半导体层10包括衬底11，以及形成在衬底11上的外延薄膜层12。上述阱区13、半导体区域14、源极接触区15以及JFET区16全部形成在外延薄膜层12内。其中，外延薄膜层12的导电类型与衬底11的导电类型相同。

例如，衬底11可以为N型碳化硅衬底，具体可以采用4H-SiC，或6H-SiC。外延薄膜层12的厚度可以为5μm-200μm，离子掺杂浓度为1E14-1E17cm

作为本实施例的一个具体应用实例，碳化硅衬底11为N型4H-SiC，厚度为350μm，掺杂离子为氮离子，掺杂浓度为5×10

具体地，如图1所示，半导体区域14形成在半导体层10内，且其上表面与栅极21以及源极22的下表面平齐，且半导体区域14与栅极21以及源极22部分重叠。

其中，可选的，半导体区域14的掺杂浓度为1E16-1E21cm

具体地，如图1所示，在相邻两个半导体区域14之间设置有源极接触区15，其导电类型与半导体区域14的导电类型相反。例如，当半导体区域14为N型时，源极接触区15的导电类型为P型。

具体地，在半导体层10内形成有源极接触区15，该源极接触区15的上表面与半导体区域14以及半导体层10的上表面平齐，且与相邻两个半导体区域14接触。

其中，可选地，源极接触区15的厚度可以与半导体区域14相同，也可以大于半导体区域14，也可以小于半导体区域14，只需保证在相邻半导体区域14之间设置有与其接触的源极接触区15即可。

此外，该源极接触区15的离子掺杂浓度为1E19～1E22cm

进一步地，如图1所示，在半导体层10内还形成有阱区13。阱区13的上表面与半导体层10的上表面平齐，且每个阱区13内形成有两个相邻的半导体区域14以及源极接触区15。其中，阱区13的导电类型与源极接触区15的导电类型相同。例如，半导体层10为N型，阱区13为P型，半导体区域14为N型，源极接触区为P型。

进一步地，如图1所示，在半导体层10内还形成JFET区16。JFET区16的上表面与半导体层10的上表面平齐，且JFET区16位于两个阱区13之间的半导体层10内，且所述JFET区16与栅极交叠。其中，JFET区16的导电类型与半导体层10的导电类型相同。例如，半导体层10为N型，JFET区16为N型。

此外，该JFET区16的离子掺杂浓度为1E16～1E18cm

进一步地，如图1所示，该半导体器件还包括形成在半导体层10上表面的栅极21、源极22，以及形成在半导体层10下表面的漏极23。具体地，栅极21和源极22均设置在外延薄膜层12的上表面，漏极23设置在衬底11的下表面。栅极21包括栅介质层21a以及形成在栅介质层21a表面的栅电极21b层，其中，该栅介质层21a用于提高栅电极21b的导电性。

进一步地，发明人对不同JFET区面积的半导体器件进行性能测试，测试结果如图2以及图3所示。其中，图2示出了JFET区宽度分别为2.5μm、3μm和3.5μm对应的半导体器件的正向输出特性曲线(漏极电压与漏极电流之间的对应关系)，如图2所述，对比上述三种不同JFET区宽度的正向输出特性曲线可知，在上述三种JFET区宽度下，对应的半导体器件的正向导通电阻随着JFET区面积而变化。

图3示出了JFET区宽度分别为2.5μm、3μm和3.5μm对应的半导体器件的栅端电容特性曲线，如图3所述，对比上述三种不同JFET区宽度的栅端电容特性曲线可知，在上述三种JFET区宽度下，对应的半导体器件的栅端电容随着JFET区面积而变化。

因此，可以通过改变JFET区16的面积，调整该半导体器件的正向导通特性和开关特性。

作为本实施例的一种可选实施方式，该半导体器件的可以是MOSFET、IGBT或MOSGCT。

本发明实施例还提供了一种半导体功率器件的制备方法，如图4所示，该方法包括：

S10，提供半导体层。

结构如图5a所示，半导体层10的导电类型可以是N型，也可以是P型。本实施例中为N型半导体层10为例，进行详细描述。其中，半导体层10包括衬底11以及形成在衬底11上表面的外延薄膜层12。

具体地，如图5b所示，衬底11为N型碳化硅衬底，在衬底11的上表面形成外延薄膜层12。其中，衬底11为4H-SiC或6H-SiC，外延薄膜层12的厚度为5μm-200μm，掺杂浓度为1E14-1E17cm

例如，衬底11为N型4H-SiC，厚度为350μm，掺杂离子为氮离子，掺杂浓度为5×10

S20，向所述半导体层注入离子，以在所述半导体层内形成阱区，所注入的离子的导电类型与所述半导体层的导电类型相反；

具体地，在外延薄膜层12内形成阱区13的步骤，具体地如图6a至图6c所示。如图6a所示，在外延薄膜层12表面形成离子掩膜层a；如图6b所示，对离子掩膜层a进行图案化形成离子注入窗口；如图6c所示，利用离子注入窗口向外延薄膜层12内垂直注入离子，以在外延薄膜层12内形成阱区13。其中，阱区13的导电类型与外延薄膜层12的导电类型相反。

此外，离子掩膜层a的材料可以为由硅、硅氧化合物、硅氮化合物或金属构成的单层薄膜层，也可以为由硅、硅氧化合物、硅氮化合物和金属中至少两种材料构成的多层薄膜层，多层薄膜层中各薄膜层的厚度均为0.01-4μm。阱区13所注入的离子为氮离子、磷离子、铝离子或硼离子，掺杂离子的剂量为1E11-1E15cm

具体地例如，采用PECVD沉积方法在外延薄膜12的上表面形成离子掩膜层a。其中，离子掩膜层a为由二氧化硅构成的单层薄膜层，厚度为2.5μm。对离子掩膜层a进行光刻和刻蚀，形成阱区离子注入窗口。其中，阱区离子注入窗口为10μm×10μm的方形离子注入窗口。采用垂直离子注入法，通过离子注入窗口向外延薄膜层12注入铝离子，形成阱区13。

S30，向所述半导体层注入离子，以在所述半导体层内形成半导体区域，所注入的离子的导电类型与所述半导体层的导电类型相同；

具体地，在外延薄膜层12内形成半导体区域14的步骤，具体地如图7a至图7c所示。如图7a所示，在外延薄膜层12表面形成离子掩膜层b；如图7b所示，对离子掩膜层b进行图案化形成离子注入窗口；如图7c所示，利用离子注入窗口向外延薄膜层12内垂直注入离子，以在外延薄膜层12内形成半导体区域14。其中，半导体区域14的导电类型与外延薄膜层12的导电类型相同。

此外，离子掩膜层b的材料可以为由硅、硅氧化合物、硅氮化合物或金属构成的单层薄膜层，也可以为由硅、硅氧化合物、硅氮化合物和金属中至少两种材料构成的多层薄膜层，多层薄膜层中各薄膜层的厚度均为0.01-4μm。半导体区域14所注入的离子为氮离子、磷离子、铝离子或硼离子，掺杂离子的剂量为1E11-1E16cm

具体地例如，采用PECVD沉积方法在外延薄膜12的上表面形成离子掩膜层b。其中，离子掩膜层b为由二氧化硅构成的单层薄膜层，厚度为2.5μm。对离子掩膜层b进行光刻和刻蚀，形成半导体区域离子注入窗口。其中，半导体区域离子注入窗口为10μm×10μm的方形离子注入窗口。采用垂直离子注入法，通过离子注入窗口向外延薄膜层12注入氮离子，形成半导体区域14。

S50，以1E11-1E13atom/cm

具体地，倾角离子注入可以是单步注入，也可以分为多步注入。不论是单步注入还是多步注入，所有的注入剂量为1E11-1E13atom/cm

此外，在离子注入时，对应的倾角角度可以根据实际情况进行具体调整。可选地，在多步离子注入中，每次进行离子注入对应的角度都可以是不同的，可以是相同的。具体倾角离子注入所对应地角度是根据最终所形成的半导体器件的导通特性和开关特性设置的；例如，半导体器件的开关时间长，对应地，JFET区16的面积大，因此，可以进行大角度的离子注入；半导体器件的开关时间短，对应地，JFET区16的面积小，因此，可以进行小角度的离子注入。

S60，在半导体层上方形成栅极和源极；其中，半导体区域具有与栅极和/或源极交叠的部分。

如图1所示，在半导体层10的上方形成栅极21和源极22。对应地，半导体区域14具有与栅极21和源极22交叠的部分。

进一步地，漏极23形成在半导体层10的下表面。

具体例如，在半导体层10上表面淀积金属层并对该金属层进行光刻和刻蚀形成栅极21和源极22，在半导体层10的背面淀积金属层，并对该金属层进行光刻和刻蚀形成漏极23。

通过倾角注入离子使得所形成的JFET区16的面积可以通过倾角的大小进行调节，改变器件的正向导通电阻以及栅端的MOS电容，从而实现对栅控半导体器件的正向导通特性和开关时间以及开关损耗等开关特性的调制；通过倾角大小的调节，就可以在不改变设计版图和光刻工艺的条件下，针对不同的应用需求，调制栅控半导体器件的正向导通特性和开关特性。

本发明实施例的可选方案为，在上述S30之后且在上述S50之前，还可以包括：

S40，在相邻两个所述半导体区域之间形成与所述半导体层的导电类型相反的源极接触区；其中，所述源极接触区与相邻两个所述半导体区域相接触；

具体地，在外延薄膜层12内形成源极接触区15的步骤，具体地如图8a至图8c所示。如图8a所示，在外延薄膜层12表面形成离子掩膜层c；如图8b所示，对离子掩膜层c进行图案化形成离子注入窗口；如图8c所示，利用离子注入窗口向外延薄膜层12内垂直注入离子，以在外延薄膜层12内形成源极接触区15。其中，源极接触区15的导电类型与外延薄膜层12的导电类型相反。

此外，离子掩膜层c的材料可以为由硅、硅氧化合物、硅氮化合物或金属构成的单层薄膜层，也可以为由硅、硅氧化合物、硅氮化合物和金属中至少两种材料构成的多层薄膜层，多层薄膜层中各薄膜层的厚度均为0.01-4μm。源极接触区15所注入的离子为氮离子、磷离子、铝离子或硼离子，掺杂离子的剂量为1E11-1E16cm

具体地例如，采用PECVD沉积方法在外延薄膜12的上表面形成离子掩膜层c。其中，离子掩膜层c为由二氧化硅构成的单层薄膜层，厚度为2.5μm。对离子掩膜层c进行光刻和刻蚀，形成源极接触区离子注入窗口。其中，源极接触区离子注入窗口为10μm×10μm的方形离子注入窗口。采用垂直离子注入法，通过离子注入窗口向外延薄膜层12注入铝离子，形成源极接触区15。

本发明实施例的可选方案为，如图10所示，S50包括：

S51，在半导体层上方形成离子注入掩膜层。

如图9a所示，在半导体层10上方形成离子注入掩膜层d，即在外延薄膜层12的上表面形成离子注入掩膜层d。

S52，图案化离子注入掩膜层，以形成离子注入窗口。

如图9b所示，对离子注入掩膜层d进行图案化，以形成离子注入窗口。其中，所形成离子注入窗口的开口尺寸为0.1-5μm。

其中，离子注入窗口可以为叉指结构或平行长条状或圆环形或方形，也可以为包含叉指结构、平行长条状、圆环形和方形中至少两种形状的组合图形。其中，平行长条状包括多个平行的长方形。

例如，对离子注入掩膜层d进行光刻和刻蚀，形成JFET区16的离子注入窗口。

S53，以第一预设角度通过离子注入窗口向半导体层注入离子。

如图9c所示，以第一预设角度通过离子注入窗口向半导体层10注入离子，即以第一预设角度向外延薄膜层12中注入离子，以形成JFET区16。

其中，可以采用单步离子注入法，也可以采用多步离子注入法向外延薄膜层12注入离子。此外，离子注入的温度为23℃-600℃，离子的注入能量10keV-1200keV，总的离子注入剂量为1E11-1E13atom/cm

S54，将半导体层旋转第二预设角度。

在第一次倾角注入离子之后，将半导体层10旋转第二预设角度，以便后续再次进行离子注入。其中，第二预设角度为0-360°。

S55，再次倾角注入离子。

将半导体层10旋转第二预设角度之后，再次倾角注入离子。

此外，在S50之后还包括在所述半导体层上方形成碳膜保护层，并在高温下进行退火处理，以达到激活离子的目的。所述高温退火的温度为1500℃-1800℃。

其余未在本实施例中详细描述的半导体器件的结构细节，请参照图5至图9所示实施例的相关描述，在此不再赘述。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。