薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置

相关申请的交叉引用

本申请要求于2021年12月31日提交的韩国专利申请第10-2021-0194693号的优先权，为了所有目的通过引用将该韩国专利申请整体并入本文，如同在此完全阐述一样。

技术领域

本公开内容的实施方式涉及一种薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置。

背景技术

智能社会的发展导致对诸如显示装置或照明装置之类的各种电子装置的需求增加。这种电子装置可包括：具有数据线和栅极线的面板、用于驱动数据线的数据驱动器、和用于驱动栅极线的栅极驱动器。

为了驱动作为这种电子装置的核心部件的面板，可设置具有各种功能的多个晶体管。

因此，面板制造工序不可避免变得复杂和困难。因此，如果追求加工便利，则晶体管的器件性能会劣化。

此外，为了在电子装置中实现优异的特性，例如高分辨率，应当进一步集成晶体管。然而，由于工艺和设计问题，不可能无限地减小晶体管的面积，所以必须在不劣化晶体管的特性的情况下控制晶体管所占用的面积。

发明内容

本公开内容的实施方式涉及一种薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置，该薄膜晶体管阵列基板包括能够实现短沟道(short channel)和实现集成的垂直结构晶体管(vertical-structure transistor)。

本公开内容的实施方式还涉及一种占用的面积减小并且电流特性改善的薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置。

本公开内容的实施方式还涉及一种薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置，该薄膜晶体管阵列基板包括能够实现元件小型化、短沟道以及优异的加工便利性的垂直结构晶体管。

本公开内容的实施方式可提供一种电子装置，包括：包括至少一个晶体管的面板；和用于驱动所述面板的驱动电路，其中所述面板包括：基板；设置在所述基板上的第一电极；第一绝缘膜，所述第一绝缘膜具有暴露所述第一电极的上表面的一部分的孔；有源层，所述有源层接触所述第一绝缘膜的上表面的一部分以及所述第一电极的上表面的所述一部分；设置在所述有源层上的第二绝缘膜；设置在所述第二绝缘膜上的栅极电极；设置在所述栅极电极上的第三绝缘膜；和设置在所述第三绝缘膜上、彼此间隔开并且电连接至所述有源层的第二电极和第三电极，其中所述有源层包括彼此间隔开的第一沟道区域和第二沟道区域，并且其中所述第一沟道区域和所述第二沟道区域的每一个包括位于所述第一绝缘膜的所述孔的侧表面上的区域。

本公开内容的实施方式可提供一种薄膜晶体管阵列基板，包括：基板；设置在所述基板上的第一电极，所述第一电极具有第一表面；第一绝缘膜，所述第一绝缘膜包括延伸穿过所述第一绝缘膜并且暴露所述第一电极的所述第一表面的一部分的孔；在所述第一绝缘膜上和所述孔上的有源层，所述有源层接触所述第一绝缘膜的上表面的一部分以及所述孔处的所述第一电极的所述第一表面的所述一部分；设置在所述有源层上的第二绝缘膜；设置在所述第二绝缘膜上的栅极电极；设置在所述栅极电极上的第三绝缘膜；在所述有源层上的第二电极，所述第二电极延伸穿过所述第二绝缘膜以电连接至所述有源层；和在所述有源层上的第三电极，所述第三电极与所述第二电极间隔开并相对，所述第三电极延伸穿过所述第二绝缘膜以电连接至所述有源层。

根据本公开内容的实施方式，可提供一种薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置，该薄膜晶体管阵列基板包括能够实现短沟道和实现集成的垂直结构晶体管。

根据本公开内容的实施方式，可提供一种占用的面积减小并且电流特性改善的薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置。

根据本公开内容的实施方式，可提供一种薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置，该薄膜晶体管阵列基板包括能够实现元件小型化、短沟道以及优异的加工便利性的垂直结构晶体管。

附图说明

本公开内容的上述和其他目的、特征和优点将在结合附图时从下面的详细描述得到更加清楚地理解，其中：

图1是示意性图解根据本公开内容实施方式的电子装置的系统配置的示图；

图2A是图解根据本公开内容实施方式的电子装置的系统实现方案的示例的示图；

图2B是示意性图解当根据本公开内容实施方式的电子装置是显示装置时，有效区域中包括的子像素的结构的示图；

图3是图解当根据本公开内容实施方式的面板PNL是有机发光二极管(OLED)面板时，子像素SP的结构的示图；

图4是图解其中一个子像素SP进一步包括电连接在驱动晶体管DRT的第二节点N2与基准电压线RVL之间的第二晶体管T2的3T(晶体管)1C(电容器)结构的示例的示图；

图5是示意性图解根据本公开内容实施方式的面板PNL上设置的栅极驱动电路GDC的示图；

图6是图解根据本公开内容实施方式的电子装置中设置的晶体管的截止(OFF)状态的示图；

图7是图解根据本公开内容实施方式的电子装置中设置的晶体管的导通(ON)状态的示图；

图8和图9是图解根据本公开内容实施方式的晶体管的剖面结构的示图；

图10和图11是图解作为多晶硅晶体管的晶体管的结构的示图；

图12是图解当根据本公开内容实施方式在子像素中设置垂直结构晶体管时，与像素电极连接的垂直结构晶体管的示图；

图13是图解当根据本公开内容实施方式在子像素中设置垂直结构晶体管时，与有机发光二极管连接的垂直结构晶体管的示图；

图14是图解其中根据本公开内容实施方式的晶体管应用于两个子像素的结构的示图；

图15是图解根据本公开内容实施方式的晶体管Tr的S因子(SS)及其相应的电流增量与根据比较例的晶体管Tr的S因子(SS)及其相应的电流增量之间的比较的示图。

具体实施方式

在本发明的实施例或实施方式的以下描述中，将参照附图，在附图中通过举例说明能够实施的具体实施例或实施方式的方式进行了显示，并且在附图中可使用相同的参考标记和符号指代相同或相似的部件，即使它们显示在彼此不同的附图中。此外，在本发明的实施例或实施方式的以下描述中，当确定结合在此的已知功能和部件的详细描述反而会使本发明一些实施方式中的主题不清楚时，将省略其详细描述。在此使用的诸如“包括”、“具有”、“包含”、“由……构成”、“由……组成”和“由……形成”之类的术语一般旨在允许增加其他部件，除非这些术语使用了术语“仅”。如在此使用的，单数形式旨在包括复数形式，除非上下文明显有相反指示。

在此可使用诸如“第一”、“第二”、“A”、“B”、“(A)”和“(B)”之类的术语来描述本发明的元件。这些术语的每一个不用来限定元件的本质、顺序、次序或数量等，而是仅用于将相应元件与其他元件区分开。

当提到第一元件与第二元件“连接或结合”、“接触或重叠”等时，其应当解释为，第一元件不仅可与第二元件“直接连接或结合”或“直接接触或重叠”，而且还可在第一元件与第二元件之间“插入”第三元件，或者第一元件和第二元件可经由第四元件彼此“连接或结合”、“接触或重叠”等。在此，第二元件可包括在彼此“连接或结合”、“接触或重叠”等的两个或更多个元件中的至少一个中。

当使用诸如“在……之后”、“随后”、“接下来”、“在……之前”等之类的时间相对术语描述元件或构造的过程或操作，或者操作方法、加工方法、制造方法中的流程和步骤时，这些术语可用于描述非连续的或非顺序的过程或操作，除非一起使用了术语“直接”或“紧接”。

此外，当提到任何尺度、相对尺寸等时，即使没有指明相关描述，也应当认为元件或特征或者相应信息的数值(例如，水平、范围等)包括可由各种因素(例如，工艺因素、内部或外部冲击、噪声等)导致的公差或误差范围。此外，术语“可”完全涵盖术语“能”的所有含义。

下文中，参照附图详细描述本公开内容的各实施方式。

图1是示意性图解根据本公开内容实施方式的电子装置的系统配置的示图。

根据本公开内容实施方式的电子装置可包括显示装置、照明装置、发光装置等。为便于描述，下面的描述主要针对显示装置。然而，除了显示装置以外，本公开内容的实施方式还可应用于其他各种电子装置，诸如照明装置或发光装置，只要包括晶体管即可。

根据本公开内容的实施方式，电子装置可包括用于显示图像或输出光的面板PNL和用于驱动面板PNL的驱动电路。

面板PNL可包括：多条数据线DL、多条栅极线GL、以及由多条数据线DL和多条栅极线GL限定出的以矩阵方式布置的多个子像素SP。

在面板PNL中，多条数据线DL和多条栅极线GL可设置为彼此交叉。例如，多条栅极线GL可沿行或列布置，多条数据线DL可沿列或行布置。为便于描述，下面假设多条栅极线GL沿行布置，多条数据线DL沿列布置。

除了多条数据线DL和多条栅极线GL以外，例如根据子像素结构，面板PNL还可具有其他种类的信号线。面板PNL可进一步具有驱动电压线、基准电压线、或公共电压线。

面板PNL可以是各种类型的面板，诸如液晶显示(LCD)面板和有机发光二极管(OLED)面板。

设置在面板PNL上的信号线的类型例如可根据子像素结构或面板类型而变化。在本公开内容中，信号线的概念可涵盖被施加信号的电极。

面板PNL可包括：用于显示图片或图像的有效区域A/A、以及有效区域A/A周围的不显示图像的非有效区域N/A。非有效区域N/A也被称为边框区域。

有效区域A/A包括用于显示图像的多个子像素SP。

非有效区域N/A具有与数据驱动器DDR电连接的焊盘部，并且可具有将焊盘部与多条数据线DL连接的多条数据连线。多条数据连线可以是多条数据线DL延伸到非有效区域N/A的部分，或者可以是与多条数据线DL电连接的单独的图案。

非有效区域N/A还可包括栅极驱动相关线，栅极驱动相关线经由与数据驱动器DDR电连接的焊盘向栅极驱动器GDR传送栅极驱动所需的电压(信号)。例如，栅极驱动相关线可包括：用于传送时钟信号的时钟线、用于传送栅极电压(VGH和VGL)的栅极电压线、以及用于传送产生扫描信号所需的各种控制信号的栅极驱动控制信号线。与设置在有效区域A/A中的栅极线GL不同，栅极驱动相关线设置在非有效区域N/A中。

驱动电路可包括：用于驱动多条数据线DL的数据驱动器DDR、用于驱动多条栅极线GL的栅极驱动器GDR、以及用于控制数据驱动器DDR和栅极驱动器GDR的控制器CTR。

数据驱动器DDR可通过向多条数据线DL输出数据电压来驱动多条数据线DL。

栅极驱动器GDR可通过向多条栅极线GL输出扫描信号来驱动多条栅极线GL。

控制器CTR可通过提供数据驱动器DDR和栅极驱动器GDR的驱动操作所需的各种控制信号DCS和GCS来控制数据驱动器DDR和栅极驱动器GDR的驱动操作。此外，控制器CTR可向数据驱动器DDR提供图像数据DATA。

控制器CTR根据每帧中实现的时序开始扫描，将从外部输入的输入图像数据转换为与数据驱动器DDR中使用的数据信号格式相适合的图像数据DATA，输出图像数据DATA，并且在与扫描相适合的适当时间控制数据驱动。

为了控制数据驱动器DDR和栅极驱动器GDR，控制器CTR从外部(例如，主机系统)接收诸如垂直同步信号(Vsync)、水平同步信号(Hsync)、输入数据使能信号(Data Enable，DE)或时钟信号(CLK)之类的时序信号，产生各种控制信号，并且将控制信号输出至数据驱动器DDR和栅极驱动器GDR。

作为示例，为了控制栅极驱动器GDR，控制器CTR输出包括栅极起始脉冲(GSP)、栅极移位时钟(GSC)和栅极输出使能信号(Gate Output Enable，GOE)的各种栅极控制信号GCS。

为了控制数据驱动器DDR，控制器CTR输出例如包括源极起始脉冲(SSP)、源极采样时钟(SSC)和源极输出使能信号(Source Output Enable，SOE)的各种数据控制信号DCS。

控制器CTR可以是常规显示技术中使用的时序控制器，或者是除了执行时序控制器的功能以外还可执行其他控制功能的控制装置。

控制器CTR可实现为与数据驱动器DDR分离的部件，或者控制器CTR可与数据驱动器DDR一起实现为集成电路。

数据驱动器DDR从控制器CTR接收图像数据DATA并且向多条数据线DL提供数据电压，从而驱动多条数据线DL。在此，数据驱动器DDR也被称为源极驱动器。

数据驱动器DDR可经由各种接口与控制器CTR交换各种信号。

栅极驱动器GDR通过向多条栅极线GL顺序地提供扫描信号来顺序地驱动多条栅极线GL。在此，栅极驱动器GDR也被称为扫描驱动器。

栅极驱动器GDR在控制器CTR的控制下向多条栅极线GL顺序地提供导通电压或截止电压的扫描信号。

当通过栅极驱动器GDR开启特定栅极线时，数据驱动器DDR将从控制器CTR接收的图像数据DATA转换为模拟数据电压并且将模拟数据电压提供至多条数据线DL。

数据驱动器DDR可仅位于面板PNL的一侧(例如，上侧或下侧)，在一些情况下，例如根据驱动方案或面板设计，数据驱动器DDR可位于面板PNL的相对两侧(例如，上侧和下侧)的每一侧。

栅极驱动器GDR可仅位于面板PNL的一侧(例如，左侧或右侧)，在一些情况下，例如根据驱动方案或面板设计，栅极驱动器GDR可位于面板PNL的相对两侧(例如，左侧和右侧)的每一侧。

数据驱动器DDR可包括一个或多个源极驱动器集成电路(SDIC)。

每个源极驱动器集成电路(SDIC)可包括移位寄存器、锁存电路、数模转换器(DAC)和输出缓冲器。在一些情况下，数据驱动器DDR可进一步包括一个或多个模数转换器(ADC)。

每个源极驱动器集成电路(SDIC)可以以带式自动焊接(TAB)方式或玻上芯片(COG)方式连接至面板PNL的焊接焊盘，或者可直接设置在面板PNL上。在一些情况下，每个源极驱动器集成电路(SDIC)可集成设置在面板PNL上。每个源极驱动器集成电路(SDIC)可以以膜上芯片(COF)方式实现。在这种情况下，每个源极驱动器集成电路(SDIC)可安装在电路膜上并且经由电路膜与面板PNL的数据线DL电连接。

栅极驱动器GDR可包括多个栅极驱动电路GDC。多个栅极驱动电路可分别对应于多条栅极线GL。

每个栅极驱动电路GDC例如可包括移位寄存器和电平转换器。

每个栅极驱动电路GDC可以以带式自动焊接(TAB)方式或玻上芯片(COG)方式连接至面板PNL的焊接焊盘。每个栅极驱动电路GDC可以以膜上芯片(COF)方案实现。在这种情况下，每个栅极驱动电路GDC可安装在电路膜上并且经由电路膜与面板PNL的栅极线GL电连接。每个栅极驱动电路GDC可以以面板内栅极(GIP)方式实现并且内置于面板PNL中。换句话说，每个栅极驱动电路GDC可直接形成在面板PNL上。

图2A是图解根据本公开内容实施方式的电子装置的系统实现方案的示例的示图。图2B是示意性图解当根据本公开内容实施方式的电子装置是显示装置时，有效区域中包括的子像素的结构的示图。

参照图2A，在根据本公开内容实施方式的电子装置中，数据驱动器DDR可以以各种方式(TAB、COG、COF等)之中的膜上芯片(COF)方式实现，并且栅极驱动器GDR可以以各种方式(TAB、COG、COF、GIP等)之中的面板内栅极(GIP)方式实现。

数据驱动器DDR可包括一个或多个源极驱动器集成电路SDIC。图2A图解了其中数据驱动器DDR由多个源极驱动器集成电路SDIC实现的示例。

当数据驱动器DDR以COF方式实现时，实现数据驱动器DDR的每个源极驱动器集成电路SDIC可安装在源极侧电路膜SF上。

源极侧电路膜SF的一侧可电连接至存在于面板PNL的非有效区域N/A中的焊盘部(焊盘的集合)。

在源极侧电路膜SF上可设置有用于将源极驱动器集成电路SDIC与面板PNL电连接的线。

电子装置可包括用于多个源极驱动器集成电路SDIC与其他装置之间的电路连接的一个或多个源极印刷电路板SPCB、以及用于安装控制部件和各种电子器件的控制印刷电路板CPCB。

安装有源极驱动器集成电路SDIC的源极侧电路膜SF的另一侧可连接至一个或多个源极印刷电路板SPCB。

换句话说，安装有源极驱动器集成电路SDIC的源极侧电路膜SF的一侧可与面板PNL的非有效区域N/A电连接，并且其另一侧可与源极印刷电路板SPCB电连接。

用于控制例如数据驱动器DDR和栅极驱动器GDR的操作的控制器CTR可设置在控制印刷电路板CPCB上。

此外，可在控制印刷电路板CPCB上进一步设置电源管理集成电路(PMIC),电源管理集成电路(PMIC)用于给面板PNL、数据驱动器DDR和栅极驱动器GDR提供各种电压或电流，或者控制要提供至面板PNL、数据驱动器DDR和栅极驱动器GDR的各种电压或电流。

源极印刷电路板SPCB和控制印刷电路板CPCB可通过至少一个连接构件CBL进行电路连接。连接构件CBL例如可以是柔性印刷电路(FPC)或柔性扁平电缆(FFC)。

控制印刷电路板CPCB和一个或多个源极印刷电路板SPCB可集成为一个印刷电路板。

当栅极驱动器GDR以面板内栅极(GIP)方式实现时，栅极驱动器GDR中包括的多个栅极驱动电路GDC可直接形成在面板PNL的非有效区域N/A上。

多个栅极驱动电路GDC的每一个可向设置在面板PNL的有效区域A/A中的相应栅极线GL输出相应扫描信号SCAN。

设置在面板PNL上的多个栅极驱动电路GDC可通过设置在非有效区域N/A中的栅极驱动相关线接收产生扫描信号所需的各种信号(例如，时钟信号、高电平栅极电压(VGH)、低电平栅极电压(VGL)、起始信号(VST)、复位信号(RST)等)。

设置在非有效区域N/A中的栅极驱动相关线可与最靠近多个栅极驱动电路GDC设置的源极侧电路膜SF电连接。

在有效区域A/A中可设置有多个子像素SP。例如，多个子像素SP可包括发光区域EA和非发光区域NEA。

在非发光区域NEA中可包括多个晶体管DRT、T1和T2。与发光区域EA重叠的电极可电连接至设置在非发光区域NEA中的至少一个晶体管DRT。

下面参照图3和图4详细论述。

图3是图解当根据本公开内容实施方式的面板PNL是有机发光二极管(OLED)面板时，子像素SP的结构的示图。

参照图3，作为OLED面板的显示面板PNL中的每个子像素SP可进一步包括：第一晶体管T1，第一晶体管T1给对应于驱动晶体管DRT的栅极节点的第一节点N1传输数据电压Vdata；和存储电容器Cst，存储电容器Cst将对应于图像信号电压的数据电压Vdata或对应于数据电压Vdata的电压保持一帧的时间。

有机发光二极管OLED可包括：第一电极301(阳极电极或阴极电极)、包括至少一个发光层的有机层302、和第二电极303(阴极电极或阳极电极)。

作为示例，可对有机发光二极管OLED的第二电极303施加基础电压VSS。

驱动晶体管DRT给有机发光二极管OLED提供驱动电流，从而驱动有机发光二极管OLED。

驱动晶体管DRT包括第一节点N1、第二节点N2和第三节点N3。

驱动晶体管DRT的第一节点N1是对应于栅极节点的节点并且可与第一晶体管T1的源极节点或漏极节点电连接。

驱动晶体管DRT的第二节点N2可与有机发光二极管OLED的第一电极301电连接并且可以是源极节点或漏极节点。

驱动晶体管DRT的第三节点N3可以是被施加驱动电压EVDD的节点，可与用于提供驱动电压EVDD的驱动电压线DVL电连接，并且可以是漏极节点或源极节点。

驱动晶体管DRT和第一晶体管T1可实现为n型晶体管或p型晶体管。

第一晶体管T1可与数据线DL和驱动晶体管DRT的第一节点N1电连接，并且可通过栅极线和栅极节点接收扫描信号SCAN并被扫描信号SCAN控制。

第一晶体管T1可利用扫描信号SCAN导通，从而将从数据线DL提供的数据电压Vdata传输至驱动晶体管DRT的第一节点N1。

存储电容器Cst可电连接在驱动晶体管DRT的第一节点N1和第二节点N2之间。

存储电容器Cst是有意设计在驱动晶体管DRT外部的外部电容器，而不是作为存在于驱动晶体管DRT的第一节点N1和第二节点N2之间的内部电容器的寄生电容器(例如，Cgs或Cgd)。

图3中举例说明的每个子像素的结构是2T(晶体管)1C(电容器)结构，这仅仅是用于描述的示例，并且可进一步包括一个或多个晶体管，或者在一些情况下进一步包括一个或多个电容器。多个子像素可具有相同的结构，或者多个子像素中的一些子像素可具有不同的结构。

图4是图解其中一个子像素SP进一步包括电连接在驱动晶体管DRT的第二节点N2与基准电压线RVL之间的第二晶体管T2的3T(晶体管)1C(电容器)结构的示例的示图。

参照图4，第二晶体管T2可电连接在驱动晶体管DRT的第二节点N2与基准电压线RVL之间并且通过栅极节点接收第二扫描信号SCAN2来控制其导通/截止。

第二晶体管T2的漏极节点或源极节点可与基准电压线RVL电连接，并且第二晶体管T2的源极节点或漏极节点可与驱动晶体管DRT的第二节点N2电连接。

第二晶体管T2例如可在显示驱动时段中导通，并且可在感测驱动时段中导通，以感测驱动晶体管DRT的特性值或有机发光二极管OLED的特性值。

与相关驱动时序(例如，显示驱动时序或感测驱动时段中的初始化时序)同步，第二晶体管T2可利用第二扫描信号SCAN2导通，从而将被提供到基准电压线RVL的基准电压Vref传输至驱动晶体管DRT的第二节点N2。

与相关驱动时序(例如，感测驱动时段中的采样时序)同步，第二晶体管T2可利用第二扫描信号SCAN2导通，从而将驱动晶体管DRT的第二节点N2的电压传输至基准电压线RVL。

换句话说，第二晶体管T2可控制驱动晶体管DRT的第二节点N2的电压状态或者将驱动晶体管DRT的第二节点N2的电压传输至基准电压线RVL。

基准电压线RVL可与模数转换器电连接，模数转换器感测基准电压线RVL的电压、将电压转换为数字值并且输出包括数字值的感测数据。

模数转换器可包括在实现数据驱动器DDR的源极驱动器集成电路(SDIC)中。

可使用从模数转换器输出的感测数据来感测驱动晶体管DRT的特性值(例如，阈值电压或迁移率)或有机发光二极管(OLED)的特性值(例如，阈值电压)。

存储电容器Cst可以是有意设计在驱动晶体管DRT外部的外部电容器，而不是作为存在于驱动晶体管DRT的第一节点N1和第二节点N2之间的内部电容器的寄生电容器(例如，Cgs或Cgd)。

驱动晶体管DRT、第一晶体管T1和第二晶体管T2的每一个可以是n型晶体管或p型晶体管。

第一扫描信号SCAN1和第二扫描信号SCAN2可以是单独的栅极信号。在这种情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可分别通过不同的栅极线施加至第一晶体管T1的栅极节点和第二晶体管T2的栅极节点。

在一些情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以是相同的栅极信号。在这种情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可通过同一栅极线共同施加至第一晶体管T1的栅极节点和第二晶体管T2的栅极节点。

图3和图4中举例说明的每个子像素的结构仅仅是用于描述的示例，并且可进一步包括一个或多个晶体管，或者在一些情况下进一步包括一个或多个电容器。

多个子像素可具有相同的结构，或者多个子像素中的一些子像素可具有不同的结构。

图5是示意性图解根据本公开内容实施方式的面板PNL上设置的栅极驱动电路GDC的示图。

参照图5，每个栅极驱动电路GDC可包括上拉晶体管Tup、下拉晶体管Tdown和控制开关电路CSC。

控制开关电路CSC是控制对应于上拉晶体管Tup的栅极节点的Q节点的电压和对应于下拉晶体管Tdown的栅极节点的QB节点的电压的电路，并且可包括多个开关(晶体管)。

上拉晶体管Tup是通过栅极信号输出节点Nout向栅极线GL提供对应于第一电平电压(例如，高电平电压(VGH))的栅极信号Vgate的晶体管。下拉晶体管Tdown是通过栅极信号输出节点Nout向栅极线GL提供对应于第二电平电压(例如，低电平电压(VGL))的栅极信号Vgate的晶体管。上拉晶体管Tup和下拉晶体管Tdown可以以不同的时序导通。

上拉晶体管Tup电连接在被施加时钟信号CLK的时钟信号施加节点Nclk与电连接至栅极线GL的栅极信号输出节点Nout之间并且利用Q节点的电压导通或截止。

上拉晶体管Tup电连接至Q节点。上拉晶体管Tup的漏极节点或源极节点电连接至时钟信号施加节点Nclk。上拉晶体管Tup的源极节点或漏极节点电连接至输出栅极信号Vgate的栅极信号输出节点Nout。

上拉晶体管Tup可利用Q节点的电压导通并且将在时钟信号CLK的高电平时段中具有高电平电压(VGH)的栅极信号Vgate输出至栅极信号输出节点Nout。

输出至栅极信号输出节点Nout的高电平电压(VGH)的栅极信号Vgate被提供至相应栅极线GL。

下拉晶体管Tdown可电连接在栅极信号输出节点Nout与基础电压节点Nvss之间并且利用QB节点的电压导通或截止。

下拉晶体管Tdown的栅极节点电连接至QB节点。下拉晶体管Tdown的漏极节点或源极节点电连接至基础电压节点Nvss，以接收对应于恒定电压的基础电压VSS。下拉晶体管Tdown的源极节点或漏极节点电连接至输出栅极信号Vgate的栅极信号输出节点Nout。

下拉晶体管Tdown利用QB节点的电压导通，从而将低电平电压(VGL)的栅极信号Vgate输出至栅极信号输出节点Nout。因此，可通过栅极信号输出节点Nout将低电平电压(VGL)的栅极信号Vgate提供至相应栅极线GL。低电平电压(VGL)的栅极信号Vgate例如可以是基础电压VSS。

控制开关电路CSC可包括两个或更多个晶体管，并且具有诸如Q节点、QB节点、置位节点S(也被称为起始节点)和复位节点R之类的主要节点。在一些情况下，控制开关电路CSC可进一步包括被输入诸如驱动电压VDD之类的各种电压的输入节点。

在控制开关电路CSC中，Q节点电连接至上拉晶体管Tup的栅极节点并且重复充电和放电。

在控制开关电路CSC中，QB节点电连接至下拉晶体管Tdown的栅极节点并且重复充电和放电。

在控制开关电路CSC中，置位节点S接收用于表示相应栅极驱动电路GDC的栅极驱动开始的置位信号SET。

施加至置位节点S的置位信号SET可以是从栅极驱动器GDR的外部输入的起始信号(VST)，或者可以是从当前栅极驱动电路GDC之前的前端级的栅极驱动电路GDC输出的栅极信号Vgate的反馈信号(进位信号)。

施加至控制开关电路CSC中的复位节点R的复位信号RST可以是用于将全部级的栅极驱动电路GDC同时初始化的复位信号，或者可以是从另一级(前端级或后端级)输入的进位信号。

控制开关电路CSC响应于置位信号SET将Q节点充电并且响应于复位信号RST将Q节点放电。控制开关电路CSC可包括反相器电路，从而以不同的时序将Q节点和QB节点的每一个充电或放电。

如图3中所示，可在对应于OLED面板的面板PNL的有效区域A/A中的多个子像素SP的每一个中设置驱动晶体管DRT和第一晶体管T1。然而，本实施方式不限于此，如图4中所示，可在对应于OLED面板的面板PNL的有效区域A/A中设置三个或更多个晶体管。

此外，如图2A中所示，当栅极驱动电路GDC以GIP方式实现时，就是说，当栅极驱动电路GDC内置在面板PNL中时，可在面板PNL的非有效区域N/A，即有效区域A/A的外部区域中设置如图5中所示构成栅极驱动电路GDC的各种晶体管(Tup、Tdown和CSC中的晶体管)。

设置在面板PNL的有效区域A/A和/或非有效区域N/A中的晶体管具有根据有源层的沟道长度而变化的器件性能(例如，迁移率或开关性能)。因此，下面描述能够改善器件性能的双型并联晶体管(dual-type parallel transistor)的结构。

还将描述具有短沟道并且在减小晶体管所占用的面积的情况下不会劣化电流特性的晶体管的结构。

例如，下面的描述主要集中在电子装置的驱动晶体管，但根据本公开内容实施方式的晶体管不限于此。例如，该描述也可应用于图3的T1、图4的T1和T2、以及图5的Tup和Tdown。

图6是图解根据本公开内容实施方式的电子装置中设置的晶体管的截止(OFF)状态的示图。图7是图解根据本公开内容实施方式的电子装置中设置的晶体管的导通(ON)状态的示图。

图6和图7是沿图2B的线A-B截取的剖面图。

根据本公开内容实施方式的电子装置中设置的晶体管中的至少一个晶体管可包括当驱动时在与基板的表面(例如，基板600的上表面USS)的方向相交的方向上形成沟道区域731和732的垂直结构晶体管(vertical-structure transistor)Tr。

例如，这意味着垂直结构晶体管中包括的有源层630的沟道区域731和732包括与基板600的上表面USS不平行的区域。总的来说，垂直结构晶体管可囊括包括其中有源层630的沟道区域731和732与基板600之间的角度大于0°且小于180°的区域的所有结构。

参照图7，沟道区域731(或第一沟道区域731)相对于基板600的上表面USS形成角度α。更具体地，在存在第一电极610的实施方式中，第一沟道区域731相对于第一电极610的上表面形成角度α。类似地，沟道区域733(或第二沟道区域732)相对于基板600的上表面USS形成角度β。更具体地，在存在第一电极610的实施方式中，第二沟道区域732相对于第一电极610的上表面形成角度β。如上所述，角度α和β大于0°且小于180°。在一些实施方式中，第一沟道区域731的角度α与第二沟道区域732的角度β相同。在其他实施方式中，第一沟道区域731的角度α可与第二沟道区域732的角度β不同。

如图7中所示，第一沟道区域731从设置在第一沟道区域731与第二沟道区域732之间的连接部733延伸到第一区域631。第一沟道区域731沿着第一绝缘膜620的具有倾斜角度(例如，角度α)的倾斜表面IS设置。类似地，第二沟道区域732从连接部733延伸到第二区域632。第二沟道区域732沿着第一绝缘膜620的具有倾斜角度(例如，角度β)的倾斜表面设置。

参照图6和图7，根据本公开内容实施方式的晶体管Tr可包括第一电极610、有源层630、栅极电极650、第二电极670和第三电极680。

例如，第一电极610可设置在基板600上。

尽管图6和图7图解了其中第一电极610具有单层的结构，但本公开内容的实施方式不限于此，第一电极610可具有两层或更多层的多层结构。

第一电极610可包括诸如铝(Al)、金(Au)、银(Ag)、铜(Cu)、钨(W)、钼(Mo)、铬(Cr)、钽(Ta)和钛(Ti)之类的金属中的任意一种或它们的合金，但本公开内容的实施方式不限于此。

第一电极610可以是晶体管Tr的源极电极。

可在基板600和第一电极610上设置第一绝缘膜620，第一绝缘膜620具有暴露第一电极610的上表面的一部分的至少一个孔621。

第一绝缘膜620可包括无机绝缘材料，诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)。

可在第一绝缘膜620和第一电极610上设置有源层630。

有源层630设置在第一绝缘膜620的孔621中的第一绝缘膜620的侧表面上并且可设置在第一电极610的上表面上。有源层630可设置为延伸到第一绝缘膜620的孔621的外围。

具体地，有源层630可设置在第一绝缘膜620的上表面的一部分上并且可设置在暴露第一电极610的上表面的第一绝缘膜620的孔621中的第一绝缘膜620的侧表面上。有源层630可接触第一绝缘膜620的孔621中的第一电极610的上表面。

因此，有源层630可具有包括至少一个台阶的结构。

有源层630例如可由氧化物半导体形成。当有源层630是氧化物半导体时，有源层630可包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)和氧化铟锌锡(IZTO)中的至少一种，但根据本公开内容实施方式的有源层630不限于此。

例如，有源层630可包括IGZO(InGaZnO)基氧化物半导体材料(其中，In的浓度可高于Ga的浓度)、IZO(InZnO)基氧化物半导体材料、IGZTO(InGaZnSnO)基氧化物半导体材料、ITZO(InSnZnO)基氧化物半导体材料、FIZO(FeInZnO)基氧化物半导体材料、ZnO基氧化物半导体材料、SIZO(SiInZnO)基氧化物半导体材料、或ZnON(Zn-氮氧化物)基氧化物半导体材料。

尽管图6和图7图解了其中有源层630具有单层的结构，但本公开内容的实施方式不限于此，有源层630可具有两层或更多层的多层结构。

可在有源层630上设置第二绝缘膜640。

第二绝缘膜640可包括无机绝缘材料，诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)。

可在第二绝缘膜640上设置晶体管Tr的栅极电极650。

尽管图6和图7图解了其中栅极电极650具有单层的结构，但本公开内容的实施方式不限于此，栅极电极650可具有两层或更多层的多层结构。

栅极电极650可包括诸如铝(Al)、金(Au)、银(Ag)、铜(Cu)、钨(W)、钼(Mo)、铬(Cr)、钽(Ta)和钛(Ti)之类的金属中的任意一种或它们的合金，但本公开内容的实施方式不限于此。

栅极电极650可与第一电极610和有源层630的每一个的一部分重叠。

栅极电极650可与第一绝缘膜620的孔621重叠。

可在栅极电极650上设置第三绝缘膜660。

第三绝缘膜660可包括无机绝缘材料，诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)。

晶体管Tr的第二电极670和第三电极680可设置在第三绝缘膜660上并彼此间隔开。

第二电极670可通过设置在第二绝缘膜640和第三绝缘膜660中的接触孔与有源层630的第一区域631接触。

第三电极680可通过设置在第二绝缘膜640和第三绝缘膜660中的另一接触孔与有源层630的第二区域632接触。

第二电极670和第三电极680可以是晶体管Tr的漏极电极。

电连接至第二电极670和第三电极680的有源层630可包括第一区域631、第二区域632和第三区域633。

如图6和图7中所示，有源层630的第一区域631和第二区域632是设置在第一绝缘膜620上的区域并且可以是掺杂区域(或导电区域)。

有源层630的第三区域633可设置在第一区域631与第二区域632之间。

有源层630的第三区域633可自第一绝缘膜620的上表面的一部分起设置在第一绝缘膜620的孔621的侧表面上，并且可设置在与第一绝缘膜620的孔621重叠的第一电极610的上表面上。

参照图6，当晶体管Tr处于OFF状态时(当未被施加栅极偏压时)，有源层630的第一区域631和第二区域632的电阻可低于有源层630的第三区域633的电阻。

换句话说，有源层630的第一区域631和第二区域632是掺杂区域(或导电区域)，因而在载流子(例如，电子)的浓度方面可高于第三区域633。

有源层630的第一区域631、第二区域632和第三区域633可一体地形成。例如，有源层630的第一区域631、第二区域632和第三区域633可彼此连续且邻接地形成。由有源层630的彼此相对端限定的宽度W可大于由栅极电极650的彼此相对端限定的宽度W。有源层630的宽度W可小于第一电极610的宽度。如图6中通过虚线所示，有源层630的第三区域633的相对两端可对应于栅极电极650的相对两端。

第一电极610的宽度可大于有源层630的宽度W。因此，可防止从基板600下方入射的光到达有源层630。有源层630的宽度W和第一电极610的宽度是沿与在基板600上堆叠第一电极610的方向垂直的方向的长度，并且有源层630的宽度W可指有源层630的相对两端之间的最短距离。

换句话说，由于第一电极610既用作遮光层(或光屏蔽层)又用作晶体管Tr的源极电极，所以可简化晶体管Tr的结构和制造方法，同时节省制造成本(例如，节省在晶体管下方形成光屏蔽层的额外制造步骤)。就是说，根据一个或多个实施方式的新的垂直结构晶体管不仅提供了改进的沟道区域，而且还利用更少的部件，这也导致更少的制造步骤并降低成本。

有源层630的整个第三区域633可沿在基板600上堆叠第一电极610的方向与栅极电极650重叠。

参照图7，当晶体管Tr处于ON状态时(当被施加栅极偏压时)，可在有源层630中提供具有比其他区域低的载流子浓度的沟道区域731和732。

沟道区域731和732可包括在有源层630的第三区域633中。

当未对晶体管Tr施加栅极偏压时，第三区域633的电阻大于有源层630的第一区域631和第二区域632的电阻，使得第一区域631和第二区域632中存在的载流子可难以移动至第三区域633。

相比之下，当对晶体管Tr施加栅极偏压时，由于栅极场(gate field)，在有源层630的与栅极电极650重叠的第三区域633的部分区域中载流子浓度可增加。

因此，有源层630的第一区域631和第二区域632中存在的载流子可通过第三区域633移动至第一电极610。

在这种情况下，第三区域633的一部分可以是供载流子移动的路径，但是第三区域633的其他部分可不允许载流子移动通过。

有源层630中的当对晶体管Tr施加栅极偏压时载流子进行移动的第三区域633可定义为第一沟道区域731和第二沟道区域732。

换句话说，当晶体管Tr处于ON状态，有源层630的第三区域633可包括第一沟道区域731、第二沟道区域732和连接部733。

参照图7，第一沟道区域731可从有源层630的第一区域631延伸并且可设置在第一绝缘膜620的上表面的一部分上以及设置在第一绝缘膜620的孔621的侧表面上，并且可一直设置到与孔621重叠的第一电极610的上表面的一部分。

第二沟道区域732可从有源层630的第二区域632延伸并且可设置在第一绝缘膜620的上表面的一部分上以及设置在第一绝缘膜620的孔621的侧表面上，并且可一直设置到与孔621重叠的第一电极610的上表面的一部分。

第三区域633的连接部733可接触与第一绝缘膜620的孔621重叠的第一电极610的上表面并且可设置在第一沟道区域731与第二沟道区域732之间。

第一沟道区域731和第二沟道区域732可关于第三区域633的连接部733对称地设置。

第一沟道区域731和第二沟道区域732的每一个的长度可以是设置在第一绝缘膜620的上表面上的区域的第一长度、设置在第一绝缘膜620的侧表面(孔中的侧表面)上的区域的第二长度、以及与第一电极610的上表面接触的区域的第三长度之和。

第一沟道区域731和第二沟道区域732的每一个的第一长度和第三长度可以是在与基板600的表面平行的方向上的长度。

第一沟道区域731和第二沟道区域732的每一个的第二长度可对应于第一绝缘膜620的设置有有源层630的侧表面的长度。

有源层630的第一沟道区域731和第二沟道区域732的每一个的长度包括第二长度，因而可通过第一绝缘膜620的侧表面的长度进行调节。

如果第一绝缘膜620的高度T(在基板600上堆叠第一电极610的方向上的长度)减小，则第一绝缘膜620的侧表面的长度也减小，并且有源层630的第一沟道区域731和第二沟道区域732的长度也可减小。换句话说，有源层630的第一沟道区域731和第二沟道区域732的长度可与第一绝缘膜620的侧表面的长度成正比。

换句话说，在根据本公开内容实施方式的垂直结构晶体管Tr中，不是通过单独的工艺(例如，光刻)确定有源层630的第一沟道区域731和第二沟道区域732的长度，而是可仅通过调节第一绝缘膜620的侧表面的长度(或第一绝缘膜620的高度T)来调节有源层630的第一沟道区域731和第二沟道区域732的长度。

当根据本公开内容实施方式的晶体管Tr处于ON状态时，从有源层630的第一区域631和第二区域632移动的载流子可通过第一沟道区域731和第二沟道区域732移动至第一电极610。

在这种情况下，由于载流子沿最短路径移动，所以载流子不会移动至与第一区域631和第二区域632相距较远的第三区域633。

因此，在第一沟道区域731与第二沟道区域732之间可存在有源层630的连接部733。连接部733可位于第一沟道区域731与第二沟道区域732之间，并且第一沟道区域731和第二沟道区域732可与连接部733一体地形成。

由于载流子不会移动至有源层630的连接部733，所以当晶体管Tr处于ON状态时，有源层630的连接部733的电阻可高于第一沟道区域731和第二沟道区域732的电阻。

根据本公开内容实施方式的晶体管Tr如图7中所示可包括两个漏极电极(例如，第二电极670和第三电极680)。相同的信号可施加至每个漏极电极。

根据本公开内容实施方式的垂直结构晶体管Tr的结构不限于此，不同的信号可施加至第二电极670和第三电极680。

换句话说，晶体管Tr的栅极电极650(G)可连接至与外部输入端子连接的输入线Vin，作为垂直结构晶体管Tr的源极电极(S)的第一电极610可连接至地(ground)EVSS，并且相同的输出线Vout或不同的输出线Vout可连接至作为漏极电极(D、D1和D2)的第二电极670和第三电极680。

这样，虽然晶体管Tr包括一个源极电极、一个有源层630和一个栅极电极650，但晶体管Tr因其具有两个漏极电极而可具有两个沟道区域731和732。

另外，水平结构晶体管需要精细尺寸的光刻，以减小有源层的沟道区域的长度。然而，由于光刻系统的限制，减小沟道区域的长度是有限的。

此外，即使通过光刻系统形成具有短沟道的有源层，形成在电子装置(例如，面板PNL)中的晶体管Tr也会具有不恒定的、非均匀的沟道区域长度。

相比之下，在根据本公开内容实施方式的垂直结构晶体管Tr中，有源层630的一部分和源极电极(例如，第一电极610)的一部分在具有台阶的有源层630下方彼此接触，并且包括被施加相同的信号或不同的信号的漏极电极(例如，第二电极670和第三电极680)。因而，由于垂直结构晶体管Tr可包括具有较短长度的两个沟道区域731和732，所以不需要应用用于形成具有短沟道的有源层的光刻。

在不增加根据本公开内容实施方式的晶体管Tr的数量的情况下，可达到与设置具有短沟道的两个晶体管一样的效果。

因此，可在减小晶体管Tr所占用的面积的同时改善电流特性。

参照图6和图7，提供了这样的结构，即，通过使用第一绝缘膜620的孔621使有源层630具有至少一个台阶，沟道区域731和732具有与基板600的表面交叉的方向。然而，根据本公开内容的结构不限于此。

图8和图9是图解根据本公开内容实施方式的晶体管的剖面结构的示图。

图8和图9是沿图2B的线A-B截取的剖面图。

下面不再重复描述与上述那些大致相同的构造和效果。

参照图8和图9，根据本公开内容实施方式的晶体管Tr可包括第一电极610、有源层630、栅极电极650、第二电极670和第三电极680。

第一电极610可包括至少一个凹部811。

第一绝缘膜620可设置在设置有第一电极610的基板600上。

第一绝缘膜620可设置在第一电极610的上表面的一部分上。例如，如图8和图9中所示，第一绝缘膜620可设置为在与第一电极610的凹部811重叠的区域中暴露第一电极610的上表面的一部分。

换句话说，第一电极610的凹部811的一部分可与第一绝缘膜620的整个孔621重叠。

图8和图9图解了其中第一绝缘膜620部分地设置在第一电极610的凹部811中的结构。然而，根据本公开内容实施方式的晶体管Tr的结构不限于此。

例如，第一绝缘膜620可不与第一电极610的凹部811的一部分重叠。

换句话说，第一绝缘膜620可设置为在与第一电极610的凹部811重叠的区域中暴露第一电极610的上表面的一部分。

可在第一绝缘膜620和第一电极610上设置有源层630。

有源层630可包括第一区域631、第二区域632和第三区域633。

有源层630可具有覆盖第一电极610的凹部811的结构。换句话说，有源层630可与第一电极610的整个凹部811重叠并且还可设置在第一电极610的凹部811的周围区域中。

因此，由于第一电极610的凹部811，有源层630可形成为具有至少一个台阶。

有源层630的第一区域631和第二区域632可接触第一绝缘膜620。

有源层630的第三区域633的一部分可接触第一电极610的凹部811中的第一电极610的上表面。第三区域633的其余部分可接触第一绝缘膜620的表面的一部分。例如，第三区域633的其余部分可接触设置在不与第一电极610的凹部811重叠的区域中的第一绝缘膜620的表面并且还可接触设置在与第一电极610的凹部811对应的区域中的第一绝缘膜620的表面。

可在有源层630上设置第二绝缘膜640。

可在第二绝缘膜640上设置栅极电极650。

栅极电极650可与第一电极610和有源层630的每一个的一部分重叠。

栅极电极650的一部分可与第一电极610的整个凹部811重叠。

栅极电极650可不与有源层630的、位于没有与第一电极610的凹部811重叠的区域中的部分重叠。例如，栅极电极650可不与有源层630的第一区域631和第二区域632的每一个重叠。

可在栅极电极650上设置第三绝缘膜660。

晶体管Tr的第二电极670和第三电极680可设置在第三绝缘膜660上并彼此间隔开。

如图8中所示，当晶体管Tr处于OFF状态时(当未被施加栅极偏压时)，有源层630的第一区域631和第二区域632的电阻可低于有源层630的第三区域633的电阻。

如图9中所示，当晶体管Tr处于ON状态时(当被施加栅极偏压时)，可在有源层630中提供具有比其他区域低的载流子浓度的沟道区域731和732。

当晶体管Tr处于ON状态，有源层630的第三区域633可包括第一沟道区域731、第二沟道区域732和连接部733。

参照图9，第一沟道区域731可从有源层630的第一区域631延伸并且可设置在第一绝缘膜620的上表面的一部分上以及设置在与第一电极610的凹部811的侧表面对应的区域中，并且可一直设置到与凹部811重叠的第一电极610的上表面的一部分。

第二沟道区域732可从有源层630的第二区域632延伸并且可设置在第一绝缘膜620的上表面的一部分上以及设置在与第一电极610的凹部811的侧表面对应的区域中，并且可一直设置到与凹部811重叠的第一电极610的上表面的一部分。

第三区域633的连接部733可接触第一电极610的凹部811中的第一电极610的上表面并且可设置在第一沟道区域731与第二沟道区域732之间。

第一沟道区域731和第二沟道区域732可关于第三区域633的连接部733对称地设置。

参照图8和图9，第一沟道区域731相对于基板600的上表面USS形成角度α’。更具体地，在存在具有凹部811的第一电极610的该实施方式中，第一沟道区域731的底表面BS相对于凹部811中的第一电极610的上表面USR形成角度α’。类似地，第二沟道区域732相对于基板600的上表面USS形成角度β’。更具体地，在该实施方式中，第二沟道区域732的底表面相对于凹部811中的第一电极610的上表面USR形成角度β’。如上所述，角度α’和β’大于0°且小于180°。在一些实施方式中，第一沟道区域731的角度α’与第二沟道区域732的角度β’相同。在其他实施方式中，第一沟道区域731的角度α’可与第二沟道区域732的角度β’不同。在第一电极610中存在凹部的一些实施方式中，角度α’可大于角度α(见图6和图7)。类似地，角度β’可大于角度β(见图6和图7)。

在一个实施方式中，如图8中所示，凹部811的宽度WR大于孔621(例如，孔621暴露出第一电极610的表面的区域)的宽度WA。

在一个实施方式中，由于第一电极610的凹部811，沉积在凹部811的顶部上的后续层也在各个层(例如，640、650、660)的对应位置处包括凹部。

在图9中，第一沟道区域731和第二沟道区域732的每一个的长度可与设置有有源层630的第一电极610的凹部811的高度成正比。

换句话说，可通过调节第一电极610的凹部811的高度调节第一沟道区域731和第二沟道区域732的每一个的长度。

如图8和图9中所示，第一电极610包括接触并面对第一绝缘膜620的顶表面或上表面。与图6和图7中所示的实施方式不同，第一电极610包括凹部811。因此，第一电极610的顶表面具有至少三个部分。第一电极610包括在凹部811中的顶表面USR上方的顶表面USE。第一电极610还包括在第一电极610的顶表面USE与凹部811中的第一电极610的顶表面USR之间的倾斜表面ISE。

尽管结合图6至图9描述了有源层630是氧化物半导体的配置，但本公开内容的实施方式不限于此。

例如，晶体管Tr可以是CMOS晶体管。

下面参照图10和图11进行描述。

图10和图11是图解作为多晶硅晶体管的晶体管的结构的示图。

图10和图11是沿图2B的线A-B截取的剖面图。

下面不再重复描述与上述那些大致相同的构造和效果。

参照图10和图11，可在基板600上设置第一电极610。可在基板600和第一电极610上设置第一绝缘膜620，第一绝缘膜620具有暴露第一电极610的上表面的一部分的至少一个孔621。

可在第一绝缘膜620和第一电极610上设置有源层630。

有源层630可包括第一有源层1031和第二有源层1032。

第一有源层1031和第二有源层1032可由多晶硅形成，但本公开内容的实施方式不限于此。

参照图10，第一有源层1031可包括彼此间隔开的第一部分1031a和第二部分1032a，并且可包括位于第一部分1031a与第二部分1032a之间的第三部分1033a。

参照图10，第一有源层1031的第一部分1031a可以是被注入N

根据本公开内容实施方式的第一有源层1031的结构不限于此，也可在第二部分1032a中注入离子。

第一有源层1031的第三部分1033a可以是当晶体管Tr处于ON状态时供载流子移动的沟道区域。第三部分1033a可包括：设置在不与第一绝缘膜620的孔621重叠的区域上的部分、设置在与第一绝缘膜620的孔621的侧表面重叠的区域上的部分、以及设置在第一绝缘膜620的孔621中的第一电极610的上表面上的部分。

当晶体管Tr处于ON状态时，第一部分1031a的载流子可通过第三部分1033a与第一电极610之间的接触区域从第三部分1033a移动至第一电极610。

参照图10，第二有源层1032可包括彼此间隔开的第四部分1031b和第五部分1032b、以及位于第四部分1031b与第五部分1032b之间的第六部分1033b。

参照图10，第二有源层1032的第四部分1031b可以是被注入P

根据本公开内容实施方式的第二有源层1032的结构不限于此，也可在第五部分1032b中注入离子。

第二有源层1032的第六部分1033b可以是当晶体管Tr处于ON状态时供载流子移动的沟道区域。第六部分1033b可包括：设置在不与第一绝缘膜620的孔621重叠的区域上的部分、设置在与第一绝缘膜620的孔621的侧表面重叠的区域上的部分、以及设置在第一绝缘膜620的孔621中的第一电极610的上表面上的部分。

第一有源层1031和第二有源层1032的每一个的沟道区域可具有这样的长度，该长度是设置在不与第一绝缘膜620的孔621重叠的区域上的部分的长度、设置在与第一绝缘膜620的孔621的侧表面重叠的区域上的部分的长度、以及设置在第一绝缘膜620的孔621中的第一电极610上的部分的长度之和。

当晶体管Tr处于ON状态时，第四部分1031b的载流子可通过第六部分1033b与第一电极610之间的接触区域从第六部分1033b移动至第一电极610。

换句话说，可通过第一绝缘膜620的高度调节第一有源层1031和第二有源层1032的每一个的沟道区域。

参照图10，第一有源层1031的一部分和第二有源层1032的一部分可在第一绝缘膜620的孔621中彼此重叠。

例如，第一有源层1031的第二部分1032a的一部分和第二有源层1032的第五部分1032b的一部分可彼此重叠。

如上所述，由于第一有源层1031的一部分和第二有源层1032的一部分设置为彼此重叠，所以晶体管Tr所占用的面积可减小，从而增加器件集成度。

可在第一有源层1031和第二有源层1032上设置第二绝缘膜640。

可在第二绝缘膜640上设置栅极电极650。

在栅极电极650中，第一有源层1031的第一部分1031a和第二有源层1032的第四部分1031b可不与栅极电极650重叠。

可在栅极电极650上设置第三绝缘膜660。

晶体管Tr的第二电极670和第三电极680可设置在第三绝缘膜660上并彼此间隔开。

第二电极670可电连接至第一有源层1031的第一部分1031a和第二有源层1032的第四部分1031b中的任一个，第三电极680可电连接至另一个。

参照图10，晶体管Tr的栅极电极650(G)可连接至与外部输入端子连接的输入线Vin，作为漏极电极(D1和D2)的第二电极670和第三电极680可连接至与外部输出端子连接的不同的输出线Vout。此外，作为与第一有源层1031和第二有源层1032电连接的源极电极(S)的第一电极610可连接至地EVSS。

尽管图10图解了其中在第一绝缘膜620的孔621中第二有源层1032设置在第一有源层1031的一部分上的结构，但本公开内容的实施方式不限于此。

如图11中所示，第一有源层1031可设置在第二有源层1032的一部分上。

这样，一个晶体管Tr可包括NMOS的第一有源层1031和PMOS的第二有源层1032并且可包括一个源极电极、一个栅极电极、以及两个漏极电极。因此，可使用不同类型的有源层(例如，P型和N型)实现具有互补金属氧化物半导体(CMOS)结构的垂直结构晶体管。

这种垂直结构晶体管Tr可应用于作为电子装置的面板PNL，并且图6至图11中所示的垂直结构晶体管Tr可设置在有效区域的子像素SP中并且可连接至像素电极。

下面参照图12进行描述。

图12是图解当根据本公开内容实施方式在子像素中设置垂直结构晶体管时，与像素电极连接的垂直结构晶体管的示图。

参照图12，在设置于有效区域A/A中的子像素SP中的垂直结构晶体管Tr之中，可存在其中第一电极610应当与像素电极1211电连接的晶体管DRT。

可设置钝化层1210以覆盖晶体管Tr的栅极电极650。尽管为了便于描述，图12图解了钝化层1210设置在栅极电极650上的配置，但本公开内容的实施方式不限于此，可在栅极电极650与钝化层1210之间添加其他部件，诸如另一绝缘膜。

像素电极1211可位于钝化层1210上。像素电极1211可通过钝化层1210中的孔与第一电极610连接。第一电极610可以是源极电极，但本公开内容的实施方式不限于此。

例如，像素电极1211也可与漏极电极连接。

尽管图12图解了在有效区域A/A中设置本公开内容的晶体管Tr的配置，但根据本公开内容实施方式的晶体管Tr可设置在作为面板PNL的外部区域的非有效区域中。

由于垂直结构晶体管Tr所占据的面积小于水平结构晶体管Tr所占据的面积，所以当在非有效区域中设置根据本公开内容实施方式的晶体管Tr时，可减小非有效区域(也被称为边框区域)。

此外，由于一个晶体管Tr具有两个沟道区域，所以尽管设置在很小的区域中，但晶体管Tr可具有较高的电流特性。

此外，由于有源层630具有短沟道，所以根据本公开内容实施方式的晶体管Tr可具有较高的导通电流特性。此外，可通过将与沟道区域重叠的第一绝缘膜620的厚度(或高度)或第一电极610的厚度(或高度)调节为仅在一部分中更大来增加S因子，使得可增加可用数据电压范围。

换句话说，根据本公开内容实施方式的晶体管Tr可在适当增加S因子的同时具有较高的电流特性。

如图13中所示，根据本公开内容实施方式的晶体管Tr可连接至有机发光二极管。

图13是图解当根据本公开内容实施方式在子像素中设置垂直结构晶体管时，与有机发光二极管连接的垂直结构晶体管的示图。

参照图13，有机发光二极管的阳极电极301可设置在钝化层1210上。

可在钝化层1210和阳极电极301的一部分上设置堤部1300。

有机发光二极管的有机层302可设置在堤部1300和阳极电极301上。阴极电极303可设置在有机层302上。

根据本公开内容实施方式的晶体管Tr的第一电极610可电连接至设置在钝化层1210上的有机发光二极管的阳极电极301。

尽管图12和图13图解了其中根据本公开内容实施方式的晶体管Tr用在一个子像素中的结构，但本公开内容的实施方式不限于此。

图14是图解其中根据本公开内容实施方式的晶体管应用于两个子像素的结构的示图。

参照图14，第一像素电极1411可电连接至晶体管Tr的第二电极670，并且与第一像素电极1411间隔开的第二像素电极1412可电连接至第三电极680。

换句话说，由于不同子像素中的像素电极共享一个晶体管(例如，驱动晶体管)，所以可简化电子装置的结构。

尽管前面的描述主要集中在其中根据本公开内容实施方式的晶体管是驱动晶体管的结构，但根据本公开内容实施方式的晶体管也可用于电子装置中包括的其他晶体管。

当晶体管用作驱动晶体管以外的其他晶体管时，不同的信号可施加至第二电极670和第三电极680。

下面参照图15描述根据本公开内容实施方式的晶体管Tr的S因子(SS)及其相应的电流增量与根据比较例的晶体管Tr的S因子(SS)及其相应的电流增量之间的比较。

图15是图解根据本公开内容实施方式的晶体管Tr的S因子(SS)及其相应的电流增量与根据比较例的晶体管Tr的S因子(SS)及其相应的电流增量之间的比较的示图。

参照图15，比较例1可具有其中设置在一般共面结构(coplanar-structure)晶体管的有源层下方的绝缘膜的厚度为

实施方式1可具有其中设置在根据本公开内容实施方式的晶体管的有源层630下方的第一绝缘膜620的厚度为

可通过根据每个晶体管的栅极电压的电流值数据得出图15的SS值和电流增量。

参照图15，与根据比较例2、实施方式1和实施方式2的晶体管相比，根据比较例1的晶体管的SS值较高，但是电流增量非常低。

与比较例1比，根据比较例2的晶体管的SS值较低，并且与根据实施方式1和实施方式2的晶体管相比，电流增量非常低。

相比之下，根据实施方式1和实施方式2的晶体管可具有比根据比较例2的晶体管的SS值高的SS值以及比根据比较例1和比较例2的晶体管的电流增量高的电流增量。

换句话说，根据实施方式1和实施方式2的晶体管可具有较高的SS值和较高的电流增量。

根据本公开内容的实施方式，可提供一种薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置，该薄膜晶体管阵列基板包括能够实现短沟道和实现集成的垂直结构晶体管。

根据本公开内容的实施方式，可提供一种占用的面积减小并且电流特性改善的薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置。

根据本公开内容的实施方式，可提供一种薄膜晶体管阵列基板及包括该薄膜晶体管阵列基板的电子装置，该薄膜晶体管阵列基板包括能够实现元件小型化、短沟道以及优异的加工便利性的垂直结构晶体管。

上述实施方式仅仅是示例，本领域普通技术人员将理解到，在不背离本发明的范围的情况下可进行各种变化。因此，提供在此阐述的实施方式是为了举例说明的目的，并不限制本发明的范围，应当理解本发明的范围不受这些实施方式限制。本发明的范围应当通过随后的权利要求进行解释，其等同内的所有技术构思都应解释为属于本发明的范围。