半导体结构及其形成方法

技术领域

本发明是关于半导体结构及其形成方法，特别是关于具有不同功函数材料的字线结构的半导体结构及其形成方法。

背景技术

随着半导体装置微缩化的趋势，存储器的尺寸也持续缩减，进而发展出埋入式字线(buried word line)的存储器装置，以增加集成度并提升效能。然而，持续缩减的尺寸使得邻近的元件或互连结构的部件之间的电容耦合增加和/或产生漏电流的问题，对于存储器的性能造成不良影响，因此需要在存储器装置的结构及其形成方法上寻求解决造成不良影响的问题。

发明内容

鉴于上述问题，本发明藉由设置具有不同功函数材料的字线结构并调整不同功函数材料位于字线结构的位置，来调整不同功函数的材料在半导体结构中的相对位置，进而改善半导体结构的电性特征。举例而言，在需要避免漏电流的位置设置具有低功函数的材料，而在需要提升导通电流的位置设置具有高功函数的材料，以同时避免漏电流且提升导通电流。

前述半导体结构包括：基板、沟槽、第一导电层、第二导电层、第三导电层、源极区域与漏极区域、位线接触物及储存节点接触物。沟槽设置于基板中。第一导电层设置于沟槽中。第二导电层设置于第一导电层的顶表面上。第三导电层设置于第一导电层的顶表面上，且与第二导电层电连接。源极区域与漏极区域设置于基板中，且设置于第一导电层的相对侧。位线接触物设置于源极区域与漏极区域中的一个上，且储存节点接触物设置于源极区域与漏极区域中的另一个上。

前述半导体结构的形成方法包括：形成沟槽于基板中。形成第一导电层于沟槽中。形成第二导电层于第一导电层上。形成牺牲层于第二导电层上。部分地移除牺牲层。藉由牺牲层的剩余部分作为刻蚀遮罩，以刻蚀第二导电层而曝露第二导电层的一部分。形成第三导电层于第二导电层上且覆盖第二导电层的曝露部分。

附图说明

图1是根据本发明的一些实施例，提供的半导体结构的电路布局示意图。

图2～图8、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B及图18是根据本发明的一些实施例，提供的在各个阶段形成半导体结构的剖面示意图，且图11C是根据本发明的一些实施例，提供的半导体结构的电路布局示意图。

图19是根据本发明的另一些实施例，提供的半导体结构的剖面示意图。

附图标号说明：

1,2:半导体结构

100:基板

101:第一掺杂区

102:第二掺杂区

110:隔离结构

111:栅极介电层

120:刻蚀遮罩

121:第一沟槽

122:第二沟槽

130:第一衬层

140:第一导电层

141:第二衬层

150:第二导电层

160:第一介电层

161:牺牲层

161a:第一部分

161b:第二部分

162:光刻胶图案

163:植入工艺

164:刻蚀工艺

170:第三导电层

180:第二介电层

AA:主动区域

BC:位线接触物

BL:位线

CC:储存节点接触物

D1:第一方向

D2:第二方向

P:电流路径

T1:第一厚度

T2:第二厚度

T3:第三厚度

WL:字线

具体实施方式

图1是根据本发明的一些实施例，提供的半导体结构的电路布局示意图。半导体结构包括：基板100、隔离结构110、主动区域(active area)AA、位线(bit line)BL、字线(wordline)WL、储存节点接触物(storage node contact)CC与位线接触物(bit linecontact)BC。

在一些实施例中，位线BL可为多个且设置于基板100上。每个位线BL沿着第一方向D1延伸，且相邻的位线BL在第二方向D2上以一距离间隔排列。字线WL可为多个且设置于基板100中。每个字线WL沿着第二方向D2延伸，且相邻的字线WL在第一方向D1上以一距离间隔排列。字线WL可为埋入式(buried)字线。举例而言，字线WL的栅极结构可低于基板100的顶表面。

在一些实施例中，可形成隔离结构110于基板100中，以藉由隔离结构110定义主动区域AA的范围，并使得相邻的两个主动区域AA彼此分离。主动区域AA可为多个且形成于基板100中。每个主动区域AA大致沿着与第一方向D1具有一夹角的方向延伸。

如图1所示，每个主动区域AA跨越两个字线WL，且跨越一个位线BL。每个主动区域AA与所对应的位线BL具有重叠区域、以及位于重叠区域的两侧的非重叠区域。在每个主动区域AA中，在前述两个非重叠区域中分别具有储存节点接触物CC。

在一些实施例中，对应于一个主动区域AA的两个储存节点接触物CC分别设置于穿过此主动区域AA的两个字线WL的外侧。储存节点接触物CC可与电容器(capacitor)接触，而因此也可称为电容器接触物(capacitor contact)。储存节点接触物CC位于基板100上，且每个储存节点接触物CC位于相邻的两个位线BL之间，且位于相邻的两个字线WL之间。

在一些实施例中，每个主动区域AA在与对应的位线BL的重叠区域处具有位线接触物BC。每个位线BL在横越所对应的字线WL时，可利用位线接触物BC来电连接所对应的位于两个字线WL之间的掺杂区，举例而言，如后续图18所示的第一掺杂区101。

如图1所示，本发明的半导体结构可包括以3x2方式排列的存储器单元(memorycell)。本发明的半导体结构的一个目标字线(target word line)的两侧上可分别设置有一个主动字线(active word line)及一个传递字线(passing word line)。

根据本发明的一些实施例，图2～图8、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B及图18是提供的在各个阶段形成半导体结构1的剖面示意图，且图11C是提供的半导体结构的电路布局示意图。其中，图2～图8、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A及图17A是提供的沿着如图1所示的线段AA’撷取的剖面示意图，且图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B及图17B是提供的沿着如图1所示的线段BB’撷取的剖面示意图。

参照图2，在一些实施例中，提供基板100，形成隔离结构110于基板100中。

参照图3，形成图案化刻蚀遮罩120于基板100上。参照图4，接续上述，执行刻蚀工艺，以形成在基板100中且在隔离结构110之间的第一沟槽121，并形成在隔离结构110中的第二沟槽122。在一些实施例中，第一沟槽121用于容置后续形成的主动字线，且第二沟槽122用于容置后续形成的传递字线。由于基板100与隔离结构110的刻蚀选择比不同，因此第一沟槽121与第二沟槽122具有不同深度。举例而言，第一沟槽121的深度小于第二沟槽122的深度。

参照图5，在第一沟槽121及第二沟槽122中形成栅极介电层111。在一些实施例中，栅极介电层111可包括氧化物、氮化物、氮氧化物、高介电常数(high-k)材料或其组合。

参照图6，在第一沟槽及第二沟槽中，顺应性地(conformally)形成第一衬层130于栅极介电层111上。在一些实施例中，第一衬层130沿着刻蚀遮罩120的顶表面及侧表面及栅极介电层111的表面形成。在一些实施例中，第一衬层130可为氮化钛(TiN)、钨(W)或其组合。由于第一衬层130是位于第一沟槽121与后续形成的第一导电层之间，并位于第二沟槽122与后续形成的第一导电层之间，所以第一衬层130可以作为减少应力集中的缓冲层、用于提升粘着力的粘着层及/或扩散阻挡层，来提升后续形成的半导体结构的可靠性。在一些实施例中，可省略第一衬层130。

在一些实施例中，接续上述，形成第一导电层140于第一衬层130上，且第一导电层140填满如图5所示的第一沟槽及第二沟槽。在一些实施例中，第一导电层140可为钨。在一些实施例中，第一衬层130与第一导电层140由相同材料形成。举例而言，第一衬层130与第一导电层140由钨形成。

参照图7，回蚀(etch back)第一导电层140及第一衬层130，以使第一导电层140与第一衬层130的顶表面实质上共平面。在一些实施例中，第一导电层140的顶表面与第一衬层130的顶表面低于基板100的顶表面，以曝露栅极介电层111的侧表面的一部分。在一些实施例中，可以藉由回蚀工艺参数来控制回蚀的深度，进而控制第一导电层140的厚度。

参照图8，形成第二衬层141于第一导电层140及第一衬层130上。用于形成第二衬层141的材料及工艺可与用于形成第一衬层130的材料及工艺相同或不同。在一些实施例中，第二衬层141与第一衬层130皆为氮化钛。第一衬层130及第二衬层141共同围绕第一导电层140。

在一些实施例中，第二衬层141位于第一导电层140及后续形成的第二导电层之间，且第二衬层141也位于第一导电层140及后续形成的第三导电层之间。在一些实施例中，第二衬层141为连续且可同时形成。在一些实施例中，第二衬层141的顶表面实质上为平坦表面。在一些实施例中，第二衬层141用于改善第二导电层和/或后续形成的第三导电层与第一导电层140之间的粘着力，以提升半导体结构的可靠度。在一些实施例中，可省略第二衬层141。

参照图9A及图9B，形成第二导电层150于第一导电层140的顶表面上，举例而言，形成第二导电层150于第二衬层141上。在一些实施例中，第二导电层150可为多晶硅，未掺杂的多晶硅或是硼(B)掺杂的多晶硅。在一些实施例中，可依据半导体结构的电性特征需求，掺杂不同浓度的掺质于第二导电层150中。

参照图10A及图10B，形成第一介电层160于第二导电层150上。且第一介电层160可包括氧化物、氮化物、氮氧化物、低介电常数(low-k)或其组合。接着，形成牺牲层161于第一介电层160上，牺牲层161可为多晶硅。在一些实施例中，可藉由沉积工艺接续回蚀工艺来形成第二导电层150、第一介电层160及牺牲层161。在一些实施例中，第二导电层150、第一介电层160及牺牲层161的顶表面实质上为平坦表面。

参照图11A至图11C，形成光刻胶图案162于牺牲层161上，以覆盖牺牲层161的一部分。如图11A及图11B所示，光刻胶图案162覆盖牺牲层161的第一部分161a，且曝露牺牲层161的第二部分161b。

在一些实施例中，光刻胶图案162覆盖牺牲层161的第一部分161a、栅极介电层111的侧壁的一部分及位于相邻的第一沟槽之间的刻蚀遮罩120的侧壁及顶表面。在另一些实施例中，光刻胶图案162覆盖牺牲层161的第一部分161a、栅极介电层111的一部分及位于相邻的第一沟槽之间的刻蚀遮罩120的侧壁，而不覆盖刻蚀遮罩120的顶表面。

在一些实施例中，在隔离结构110使两个第一沟槽121成对地与其他对第一沟槽分离，也就是一个主动区域包括一对的第一沟槽的情况下，第一部分161a也提供为一对，且分别位于一对的第一沟槽中。在一些实施例中，第一部分161a远离隔离结构110，且邻近介于一对的第一沟槽之间的基板100。在一些实施例中，在第一沟槽中的牺牲层161包括牺牲层161的第一部分161a及第二部分161b，然而在第二沟槽中的牺牲层161全部为牺牲层161的第二部分161b。

根据一些实施例，图11C提供了半导体结构的电路布局示意图。需特别说明的是，虽然在此工艺阶段中尚未形成位线BL、位线接触物BC、字线WL及储存节点接触物CC，但为便于说明相对关系，如图11C所示，光刻胶图案162覆盖后续形成的相邻的字线WL的一部分，也就是如图11A所示，光刻胶图案162覆盖牺牲层161的一部分。同样如图11C所示，光刻胶图案162覆盖对应于后续形成的位线接触物BC，也就是如图11A所示，光刻胶图案162覆盖介于一对的第一沟槽之间的基板100的一部分。

接着，在形成光刻胶图案162于牺牲层161上之后，对光刻胶图案162未覆盖的牺牲层161的第二部分161b执行离子植入工艺163。前述离子植入工艺可藉由使掺质掺杂至第二部分161b中，来改变第二部分161b的刻蚀选择比，使得第一部分161a的刻蚀选择比大于第二部分161b的刻蚀选择比。也就是说，对于相同的刻蚀剂，第一部分161a的刻蚀速率大于第二部分161b的刻蚀速率，以便于后续部分地移除牺牲层161。

如图12A及图12B所示，在执行植入工艺163之后，移除光刻胶图案162。

如图13A及图13B所示，使用湿法刻蚀工艺移除牺牲层161的第一部分161a。在一些实施例中，由于第二沟槽中的牺牲层161属于第二部分161b，因此不移除位于第二沟槽中的牺牲层161。

在一些实施例中，接续上述，在移除牺牲层161的第一部分161a之后，使用保留在第一介电层160上的牺牲层161的第二部分161b作为刻蚀遮罩，执行刻蚀工艺164。在一些实施例中，在执行刻蚀工艺164期间中，刻蚀工艺164先移除由第二部分161b曝露的第一介电层160的一部分，且由于牺牲层161的第二部分161b的材料与第二导电层150的材料的刻蚀选择比相同，而接着使第二导电层150的一部分及牺牲层161的第二部分161b同时移除，直至曝露第二衬层141的一部分。

亦即，在经过前述植入工艺163之后，牺牲层161的第二部分161b的刻蚀选择比与第二导电层150的刻蚀选择比实质上相同，因此在使用相同的刻蚀化学品时，牺牲层161的第二部分161b与第二导电层150的刻蚀速率实质上相同。在一些实施例中，牺牲层161的第二部分161b与第二导电层150的材料皆为硼掺杂的多晶硅。在一些实施例中，牺牲层161与第二导电层150的厚度实质上相同，以在刻蚀工艺164之后，完全移除牺牲层161的第二部分161b并曝露第二衬层141的一部分。

在另一实施例中，牺牲层161的第二部分161b的材料与第二导电层150的材料相似但不相同，举例而言，牺牲层161的第二部分161b可为硼掺杂的多晶硅，然而第二导电层150的材料可为未掺杂的多晶硅。但是能够进一步藉由调整牺牲层161及第二导电层150的厚度，来达到同时完全移除牺牲层161的第二部分161b及曝露第二衬层141的一部分的效果。

在又一实施例中，如图11A所示的光刻胶图案162可覆盖牺牲层161的第二部分161b且曝露牺牲层161的第一部分161a。并藉由植入工艺163对牺牲层161的第一部分161a进行掺杂，而使得牺牲层161的第一部分161a的刻蚀选择比大于牺牲层161的第二部分161b。接着，藉由刻蚀工艺来移除牺牲层161的第一部分161a。

在一些实施例中，在刻蚀工艺164之后，刻蚀第二导电层150，且曝露第二导电层150的一部分及第一介电层160的一部分，亦即，曝露第二导电层150及第一介电层160的侧表面。在一些实施例中，可同时省略第二衬层141及第一衬层130。而在省略第二衬层141的实施例中，在刻蚀工艺164之后，曝露第一导电层140的一部分。

如图14A及图14B所示，移除牺牲层161的第二部分161b，且曝露在第一沟槽中的第二衬层141的一部分。在一些实施例中，曝露在第一沟槽中的第一介电层160的顶表面，且曝露在第二沟槽中的第一介电层160的顶表面。

如图15A及图15B所示，顺应性地形成第三导电层170在第一导电层140上。举例而言，第三导电层170沿着刻蚀遮罩120的顶表面及侧表面、栅极介电层111的侧表面、第一介电层160的顶表面及侧表面、第二导电层150的侧表面及第二衬层141的顶表面延伸。在一些实施例中，形成第三导电层170的厚度可依据回蚀后的第三导电层170的所需厚度来调整。在一些实施例中，形成第三导电层170的材料与工艺可与形成第一导电层140及/或第二导电层150的材料及工艺相同或不同。

如图16A及图16B所示，回蚀第三导电层170，而在曝露的第二衬层141的一部分上形成第三导电层170，以覆盖第二衬层141。因此，可藉由回蚀工艺的参数控制第三导电层170的厚度。在一些实施例中，一对第三导电层170分别设置于相邻的两个第一沟槽中，且第三导电层170远离隔离结构110并靠近介于相邻的两个第一沟槽之间的基板100。在一些实施例中，第三导电层170为对称设置。

在一些实施例中，第三导电层170与第二导电层150在第一导电层140的顶表面上，且第三导电层170与第二导电层150电连接。在一些实施例中，第三导电层170与第二导电层150直接接触。在一些实施例中，第二导电层150与第三导电层170的底表面与第二衬层141的顶表面接触，且第一导电层140的顶表面与第二衬层141的底表面接触。在一些实施例中，省略第二衬层141，而使第一导电层140、第二导电层150及第三导电层170彼此接触。

在一些实施例中，第二导电层150与第三导电层170的底表面实质上共平面。在一些实施例中，形成包括第二导电层150及第一介电层160的堆叠物于第一导电层140上，且前述堆叠物具有对应于在第一沟槽中的牺牲层161的第二部分161b的图案。

在一些实施例中，第二导电层150与第三导电层170分别接触第一沟槽的相对侧壁。举例而言，第二导电层150接触第一沟槽的一侧壁，且第三导电层170接触相对于该侧壁的另一侧壁。

在一些实施例中，第一导电层140具有第一厚度T1；第二导电层150具有第二厚度T2；以及第三导电层170具有第三厚度T3。在一些实施例中，第一导电层140的第一厚度T1与第二导电层150的第二厚度T2的比值(T1/T2)为1.67～10。当第一导电层140的第一厚度T1与第二导电层150的第二厚度T2的比值大于10时，对降低栅极诱导的漏极漏电流(gateinduced drain leakage，GIDL)的效果不如预期。而当第一导电层140的第一厚度T1与第二导电层150的第二厚度T2的比值小于1.67时，因为第一厚度T1及第二厚度T2的总厚度有限，代表第一厚度T1较小，会产生字线WL阻值偏高问题。

在一些实施例中，第二导电层150的第二厚度T2与第三导电层170的第三厚度T3的比值(T2/T3)为0.5～2。当第二导电层150的第二厚度T2与第三导电层170的第三厚度T3的比值大于2时，对增加饱和电流的效果会不佳；而当第二导电层150的第二厚度T2与第三导电层170的第三厚度T3的比值小于0.5时，会产生位线BL漏电增加的负面功效。

具有不同功函数的第一导电层140、第二导电层150及第三导电层170的设置位置的细节将于后进行详细描述。

参照图17A及图17B，示例性地显示第二导电层150的顶表面与第三导电层170的顶表面实质上共平面的半导体结构的剖面示意图。在一些实施例中，形成第二介电层180于第一介电层160及第三导电层170上。在一些实施例中，第二介电层180的材料及工艺与第一介电层160的材料及工艺可为相同或不同。

参照图18，藉由刻蚀工艺与沉积工艺，形成位线接触物BC在成对的第三导电层170之间。也就是说，位线接触物BC形成在基板100中且形成在第一沟槽之间。再者，可执行进一步工艺来形成如图1所示的位线BL。接着，形成储存节点接触物CC在基板100中且在第一沟槽与相邻的第二沟槽之间，而获得本发明的半导体结构1。

在一些实施例中，在一个主动区域AA中，在第一沟槽中的第一导电层140、第二导电层150及第三导电层170共同作为如图1所示的字线WL中的主动字线的栅极电极。而在隔离结构110中的第一导电层140、第二导电层150及第三导电层170则共同作为如图1所示的字线WL中的传递字线的栅极电极。

在一些实施例中，可在形成位线接触物BC之前执行平坦化工艺，以移除刻蚀遮罩120并曝露基板100的顶表面。在另一实施例中，可不执行平坦化工艺。举例而言，保留刻蚀遮罩120在基板100上，并形成穿过刻蚀遮罩120的位线接触物BC和/或储存节点接触物CC。

在一些实施例中，在形成位线接触物BC及储存节点接触物CC之后，藉由植入工艺在基板100中形成第一掺杂区101及第二掺杂区102。在一些实施例中，第一掺杂区101及第二掺杂区102设置于第一导电层140的相对侧上。在一些实施例中，可以依照需求，使用P型或N型掺质来对第一掺杂区101和/或第二掺杂区102进行掺杂。在一些实施例中，在形成位线接触物BC及储存节点接触物CC之前，诸如在提供基板100时，即藉由植入工艺在基板100中形成第一掺杂区101及第二掺杂区102。在一些实施例中，第一掺杂区101及第二掺杂区102中的一个作为源极区域，且第一掺杂区101及第二掺杂区102中的另一个作为漏极区域。

为便于说明，以第一掺杂区101作为源极区域，并以第二掺杂区102作为漏极区域，以在第一沟槽中的第一导电层140、第二导电层150及第三导电层170作为如图1所示的字线WL的埋入式栅极结构进行说明。

在本发明的半导体结构中，电流路径P是从作为源极区域的第一掺杂区101开始，沿着第一沟槽的外部轮廓，而进入作为漏极区域的第二掺杂区102。具体而言，电流路径P从第一掺杂区101出发，在基板100中依序沿着靠近第二介电层180、靠近第三导电层170、靠近第一导电层140、靠近第二导电层150、靠近第一介电层160、靠近第二介电层180的轮廓移动，而进入到第二掺杂区102中。

在一些实施例中，第三导电层170的功函数(work function)大于第二导电层150的功函数，举例而言，第三导电层170的功函数大于第二导电层150的功函数差值为0.3～0.9。相对于第二导电层150，第三导电层170更靠近位线接触物BC，因此可以提升靠近位线接触物BC的导通电流。在此实施例中，由于功函数会影响接面处的导电特性，例如，金属与半导体之间的接面，因此具有较小功函数的第二导电层150能够抑制电子往第二导电层150流动，而提升经过第三导电层170的导通电流。此外，由于靠近储存节点接触物CC的第二导电层150的功函数小于第三导电层170的功函数，因此可以减少靠近储存节点接触物CC的漏电流。举例而言，减少在靠近第二导电层150处产生的GIDL。

在一些实施例中，第一导电层140的功函数大于第二导电层150的功函数，举例而言，第一导电层140的功函数大于第二导电层150的功函数差值为0.3～0.7。相对于具有较小功函数的第二导电层150，具有较大功函数的第一导电层140位于第一沟槽的更深处，因此第一导电层140能够远离作为漏极区域的第二掺杂区102。换句话说，具有较大功函数的第一导电层140远离基板100的顶表面，从而减少靠近第二掺杂区102的漏电流。在此实施例中，由于功函数会影响接面处的GIDL导电特性，例如，在金属与半导体之间的接面，因此具有较小功函数的第二导电层150能够抑制电子往第二导电层150流动，而减少GIDL。

在另一些实施例中，除了第一导电层140的功函数大于第二导电层150的功函数之外，第三导电层170的功函数大于第一导电层140的功函数，举例而言，第一导电层140的功函数大于第三导电层170的功函数差值为0.1～0.4。如此能够增加饱和电流并不影响第二掺杂区102的漏电流。

根据上述实施例，举例而言，氮化钛的功函数大约为4.7；钨的功函数大约为4.52；氮化钨(WN)的功函数大约为4.6及多晶硅的功函数大约为4.05。因此，在一些实施例中，第一衬层130可为氮化钛、第一导电层140可为钨、第二衬层141可为氮化钛、第二导电层150可为掺杂或是未掺杂的多晶硅且第三导电层170可为氮化钛。在另一些实施例中，第一衬层130可为氮化钛、第一导电层140可为钨、第二衬层141可为氮化钛、第二导电层150可为掺杂或是未掺杂的多晶硅且第三导电层170可为钨。

在另一些实施例中，可以选择第二导电层150及第三导电层170的材料以使得第二导电层150的导电性(conductivity)小于第三导电层170的导电性。在此实施例中，可进一步选择，使得第三导电层170与第一导电层140的导电性大于第二导电层150的导电性，以达到提升导通电流并减少漏电流的效果。在另一实施例中，第一导电层140的导电性可大于第三导电层170的导电性。

在另一些实施例中，以第一掺杂区101作为漏极区域，并以第二掺杂区102作为源极区域，且同样地能减少靠近储存节点接触物CC的漏电流，并提升靠近位线接触物BC的导通电流。

在一些实施例中，以穿过位线接触物BC及第一掺杂区101的垂直线为对称轴，本发明提供的半导体结构1可称为对称型结构。在一些实施例中，以穿过第二导电层150及第三导电层170的交界线为对称轴，本发明提供的半导体结构1可称为非对称型结构。

参照图19，显示第三导电层170的顶表面实质上高于第二导电层150的半导体结构2。如图19所示，在第三导电层170的顶表面实质上高于第二导电层150的情况下，电流路径P的总长度较长，使得通道长度也随之提升，进而得到较大的饱和电流。换句话说，能够依据需求来调整回蚀工艺之后的第三导电层170的第三厚度T3，进而调整半导体结构的电流路径长度。

综上所述，本发明的半导体结构包括由第一导电层、第二导电层及第三导电层的堆叠结构共同形成的埋入式字线结构。此外，由于靠近半导体结构中的位线接触物的第三导电层具有较大的功函数，因此能够提升导通电流；且由于远离半导体结构中的位线接触物的第二导电层具有较小的功函数，因此能够减少漏电流。举例而言，减少栅极诱导的漏极漏电流。因此提供一种能够克服更新时间(refreshing time)及写入时间(write recoverytime)之间的矛盾，进而能够有效地提升导通电流并减少漏电流的半导体结构及其形成方法。

前述内容概述本发明的多个实施例的部件，使得本领域技术人员可以更好地理解本发明的样态。本领域技术人员应当理解的是，他们可以容易地将本发明用作改变、取代、替代及/或修改其他工艺及结构的基础，以实现与本文介绍的实施例相同的目的和/或达到相同的效果。本领域技术人员也应理解的是，这样的等效构造未脱离本发明的精神及范畴，且在不脱离本发明的精神及范畴的情况下，他们可以在本文中进行各种改变、替换及变更。