具有异质结的沟槽型SiC功率器件及制备方法

技术领域

本发明涉及一种SiC功率器件及制备方法，尤其是一种具有异质结的沟槽型SiC功率器件及制备方法。

背景技术

绝缘栅双极型晶体管(IGBT)作为新一代的电力电子器件，因其结合了场效应晶体管(MOSFET)和双极结晶型晶体管(BJT)的优点，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点，因而发展成为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天各个领域，极大地改善了电力电子系统的性能。

从IGBT面世以来的30多年间，如何降低IGBT的开关损耗，改善器件的导通压降和关断损耗的折中关系，一直是人们研究的重点。IGBT从第一代的平面栅穿通型IGBT(PT-IGBT)到第六代的场阻止型沟槽IGBT(FST-IGBT)，研究人员通过不断改进IGBT的正面结构和背面结构，以使得IGBT的性能不断得到提升，然而，对于第六代FST-IGBT，其性能仍然可以进一步改进，在此基础上，第七代沟槽电荷存储型IGBT(CST-IGBT)被发明出来。

相比于FST-IGBT，对CST-IGBT，由于在P型基区下方引入了一层N型电荷存储层，N型电荷存储层的引入提供了空穴势垒，使得器件表面空穴载流子浓度增强，改善了器件漂移区载流子的分布，增强了电导调制效应，减小了器件的正向导通压降，进而优化了器件的导通压降与关断损耗之间的折中关系。然而，载流子存储层的引入会使漂移区中的耗尽层扩展区变小，不能有效的屏蔽栅氧化层附近的高电场，使得器件的击穿特性发生退化。

为了保证IGBT器件的击穿特性不发生退化，沟槽的深度要做的比较深，然而，深的沟槽栅会使器件的栅电容，尤其是密勒电容(Cgc)增大，进而使栅集电荷(Qgc)增大，这将使得器件在开启和关断时的速度变慢，进而增大器件的开关损耗。

另外，在IGBT器件关断过程中，漂移区存储电荷的移除需要一定的时间，这导致IGBT在关断时的拖尾电流严重，大大增加了器件的关断损耗，通过减小漂移区载流子的寿命可以降低关断损耗，但同时会伴随导通压降的增加，因此，在不影响导通压降的情况下，如何通过更快的移除漂移区的存储电荷，使得关断损耗大幅降低，是目前急需解决的技术难题。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种具有异质结的沟槽型SiC功率器件及制备方法，其能加快载流子的抽取速度，减少关断损耗，可改善功率器件的关断特性。

按照本发明提供的技术方案，所述具有异质结的沟槽型SiC功率器件，所述SiC功率器件包括：

SiC基板，呈第一导电类型；

有源区，制备于所述SiC基板的中心区，包括若干并联成一体的元胞，其中，有源区内的元胞采用沟槽结构，且在有源区内设置横贯所述有源区的第二导电类型基区，所述第二导电类型基区位于有源区内元胞沟槽槽底的上方；

对任一元胞，包括元胞沟槽、分布于所述元胞沟槽两侧的第二导电类型基区以及用于加快载流子抽取速度的异质结单元组，其中，

所述异质结单元组包括设置于元胞沟槽每侧第二导电类型基区内的异质结单元；

所述异质结单元至少包括第二导电类型导电多晶硅体，

所述第二导电类型导电多晶硅体的侧壁至少与第二导电类型基区绝缘隔离，第二导电类型导电多晶硅体的下端部位于第二导电类型基区内，且基于第二导电类型导电多晶硅体的下端部与第二导电类型基区的接触界面形成异质结；

第二导电类型导电多晶硅体与有源区上方的源极金属欧姆接触，且源极金属与所述异质结单元所在的第二导电类型基区欧姆接触。

在元胞内，还包括设置于第二导电类型基区内的第一导电类型载流子存储层，其中，

利用所述第一导电类型载流子存储层将第二导电类型基区分隔形成第二导电类型第一子基区以及第二导电类型第二子基区；

第二导电类型第二子基区位于第二导电类型第一子基区的下方，第一导电类型载流子存储层分别与第二导电类型第一子基区、第二导电类型第二子基区邻接；

所述第二导电类型导电多晶硅体贯穿第二导电类型第一子基区以及第一导电类型载流子存储层，且第二导电类型导电多晶硅体的下端部与第二导电类型第二子基区接触，以基于接触的界面形成异质结；

第二导电类型导电多晶硅体的侧壁与第一导电类型载流子存储层以及第二导电类型第一子基区绝缘隔离。

第二导电类型第一子基区的深度与第二导电类型第二子基区的深度相一致，其中，

第一导电类型载流子存储层的深度小于第二导电类型第一子基区、第二导电类型第二子基区相应的深度；

形成异质结的接触界面不高于第一导电类型载流子存储层与第二导电类型第二子基区的接触面。

在元胞沟槽每侧的第二导电类型基区内设置异质结沟槽，其中，

在所述异质结沟槽的侧壁设置异质结介质层，第二导电类型导电多晶硅体填充在异质结沟槽内；

第二导电类型导电多晶硅体的侧面通过异质结介质层至少与第二导电类型基区绝缘隔离；

异质结沟槽的槽宽小于元胞沟槽的槽宽。

在元胞沟槽每侧的第二导电类型基区内，还设置第一导电类型源区以及第二导电类型源区，其中，

第一导电类型源区与元胞沟槽的外侧壁接触；

第二导电类型源区与异质结沟槽的外侧壁接触；

源极金属与第一导电类型源区欧姆接触，且源极金属通过第二导电类型源区欧姆接触，以使得源极金属通过第二导电类型源区与所述第二导电类型源区所在的第二导电类型基区欧姆接触。

在元胞沟槽的槽底设置第二导电类型埋层，且第二导电类型埋层包覆元胞沟槽的槽底。

一种具有异质结的沟槽型SiC功率器件的制备方法，用于制备上述所述的功率器件，所述沟槽型SiC功率器件的制备方法包括：

提供具有第一导电类型的SiC基板，并对所述SiC基板的正面进行正面元胞工艺，其中，

对SiC基板的正面进行正面元胞工艺时，在SiC基板的中心区制备有源区，包括若干并联成一体的元胞，有源区内的元胞采用沟槽结构，且在有源区内制备形成横贯所述有源区的第二导电类型基区，所述第二导电类型基区位于有源区内元胞沟槽槽底的上方；

对任一元胞，包括元胞沟槽、分布于所述元胞沟槽两侧的第二导电类型基区以及用于加快载流子抽取速度的异质结单元组，其中，

所述异质结单元组包括设置于元胞沟槽每侧第二导电类型基区内的异质结单元；

所述异质结单元至少包括第二导电类型导电多晶硅体，

所述第二导电类型导电多晶硅体的侧壁至少与第二导电类型基区绝缘隔离，第二导电类型导电多晶硅体的下端部位于第二导电类型基区内，且基于第二导电类型导电多晶硅体的下端部与第二导电类型基区的接触界面形成异质结；

第二导电类型导电多晶硅体与有源区上方的源极金属欧姆接触，且源极金属与所述异质结单元所在的第二导电类型基区欧姆接触。

对SiC基板进行正面元胞工艺时，所述正面元胞工艺包括：

在SiC基板的正面进行杂质离子注入，以制备横贯有源区内的第二导电类型基区以及分布于所述第二导电类型基区内的第一导电类型源区；

对上述SiC基板的正面进行沟槽刻蚀，以制备形成元胞沟槽以及异质结沟槽，其中，元胞沟槽的槽底位于第二导电类型基区的下方，异质结沟槽的槽底位于第二导电类型基区内，第一导电类型源区与元胞沟槽的侧壁接触；

在上述元胞沟槽内制备绝缘栅氧化层，所述绝缘栅氧化层覆盖元胞沟槽的内壁；

在上述异质结沟槽内制备异质结介质层，所述异质结介质层仅覆盖所在异质结沟槽的侧壁；

在上述元胞沟槽内填充栅极导电多晶硅，所述栅极导电多晶硅通过绝缘栅氧化层与所在元胞沟槽的内壁绝缘隔离；

在上述异质结沟槽内填充第二导电类型导电多晶硅体，其中，异质结沟槽槽底的第二导电类型导电多晶硅体与第二导电类型基区接触，并形成异质结，异质结沟槽内的第二导电类型导电多晶硅体的侧壁通过异质结介质层与第二导电类型基区绝缘隔离；

在上述SiC基板的正面进行金属沉积，以在金属沉积后至少得到源极金属，其中，所述源极金属与第一导电类型源区以及第二导电类型导电多晶硅体欧姆接触。

在上述正面元胞工艺中，包括：

先在SiC基板的正面进行第二导电类型杂质离子的注入，以制备得到第二导电类型掺杂区，所述第二导电类型掺杂区从SiC基板的正面垂直向下延伸，且第二导电类型掺杂区的结深大于元胞沟槽的槽深；

在制备得到第二导电类型掺杂区后，在有源区内制备得到第二导电类型基区以及位于所述第二导电类型基区内的第一导电类型源区，其中，第二导电类型基区与第二导电类型掺杂区接触，第二导电类型基区的结深小于第二导电类型掺杂区的结深；

对SiC基板的正面进行沟槽刻蚀，以在第二导电类型掺杂区所在的区域形成元胞沟槽，并基于元胞沟槽下方的第二导电类型掺杂区形成第二导电类型埋层，其中，元胞沟槽的槽宽不大于第二导电类型掺杂区的宽度，第二导电类型埋层对所对应元胞沟槽的槽底包覆。

在上述正面元胞工艺中，包括：

在制备得到第二导电类型基区后且在制备得到第一导电类型源区前，在SiC基板的正面进行第一导电类型杂质离子的注入，以在第二导电类型基区内制备形成第一导电类型载流子存储层，其中，

利用所述第一导电类型载流子存储层将第二导电类型基区分隔形成第二导电类型第一子基区以及第二导电类型第二子基区；

第二导电类型第二子基区位于第二导电类型第一子基区的下方，第一导电类型载流子存储层分别与第二导电类型第一子基区、第二导电类型第二子基区邻接；

第二导电类型第一子基区的深度与第二导电类型第二子基区的深度相一致，第一导电类型载流子存储层的深度小于第二导电类型第一子基区、第二导电类型第二子基区相应的深度；

形成异质结的接触界面不高于第一导电类型载流子存储层与第二导电类型第二子基区的接触面。

本发明的优点：对任一元胞，在元胞沟槽的两侧均配置第二导电类型基区，在每个第二导电类型基区内均设置异质结单元，异质结单元至少包括第二导电类型导电多晶硅体，利用第二导电类型导电多晶硅体与第二导电类型基区接触形成异质结；功率器件在关断时，利用异质结可为空穴的抽取提供了额外的通路，加快了载流子的抽取速度，减小了器件的关断损耗。

第一导电类型载流子存储层位于第二导电类型基区内，并将第二导电类型基区分隔形成在第二导电类型第一子基区、第二导电类型第二子基区，功率器件在反向击穿时，第一导电类型载流子存储层被第二导电类型基区隔离，消除了第一导电类型载流子存储层对功率器件击穿特性的影响；同时，第一导电类型载流子存储层的存在，可以使空穴载流子的浓度增大，增强电导调制作用，减小导通压降。

元胞沟槽的槽底利用第二导电类型埋层包覆，可有效抑制元胞沟槽内绝缘栅氧化层处的高电场，提高SiC功率器件工作的稳定性与可靠性。

附图说明

图1为本发明沟槽型SiC功率器件的一种实施例示意图。

图2～图14本发明沟槽型SiC功率器件的一种实施例工艺步骤剖视图，其中，

图2为本发明SiC基板的一种实施例剖视图。

图3为本发明制备得到P型掺杂区后的一种实施剖视图。

图4为本发明制备得到P型基区以及N型载流子存储层后的一种实施例剖视图。

图5为本发明制备得到N+源区后的一种实施例剖视图。

图6为本发明制备得到P+源区后的一种实施例剖视图。

图7为本发明制备得到元胞沟槽以及异质结沟槽后的一种实施例剖视图。

图8为本发明制备得到绝缘栅氧化层后的一种实施例剖视图。

图9为本发明制备得到异质结介质层后的一种实施例剖视图。

图10为本发明制备得到栅极导电多晶硅后的一种实施例剖视图。

图11为本发明制备得到P型导电多晶硅体后的一种实施例剖视图。

图12为本发明制备得到绝缘介质层后的一种实施例剖视图。

图13为本发明制备得到源极金属后的一种实施例剖视图。

图14为本发明制备得到背面结构后的一种实施例剖视图。

附图标记说明：1-集电极金属、2-P+集电区、3-N型缓冲层、4-N型漂移区、5-1-P型第一子基区、5-2-P型第二子基区、5-3-P型第三子基区、6-N型载流子存储层、7-绝缘栅氧化层、8-栅极体、9-P+源区、10-N+源区、11-绝缘介质层、12-源极金属、13-P+埋层、14-P型导电多晶硅体、15-异质结介质层、16-P+掺杂区、17-元胞沟槽、18-异质结沟槽。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

为了能加快载流子的抽取速度，减少关断损耗，对具有异质结的沟槽型SiC功率器件，以第一导电类型为N型为例，本发明的一种实施例中，所述SiC功率器件包括：

SiC基板，呈N导电类型；

有源区，制备于所述SiC基板的中心区，包括若干并联成一体的元胞，其中，有源区内的元胞采用沟槽结构，且在有源区内设置横贯所述有源区的P型基区，所述P型基区位于有源区内元胞沟槽17槽底的上方；

对任一元胞，包括元胞沟槽17、分布于所述元胞沟槽17两侧的P型基区以及用于加快载流子抽取速度的异质结单元组，其中，

所述异质结单元组包括设置于元胞沟槽17每侧P型基区内的异质结单元；

所述异质结单元至少包括P型导电多晶硅体14，

所述P型导电多晶硅体14的侧壁至少与P型基区绝缘隔离，P型导电多晶硅体14的下端部位于P型基区内，且基于P型导电多晶硅体14的下端部与P型基区的接触界面形成异质结；

P型导电多晶硅体14与有源区上方的源极金属12欧姆接触，且源极金属12与所述异质结单元所在的P型基区欧姆接触。

对SiC基板，可采用现有常用的形式；SiC基板的导电类型为N型。本技术领域人员可知，第一导电类型为N型时，则第二导电类型即为P型。

图1中示出了SiC(碳化硅)基板的一种实施例，图中，SiC基板包括N型漂移区4以及N型缓冲层3，N型漂移区4支撑在N型缓冲层3上，且N型漂移区4与N型缓冲层3邻接，一般地，N型漂移区4的掺杂浓度低于N型缓冲层3的掺杂浓度，N型漂移区4的深度大于N型缓冲层3的深度；此时，利用N型漂移区4相对应的表面形成SiC基板的正面，利用N型缓冲层3相对应的表面形成SiC基板的背面。N型漂移区4的深度，具体是指图中沿N型漂移区4指向N型缓冲层3方向的高度，下述中的深度均是指相同的含义，具体可参考此处的说明，不再一一赘述。

对功率器件，一般包括有源区，利用有源区形成功率器件的功能区，有源区一般位于SiC基板的中心区，在有源区的外圈一般可设置终端保护区，终端保护区、有源区间的具体位置关系以及作用等均与现有相一致。功率器件的有源区内一般包括若干元胞，有源区内的元胞一般并联成一体。本发明的一种实施例中，元胞采用沟槽结构，当元胞采用沟槽形式时，则至少包括元胞沟槽；此外，在有源区内一般也需要设置P型基区，P型基区横贯分布整个有源区，在有源区内同时设置P型基区以及元胞沟槽时，元胞沟槽的槽底位于P型基区的下方，元胞沟槽的槽口一般与SiC基板的正面对应。

为了能加快载流子抽取的速度，本发明的一种实施例中，在每个元胞沟槽17的两侧均存在P型基区，且在每个P型基区内均设置一异质结单元，因此，利用元胞沟槽17两侧的异质结单元形成异质结单元组。图1中示出了异质结单元的一种实施例，图中，异质结单元至少包括P型导电多晶硅体14，P型导电多晶硅体14呈竖直分布，P型导电多晶硅体14的分布方向与N型漂移区4指向N型缓冲层3的方向相一致，但P型导电多晶硅体14下端部位于P型基区内，此时，P型导电多晶硅体14的下端部与P型基区接触，利用所述接触界面可形成异质结，所述异质结为P-SiC/P-Poly异质结。

P型导电多晶硅体14的侧壁与P型基区绝缘隔离，P型导电多晶硅体14侧面具体是指沿所述P型导电多晶硅体14的竖直分布方向上相应的外表面。具体实施时，P型导电多晶硅体14与有源区上方的源极金属12欧姆接触，且源极金属12与所述异质结单元所在的P型基区欧姆接触。对任一元胞，在引入P-SiC/P-Poly异质结后，功率器件关断时，利用所述P-SiC/P-Poly异质结为空穴的抽取提供了额外的通路，可加快了载流子的抽取速度，减小了器件的关断损耗。

本发明的一种实施例中，在元胞内，还包括设置于P型基区内的N型载流子存储层6，其中，

利用所述N型载流子存储层6将P型基区分隔形成P型第一子基区5-1以及P型第二子基区5-2；

P型第二子基区5-2位于P型第一子基区5-1的下方，N型载流子存储层6分别与P型第一子基区5-1、P型第二子基区5-2邻接；

所述P型导电多晶硅体14贯穿P型第一子基区5-1以及N型载流子存储层6，且P型导电多晶硅体14的下端部与P型第二子基区5-2接触，以基于接触的界面形成异质结；

P型导电多晶硅体14的侧壁与N型载流子存储层6以及P型第一子基区5-1绝缘隔离。

图1中示出了在P型基区内设置N型载流子存储层6的一种实施例，由上述说明可知，为了能提供空穴势垒，一般在有源区内可设置N型载流子存储层6，现有技术中，N型载流子存储层6一般位于P型基区的下方，也即此处的N型载流子存储层6与背景技术中提到的N型电荷存储层相对应。本发明的一种实施例中，将N型载流子存储层6设置于P型基区内，N型载流子存储层6与相应元胞沟槽的侧壁接触，此时，N型载流子存储层6依然能够提供空穴势垒。

在设置N型载流子存储层6后，P型基区被分隔形成P型第一子基区5-1以及P型第二子基区5-2，P型第一子基区5-1位于N型载流子存储层6的上方，P型第二子基区5-2位于N型载流子存储层6的下方，如图1所示。当P型基区被分隔为P型第一子基区5-1以及P型第二子基区5-2后，P型导电多晶硅体14与P型基区接触形成异质结时，具体是指P型导电多晶硅体14的下端面与P型第二子基区5-2接触；此时，P型导电多晶硅体14会贯穿P型第一子基区5-1以及N型载流子存储层6，P型导电多晶硅体14的侧壁至少与所述P型第一子基区5-1以及N型载流子存储层6绝缘隔离。

具体实施时，N型载流子存储层6位于P型基区内时，功率器件在反向击穿时，N型载流子存储层6被P型第一子基区5-1以及P型第二子基区5-2隔离，此时，不会减少耗尽层的扩展，也即可消除N型载流子存储层6对功率器件击穿特性的影响。同时，N型载流子存储层6的存在，可以使空穴载流子的浓度增大，增强电导调制作用，减小导通压降。此外，利用N型载流子存储层6下方的P型第二子基区5-2，可以有效的减小密勒电容和栅集电荷，使功率器件在开启和关断时具有更快的速度。

本发明的一种实施例中，P型第一子基区5-1的深度与P型第二子基区5-2的深度相一致，其中，

N型载流子存储层6的深度小于P型第一子基区5-1、P型第二子基区5-2相应的深度；

形成异质结的接触界面不高于N型载流子存储层6与P型第二子基区5-2的接触面。

在P型基区内设置N型载流子存储层6后，优选地，将P第一子基区5-1的深度与P型第二子基区5-2的深度配置为相同，P型第一子基区5-1、P型第二子基区5-2深度的含义，具体可参考上述说明。同时，N型载流子存储层6的深度小于P型第一子基区5-1以及P型第二子基区5-2相应的深度。

具体实施时，形成异质结的接触界面不高于N型载流子存储层6与P型第二子基区5-2的接触面，图1中，形成异质结的接触界面与N型载流子存储层6与P型第二子基区5-2的接触面相一致。此外，P型导电多晶硅体14还可以深入P型第二子基区5-2内，此时，P型导电多晶硅体14的侧壁还需要与P型第二子基区5-2绝缘隔离，而P型导电多晶硅体14与P型第二子基区5-2形成的接触界面位于P型第二子基区5-2内。当然，形成异质结的接触界面，还可以为其他情况，具体可根据需要选择。

本发明的一种实施例中，在元胞沟槽17每侧的P型基区内设置异质结沟槽18，其中，

在所述异质结沟槽18的侧壁设置异质结介质层15，P型导电多晶硅体14填充在异质结沟槽18内；

P型导电多晶硅体14的侧面通过异质结介质层15至少与P型基区绝缘隔离；

异质结沟槽18的槽宽小于元胞沟槽17的槽宽。

对上述的P型导电多晶硅体14，可通过在P型基区内设置异质结沟槽18后制备得到，图1中，在异质结沟槽18的侧壁设置异质结介质层15，异质结介质层15可采用现有常用的介质材料，以能满足P型导电多晶硅体14的侧壁与P型第一子基区5-1、N型载流子存储层6绝缘隔离，甚至与P型第二子基区5-2绝缘隔离为准。

P型导电多晶硅体14填充在异质结沟槽18后，P型导电多晶硅体14的下端部需与P型第二子基区5-2接触，因此，异质结介质层15不能对异质结沟槽18的槽底全覆盖。一般地，异质结沟槽18的槽宽小于元胞沟槽17的槽宽，当然，由于异质结沟槽18的槽底位于P型基区内，因此，异质结沟槽18的槽深也会小于元胞沟槽17的槽深。

本发明的一种实施例中，在元胞沟槽17每侧的P型基区内，还设置N+源区9以及P+源区10，其中，

N+源区9与元胞沟槽17的外侧壁接触；

P+源区10与异质结沟槽18的外侧壁接触；

源极金属12与N+源区9欧姆接触，且源极金属12通过P+源区10欧姆接触，以使得源极金属12通过P+源区10与所述P+源区10所在的P型基区欧姆接触。

图1中，N+源区9与P+源区10相互邻接，且N+源区9与P+源区10位于同一层，N+源区9与元胞沟槽17相对应的外侧壁接触，P+源区10与异质结沟槽18的外侧壁接触。此外，源极金属12还与N+源区9以及P+源区10欧姆接触，源极金属12通过与P+源区10的欧姆接触，可实现与P+源区10所在的P型基区欧姆接触。此时，基于源极金属12可形成MOSFET型器件的源电极，或者IGBT器件的发射极，具体形成源电极或发射极的情况可与现有相一致。

图1中，N+源区9以及P+源区10位于P型第一子基区5-1上，并与P型第一子基区5-1邻接，此时，异质结沟槽18贯穿P+源区10，P型导电多晶硅体14的侧壁也需要通过异质结介质层15与P+源区10隔离。异质结沟槽18内的P型导电多晶硅体14，所述P型导电多晶硅体14的上端部邻近源极金属12，源极金属12可通过接触孔等方式与P型导电多晶硅体14欧姆接触。

对于元胞沟槽17，在元胞沟槽17内填充有栅极体8，栅极体8可为导电多晶硅或金属材料，栅极体8通过所在元胞沟槽17内的绝缘栅氧化层7与元胞沟槽17的内壁绝缘隔离。栅极体8通过N型漂移区4上的绝缘介质层11与源极金属12绝缘隔离。上述源极金属12通过接触孔实现欧姆接触时，所述接触孔需贯通绝缘介质层11，接触孔的位置等可根据需要选择，以能满足上述的欧姆接触为准。栅极体8与栅极金属电连接后，即可形成MOSFET型器件的栅电极，或者形成IGBT型器件的门电极。

本发明的一种实施例中，在元胞沟槽17的槽底设置P+埋层13，且P+埋层13包覆元胞沟槽17的槽底。

图1中，P+埋层13的结深大于元胞沟槽17的槽深，利用P+埋层13可包覆元胞沟槽17的槽底，利用所述P+埋层13可有效抑制元胞沟槽17内绝缘栅氧化层7处的高电场，提高SiC功率器件工作的稳定性与可靠性。

对上述的SiC功率器件，可通过下述工艺步骤制备得到，具体地，所述沟槽型SiC功率器件的制备方法包括：

提供具有N导电类型的SiC基板，并对所述SiC基板的正面进行正面元胞工艺，其中，

对SiC基板的正面进行正面元胞工艺时，在SiC基板的中心区制备有源区，包括若干并联成一体的元胞，有源区内的元胞采用沟槽结构，且在有源区内设置横贯所述有源区的P型基区，所述P型基区位于有源区内元胞沟槽17槽底的上方；

对任一元胞，包括元胞沟槽17、分布于所述元胞沟槽17两侧的P型基区以及用于加快载流子抽取速度的异质结单元组，其中，

所述异质结单元组包括设置于元胞沟槽17每侧P型基区内的异质结单元；

所述异质结单元至少包括P型导电多晶硅体14，

所述P型导电多晶硅体14的侧壁至少与P型基区绝缘隔离，P型导电多晶硅体14的下端部位于P型基区内，且基于P型导电多晶硅体14的下端部与P型基区的接触界面形成异质结；

P型导电多晶硅体14与有源区上方的源极金属12欧姆接触，且源极金属12与所述异质结单元所在的P型基区欧姆接触。

有源区内元胞的具体情况可参考上述说明，下面结合图2～图14对正面元胞工艺的具体情况进行详细说明。

本发明的一种实施例中，对SiC基板进行正面元胞工艺时，所述正面元胞工艺包括：

在SiC基板的正面进行杂质离子注入，以制备横贯有源区内的P型基区以及分布于所述P型基区内的N+源区9；

对上述SiC基板的正面进行沟槽刻蚀，以制备形成元胞沟槽17以及异质结沟槽18，其中，元胞沟槽17的槽底位于P型基区的下方，异质结沟槽18的槽底位于P型基区内，N+源区9与元胞沟槽17的侧壁接触；

在上述元胞沟槽17内制备绝缘栅氧化层7，所述绝缘栅氧化层7覆盖元胞沟槽17的内壁；

在上述异质结沟槽18内制备异质结介质层15，所述异质结介质层15仅覆盖所在异质结沟槽18的侧壁；

在上述元胞沟槽17内填充栅极导电多晶硅8，所述栅极导电多晶硅8通过绝缘栅氧化层7与所在元胞沟槽17的内壁绝缘隔离；

在上述异质结沟槽18内填充P型导电多晶硅体14，其中，异质结沟槽18槽底的P型导电多晶硅体14与P型基区接触，并形成异质结，异质结沟槽18内的P型导电多晶硅体14的侧壁通过异质结介质层15与P型基区绝缘隔离；

在上述SiC基板的正面进行金属沉积，以在金属沉积后至少得到源极金属12，其中，所述源极金属12与N+源区9以及P型导电多晶硅体14欧姆接触。

通过上述正面元胞工艺，可制备得到元胞沟槽17，分布于元胞沟槽17两侧的P型基区、分布于P型基区内的N+源区9；可以制备得到元胞沟槽17内的栅极体8以及绝缘栅氧化层7，还可以制备得到异质结单元，异质结单元内的P型导电多晶硅体14的下端部位于P型基区内，并与P型基区接触形成异质结。

为了可形成图1所示的功率器件，在上述正面元胞工艺中，包括：

先在SiC基板的正面进行P型杂质离子的注入，以制备得到P+掺杂区16，所述P+掺杂区16从SiC基板的正面垂直向下延伸，且P+掺杂区16的结深大于元胞沟槽17的槽深；

在制备得到P+掺杂区16后，在有源区内制备得到P型基区以及位于所述P型基区内的N+源区9，其中，P型基区与P+掺杂区16接触，P型基区的结深小于P+掺杂区16的结深；

对SiC基板的正面进行沟槽刻蚀，以在P+掺杂区16所在的区域形成元胞沟槽17，并基于元胞沟槽17下方的P+掺杂区16形成P+埋层13，其中，元胞沟槽17的槽宽不大于P+掺杂区16的宽度，P+埋层13对所对应元胞沟槽17的槽底包覆。

下面结合图2～图14对具体工艺步骤的过程进行详细说明，图中，仅仅示出了图1中沿元胞沟槽17的中心到P型导电多晶硅体14中心区之间的部分，其他部分的工艺情况可参考相应的图示。

图2中示出了SiC基板的一种实施例，SiC基板的情况可参考上述说明。对图3中的SiC基板，进行P型杂质注入，以得到P+掺杂区16，P+掺杂区16从SiC基板的正面垂直向下沿延伸，P+掺杂区16的结深一般小于N型漂移区4的深度。

制备得到P+掺杂区16后，可在有源区内制备得到P型基区以及位于所述P型基区内的N+源区9，P型基区、N+源区9一般需与P+掺杂区16接触，P型基区的结深小于P+掺杂区16的结深，P+掺杂区16的掺杂浓度大于P型基区的掺杂浓度。

由上述说明可知，当需要在P型基区内制备N型载流子存储层6时，在上述正面元胞工艺中，包括：

在制备得到P型基区后且在制备得到N+源区9前，在SiC基板的正面进行N型杂质离子的注入，以在P型基区内制备形成N型载流子存储层6，其中，

利用所述N型载流子存储层6将P型基区分隔形成P型第一子基区5-1以及P型第二子基区5-2；

P型第二子基区5-2位于P型第一子基区5-1的下方，N型载流子存储层6分别与P型第一子基区5-1、P型第二子基区5-2邻接；

P型第一子基区5-1的深度与P型第二子基区5-2的深度相一致，N型载流子存储层6的深度小于P型第一子基区5-1、P型第二子基区5-2相应的深度；

形成异质结的接触界面不高于N型载流子存储层6与P型第二子基区5-2的接触面。

图4中示出了在P型基区内制备N型载流子存储层6的一种实施例，此时，可将P型基区分隔形成P型第二子基区5-2以及P型第三子基区5-3，P型第三子基区5-3的深度大于P型第二子基区5-2的深度，N型载流子存储层6邻接P型第二子基区5-2以及P型第三基区5-3。P型第三子基区5-3位于N型载流子存储层6的上方，P型第二子基区5-2位于N型载流子存储层6的下方。

图5中示出了在P型第三子基区5-3内制备得到N+源区9的一种实施例，在P型第三子基区5-3后，P型第三子基区5-3的深度减去N+源区9的深度需与P型第二子基区5-2的深度相等。

图6中示出了在P型第三子基区5-3内制备得到P+源区19后的一种实施例，P+源区10的深度与N+源区9的深度相一致，此时，基于P型第三子基区5-3可形成P型第一子基区5-1。

图7中示出了制备元胞沟槽17以及异质结沟槽18后的一种实施例，其中，刻蚀形成元胞沟槽17的位置与P+掺杂区16的位置相对应，元胞沟槽17的深度小于P+掺杂区16的结深，此时，剩余部分的P+掺杂区16可形成P+埋层13。图7中，异质结沟槽18的槽底位于N型载流子存储层6与P型第二子基区5-2的接触面；此时，N+源区9与元胞沟槽17的侧壁对应，P+源区10与异质结沟槽18的侧壁相对应。

图8中示出了在元胞沟槽17内制备绝缘栅氧化层7后的一种实施例，绝缘栅氧化层7可通过热氧化等工艺制备得到，绝缘栅氧化层7覆盖元胞沟槽17的侧壁以及底壁。

图9中，在异质结沟槽18内制备异质结介质层15，异质结介质层15仅覆盖异质结沟槽18的侧壁，异质结沟槽18的槽底保持露出状态。当然，具体工艺时，也可以先制备异质结介质层16，在制备绝缘栅氧化层7，具体制备的工艺顺序可根据需要选择，以能制备所需的绝缘栅氧化层7以及异质结介质层15为准。

图10中，在元胞沟槽17内制备栅极体8，栅极体8一般填满元胞沟槽17，栅极体8的情况可参考上述说明。图11中，在异质结沟槽18内制备P型导电多晶硅体14，与异质结沟槽18槽底对应的P型导电多晶硅体14与P型第二子基区5-2接触，并形成异质结。当然，在具体工艺中，也可以先制备得到P型导电多晶硅体14，然后在制备得到栅极体8，具体工艺顺序可根据需要选择。

图12中，在SiC基板的正面制备绝缘介质层11，并对所制备的绝缘介质层11选择性地掩蔽和刻蚀，以使得绝缘介质层11覆盖在元胞沟槽17的槽宽，而N+源区9、P+源区10以及P型导电多晶硅体14可处于露出状态。

图13中，在绝缘介质层11上进行金属沉积，在金属沉积后，一般可制备得到源极金属12以及栅极金属，源极金属12通过绝缘介质层11会与栅极体8绝缘隔离，但与N+源区9、P+源区10以及P型导电多晶硅体14欧姆接触，而栅极金属在图中未示出，但栅极金属需与栅极体8电连接。此时，即可完成了图1中实施例的正面元胞工艺。

对SiC基板进行正面元胞工艺后，对所述SiC基板的背面进行背面工艺，以在背面工艺后形成背面结构，其中，

基于所形成的背面结构以及有源区，以使得所述沟槽型功率器件为MOSFET型器件或IGBT型器件。

对MOSFET型器件、IGBT器件而言，两者可采用相同的有源区，但两者的背面结构不同。图1和图14中示出了功率器件为IGBT型器件时的背面结构的一种实施例，图中，背面结构包括设置于所述N型缓冲层3上的P+集电区2以及设置于P+集电区2上的集电极金属1，集电极金属1与P+集电区2欧姆接触，基于集电极金属1可形成IGBT型器件的集电极。

对MOSFET型器件，可直接省去P+集电区2，此时，图1和图14中的集电极金属1与N型缓冲层3欧姆接触。当然，背面结构还可以采用其他的形式，具体可根据需要选择，以能满足实际的应用需求为准。