集成电路及其制造方法

技术领域

本申请的实施例涉及集成电路及其制造方法。

背景技术

使集成电路(IC)小型化的最新趋势已导致更小的器件消耗更少的功率但以更高的速度提供更多的功能。小型化过程也导致了更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化和验证集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。

发明内容

根据本申请的实施例的一个方面，提供了一种集成电路，包括：有源区组，在第一方向上延伸，位于衬底的第一层级上；第一接触件组，在不同于第一方向的第二方向上延伸，位于不同于第一层级的第二层级上，并且与有源区组重叠，第一接触件组与在第二方向上延伸的集成电路的第一单元边界和第二单元边界重叠；栅极组，在第二方向上延伸，位于不同于第一层级的第三层级上，栅极组与有源区组重叠，并且位于第一单元边界和第二单元边界之间；第一电源轨组，在第一方向上延伸，被配置为提供第一供电电压或第二供电电压，并且位于不同于第一层级、第二层级和第三层级的第四层级上，第一电源轨组至少与第一接触件组重叠；以及第一通孔组，位于第一接触件组和第一电源轨组之间，第一通孔组将第一接触件组和第一电源轨组电耦接在一起，其中，有源区组连续延伸穿过第一单元边界和第二单元边界。

根据本申请的实施例的另一个方面，提供了一种集成电路，包括：第一有源区，在第一方向上延伸，并且位于衬底的第一层级上，第一有源区对应于第一掺杂剂类型的第一晶体管组；第二有源区，在第一方向上延伸，位于第一层级上，并且在不同于第一方向的第二方向上与第一有源区分离，第二有源区对应于不同于第一掺杂剂类型的第二掺杂剂类型的第二晶体管组；第一接触件组，在第二方向上延伸，位于不同于第一层级的第二层级上，第一接触件组与在第二方向上延伸的第一有源区、集成电路的第一单元边界和第二单元边界重叠；第二接触件组，在第二方向上延伸，位于第二层级上，与第二有源区、第一单元边界和第二单元边界重叠，并且在第二方向上与第一接触件组分离；栅极组，在第二方向上延伸，位于不同于第一层级的第三层级上，栅极组与第一有源区和第二有源区重叠，并且不与第一单元边界和第二单元边界重叠；第一电源轨，在第一方向上延伸，被配置为提供第一供电电压，并且位于不同于第一层级、第二层级和第三层级的第四层级上，第一电源轨至少与第一接触件组重叠；以及第一通孔组，位于第一接触件组和第一电源轨之间，第一通孔组将第一接触件组和第一电源轨电耦接在一起；其中，第一有源区和第二有源区连续延伸穿过第一单元边界和第二单元边界，并且其中，第一晶体管组包括配置为电容器的第一晶体管。

根据本申请的实施例的又一个方面，提供了一种制造集成电路的方法，方法包括：在衬底的前侧中制造晶体管组的有源区组，有源区组在第一方向上延伸；在第一层级上的有源区组上方沉积第一导电材料，从而形成晶体管组的第一接触件组和第二接触件组，第一接触件组与第一单元边界和第二单元边界重叠，第二接触件组位于第一接触件组之间，第一接触件组和第二接触件组在不同于第一方向的第二方向上延伸；在第二层级上的有源区组上方制造栅极组，栅极组在第二方向上延伸，栅极组与有源区组重叠，并且位于第一接触件组之间；并且不与第一单元边界和第二单元边界重叠；在第一接触件组上方制造第一通孔组；以及在第三层级上的至少第一接触件组和第二接触件组上方沉积第二导电材料，从而形成第一电源轨组和第一信号线组，第三层级位于第一层级和第二层级之上，第一电源轨组通过第一通孔组至少电耦接到第一接触件组或第二接触件组。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1D是根据一些实施例的集成电路的布局设计图。

图2A至图2H是根据一些实施例的集成电路的图。

图3是根据一些实施例的集成电路的布局设计的俯视图。

图4是根据一些实施例的集成电路的图。

图5是根据一些实施例的集成电路的图。

图6是根据一些实施例的集成电路的图。

图7是根据一些实施例的集成电路的图。

图8是根据一些实施例的集成电路的图。

图9是根据一些实施例的形成或制造集成电路的方法的流程图。

图10是根据一些实施例的制造IC器件的方法的流程图。

图11是根据一些实施例的生成集成电路的布局设计的方法的流程图。

图12是根据一些实施例的用于设计IC布局设计和制造IC电路的系统的示意图。

图13是根据本公开的至少一个实施例的IC制造系统以及与其相关联的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件、材料、值、步骤和布置等的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。可以考虑其他组件、材料、值、步骤和布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

根据一些实施例，集成电路包括有源区组、第一接触件组、栅极组、第一电源轨组和第一通孔组。

在一些实施例中，有源区组在第一方向上延伸，并且位于衬底的第一层级上。

在一些实施例中，第一接触件组在不同于第一方向的第二方向上延伸，并且在不同于第一层级的第二层级上。在一些实施例中，第一接触件组与有源区组重叠。在一些实施例中，第一接触件组进一步与在第二方向上延伸的集成电路的第一单元边界和第二单元边界重叠。

在一些实施例中，栅极组在第二方向上延伸并且在不同于第一层级的第三层级上。在一些实施例中，栅极组与有源区组重叠，并且位于第一单元边界和第二单元边界之间。

在一些实施例中，第一电源轨组在第一方向上延伸，并且被配置为提供第一供电电压或第二供电电压。在一些实施例中，第一电源轨组位于不同于第一层级、第二层级和第三层级的第四层级上。在一些实施例中，第一电源轨组至少与第一接触件组重叠。

在一些实施例中，第一通孔组位于第一接触件组和第一电源轨组之间。在一些实施例中，第一通孔组将第一接触件组和第一电源轨组电耦接在一起。

在一些实施例中，有源区组连续地延伸穿过第一单元边界和第二单元边界。在一些实施例中，有源区组连续延伸穿过集成电路的第一单元边界和第二单元边界，与其他方法相比，增加了集成电路的有源区组的压缩应力。通过增加集成电路的有源区组的压缩应力，提高了集成电路的驱动电流能力，使集成电路具有比其他方法更好的性能。

图1A至图1D是根据一些实施例的集成电路的布局设计100的图。布局设计100是图2A至图2H的集成电路200的布局图。

为了便于说明，图1A是简化的图1D的布局设计100的对应部分100A的示意图。为了便于说明，图1B是简化的图1D的布局设计100的对应部分100B的示意图。为了便于说明，图1C是简化的布局设计100的图并且包括部分100C。为了便于说明，图1D是简化的布局设计100的图并且包括部分100A、100B和100C。

为了便于说明，图1A至图1D、图2A至图2H和图3至图9中的一个或多个中的一些被标记的元件在图1A至图1D、图2A至图2H和图3至图9中的一个或多个中没有标记。在一些实施例中，布局设计100包括未在图1A至图1D中示出的附加元件。

部分100A包括布局设计100的氧化物扩散(OD)层级或有源层级、栅极(POLY(多晶))层级、切割POLY(CPO)层级、扩散上金属(MD)层级、切割MD(CMD)层级、栅极上通孔(VG)层级和扩散上通孔(VD)层级的一个或多个部件。部分100B包括布局设计100的金属0(M0)层级、切割M0(CM0)层级和通孔0(V0)层级的一个或多个部件。部分100C对应于部分100A和100B的组合。部分100C包括布局设计100的OD层级、POLY层级、CPO层级、MD层级、CMD层级、VG层级、VD层级、M0层级、切割M0(CM0)层级和V0层级的一个或多个部件。

布局设计100包括OD层级、POLY层级、CPO层级、MD层级、CMD层级、VG层级、VD层级、M0层级、CM0层级、V0层级和金属1(M1)层级的一个或多个部件。

布局设计100可以用于制造图2A至图2H的集成电路200。

布局设计100包括单元101。单元101具有在第一方向X上延伸的单元边界101a和101b，以及在第二方向Y上延伸的单元边界101c和101d。在一些实施例中，第二方向Y不同于第一方向X。在一些实施例中，布局设计100沿着单元边界101c和101d邻接其他单元布局设计(图3中所示)。

在一些实施例中，布局设计100沿着在第一方向X上延伸的单元边界101a和101b邻接其他单元布局设计(未示出)。在一些实施例中，布局设计100是单高度标准单元。

在一些实施例中，单元101是标准单元，并且布局设计100对应于由单元边界101a、101b、101c和101d定义的标准单元的布局。在一些实施例中，单元101是布局设计100的预定义部分，包括一个或多个晶体管和被配置为执行一个或多个电路功能的电连接。在一些实施例中，单元101由单元边界101a、101b、101c和101d界定，因此对应于作为标准单元的部分的功能电路组件或器件的区域。

在一些实施例中，例如下文讨论的图1A至图8中描绘的实施例，给定单元具有单元边界101c和101d/201c和201d，单元边界101c和101d/201c和201d由对应的接触件布局图案106/接触件结构206或406重叠并且通过一个或多个栅极图案/结构隔开。例如，在一些实施例中，单元101的单元边界101c和101d由接触件布局图案106a和106d识别。在一些实施例中，单元101的单元边界101c和101d由接触件布局图案106a和106d识别，接触件布局图案106a和106d与对应的导电部件布局图案120a和120h(其对应于电源轨布局图案)重叠。

单元由此被配置为标准单元、定制单元、工程变更指令(ECO)单元、逻辑门单元、存储器单元、物理器件单元或其他能够在IC布局图(例如IC布局设计100)中定义的单元类型或单元组合中的一个或多个。在一些实施例中，单元101是逻辑门单元的标准单元。在一些实施例中，逻辑门单元包括AND(与)、OR(或)、NAND(与非)、NOR(或非)、XOR(异或)、INV(反相)、AND-OR-反相(AOI)、OR-AND-反相(OAI)、MUX(多路复用器)、触发器、BUFF(缓存)、Latch(锁存器)、延迟或时钟单元。在一些实施例中，布局设计100、302或304(图3)中的一个或多个是存储器单元的布局设计。在一些实施例中，存储单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻式RAM(MRAM)或只读存储器(ROM)。在一些实施例中，布局设计100、302或304(图3)中的一个或多个包括一个或多个有源元件或无源元件的布局设计。有源元件的示例包括但不限于晶体管和二极管。晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等、FinFET、纳米片晶体管、纳米线晶体管、互补FET(CFET)和具有升高的源极/漏极的平面MOS晶体管。无源元件的示例包括但不限于电容器、电感器、熔断器和电阻器。在一些实施例中，至少布局设计100、302或304(图3)是标准单元布局设计。在一些实施例中，布局设计100、302或304(图3)中的一个或多个是逻辑门单元的布局设计。

布局设计100包括在第一方向X上延伸的一个或多个有源区布局图案102a或102b(统称为“有源区图案组102”)。

本公开的实施例使用术语“布局图案”，在下文中为了简洁起见，在本公开的其余部分中也将其称为“图案”。

有源区图案组102的有源区图案102a、102b在第二方向Y上彼此分离。有源区图案组102可以用于制造集成电路200、400、500、600、700或800(图2A至图2H、图4、图5、图6、图7或图8)的对应有源区组202。

在一些实施例中，有源区组202位于集成电路200、400、500、600、700或800的前侧(未标记)上。在一些实施例中，有源区图案组102的有源区图案102a、102b可以用于制造集成电路200、400、500、600、700或800的有源区组202的对应有源区202a、202b。

在一些实施例中，有源区图案组102被称为氧化物扩散(OD)区，其定义至少集成电路200、400、500、600、700或800或布局设计100、302或304(图3)的源极或漏极扩散区。

在一些实施例中，有源区图案组102的有源区图案102a可以用于制造集成电路200、400、500、600、700或800的n型金属氧化物半导体(NMOS)晶体管的源极区和漏极区，并且有源区图案组102的有源区图案102b可以用于制造集成电路200、400、500、600、700或800的p型金属氧化物半导体(PMOS)晶体管的源极区和漏极区。

在一些实施例中，有源区图案组102的有源区图案102a可以用于制造集成电路200、400、500、600、700或800的PMOS晶体管的源极区和漏极区，并且有源区图案组102的有源区图案102b可以用于制造集成电路200、400、500、600、700或800的NMOS晶体管的源极区和漏极区。

在一些实施例中，有源区图案组102位于第一布局层级上。在一些实施例中，第一布局层级对应于布局设计100或300(图1A至图1D或图3)或集成电路200、400、500、600、700或800中的一个或多个的有源层级或OD层级。

在一些实施例中，有源区图案102a可以用于制造一个或多个n型finFET晶体管、n型纳米片晶体管或n型纳米线晶体管的源极区和漏极区，并且有源区布局图案102b可以用于制造一个或多个p型finFET晶体管、p型纳米片晶体管或p型纳米线晶体管的源极区和漏极区。

在一些实施例中，有源区图案102a可以用于制造一个或多个p型finFET晶体管、p型纳米片晶体管或p型纳米线晶体管的源极区和漏极区，并且有源区布局图案102b可以用于制造一个或多个n型finFET晶体管、n型纳米片晶体管或n型纳米线晶体管的源极区和漏极区。

在一些实施例中，有源区图案组102连续地延伸穿过布局设计100的单元边界101c或101d到达其他邻近单元。例如，在第一方向X上，有源区图案102a或102b延伸超出单元边界101c或101d。在一些实施例中，通过有源区图案组102连续地延伸穿过布局设计100的单元边界101c或101d到其他邻近单元，与其他方法相比增加了IC结构200(例如，图2A至图2H中所示)和布局设计100的压缩应力。通过增加IC结构200(例如图2A至图2H所示)和布局设计100的压缩应力，增加了IC结构200和布局设计100的驱动电流能力，并且IC结构200和布局设计100具有优于其他方法的更好的性能。在一些实施例中，通过具有改进的压缩应力，IC结构200或布局设计100可以具有与其他方法类似的驱动电流能力，同时比其他方法占用更少的面积，从而导致布局设计100或IC结构200的物理尺寸整体减小。

有源区图案组102的其他宽度或有源区图案组102中的其他数量的有源区图案在本公开的范围内。

有源区图案组102中的其他配置、其他布局层级上的布置或图案数量在本公开的范围内。

布局设计100还包括在第二方向Y上延伸的一个或多个栅极图案104a、104b或104c(统称为“极图案组栅104”)。栅极图案组104中的每个栅极图案在第一方向X上与相邻的栅极图案组104的栅极图案隔开第一节距(未标示)。

栅极图案组104可以用于制造集成电路200、400、500、600、700或800(图2A至图2H、图4、图5、图6、图7或图8)的对应栅极组204。

在一些实施例中，栅极图案组104的栅极图案104a、104b或104c可以用于制造集成电路200、400、500、600、700或800(图2A至图2H、图4、图5、图6、图7或图8)的栅极组204的对应栅极204a、204b或204c。

在一些实施例中，栅极图案组104的栅极图案104a、104b或104c的至少部分可以用于制造集成电路200、400、500、600、700或800的NMOS晶体管的栅极，并且栅极图案组104的栅极图案104a、104b或104c的至少部分可以用于制造集成电路200、400、500、600、700或800的PMOS晶体管的栅极。

栅极图案组104位于有源区图案组102上方。栅极图案组104位于不同于第一布局层级的第二布局层级上。在一些实施例中，第二布局层级不同于第一布局层级。在一些实施例中，第二布局层级对应于布局设计100或300(图1A至图1D或图3)或集成电路200、400、500、600、700或800中的一个或多个的POLY层级。

在一些实施例中，POLY层级在OD层级之上。

栅极图案组104中的其他配置、其他布局层级上的布置或图案数量在本公开的范围内。

布局设计100还包括多晶切割部件图案组105。切割部件图案组105至少包括多晶切割部件图案105a。多晶切割部件图案组105在第一方向X上延伸。多晶切割部件图案105b与栅极图案组104重叠。在一些实施例中，多晶切割部件图案105b在布局设计100的中间部分与栅极图案组104重叠。

多晶切割部件图案105a沿着布局设计100的单元边界101c或101d与栅极图案组104重叠。在一些实施例中，多晶部件图案组105的每个切割部件图案(在图5中显示为505a或505b)在第二方向Y上与多晶切割部件图案组105的另一个切割部件图案(505a或505b)分离。在一些实施例中，多晶切割部件图案组105连续地延伸穿过布局设计100的单元边界101a或101b到其他相邻单元。

多晶切割部件图案组105具有在第二方向Y上的栅极图案宽度(未标记)以及在第一方向X上的栅极图案长度(未标记)。在一些实施例中，多晶切割部件图案105a可以用于识别在方法1000(图10)的操作1006期间被去除的集成电路200的对应栅极结构205a的去除部分的对应位置。

在一些实施例中，栅极图案宽度(未标记)对应于栅极结构204a1、204a2、204b1、204b2、204cl和204c2中的一个或多个的栅极切割宽度(未标记)。在一些实施例中，栅极图案长度(未标记)对应于栅极结构204a1、204a2、204b1、204b2、204c1和204c2中的一个或多个的栅极切割长度(未标记)。在一些实施例中，栅极布局图案组104或多晶切割部件图案组105中的至少一个位于第二布局层级或POLY层级上。多晶切割部件图案组105中的其他配置或图案数量在本公开的范围内。

布局设计100进一步包括在第二方向Y上延伸的一个或多个接触件图案106a、106b、106c、106d(统称为“接触件图案组106”)。

接触件图案组106的每个接触件图案至少在第一方向X或第二方向Y上与接触件图案组106的相邻接触件图案分离。

接触件图案组106可以用于制造集成电路200、400、500、600、700或800的相应接触件组206。在一些实施例中，接触件图案组106的接触件图案组106a、106b、106c、106d可以用于制造接触件图案组206中的对应接触件206a、206b、206c、206d。在一些实施例中，接触件图案组106也称为扩散上金属(MD)图案组。

在一些实施例中，接触件图案组106的接触件图案106a、106b、106c、106d中的至少一个可以用于制造集成电路100、200、400、500、600、700或800的NMOS或PMOS晶体管中的一个的源极或漏极端子。

在一些实施例中，接触件图案组106中的至少两个接触件图案与单元边界101c和101d重叠。在一些实施例中，接触件图案组106中的接触件图案106a和106d与对应的单元边界101c和101d重叠。在一些实施例中，接触件图案组106的对应接触件图案106a和106d的中点与对应的单元边界101c和101d对准。在一些实施例中，通过接触件图案106a和106d与对应的单元边界101c和101d重叠，栅极布局图案组104不与单元边界101c和101d重叠。

在一些实施例中，单元101的单元边界101c和101d由接触件布局图案106a和106d识别，接触件布局图案106a和106d与通孔布局图案组110以及对应于电源轨布局图案的对应导电部件布局图案120a和120h重叠。在一些实施例中，单元边界101c和101d由布局设计100的扩散上金属(MD)层级中的一个或多个布局图案识别。在一些实施例中，单元边界101c和101d不与一个或多个栅极布局图案重叠。

在一些实施例中，接触件图案组106与有源区图案组102重叠。接触件图案组位于第三布局层级上。在一些实施例中，第三布局层级对应于布局设计100或300或集成电路100、200、400、500、600、700或800中的一个或多个的接触件层级或MD层级。在一些实施例中，第三布局层级与第二布局层级相同。在一些实施例中，第三布局层级与第一布局层级不同。

接触件图案组106中的其他配置、其他布局层级上的布置或图案数量在本公开的范围内。

布局设计100进一步包括切割部件图案组108。

切割部件图案组108在第一方向X上延伸。切割部件图案组108至少包括切割部件布局图案108a或108b。在一些实施例中，切割部件图案组108的每个切割部件布局图案108a或108b在第二方向Y上与相邻切割部件布局图案分离。切割部件图案组108位于第三布局层级上。

在一些实施例中，切割部件图案组108与接触件图案组106的图案的至少部分重叠。在一些实施例中，切割部件图案组108与布局设计100的其他布局层级(例如，有源、MD、POLY等)的其他下面的布局图案(未示出)重叠。

在一些实施例中，切割部件图案108a或108b识别方法1000(图10)的操作1006中被去除的接触件206a、206b、206c和206d的对应部分的对应位置。

在一些实施例中，切割部件图案108a识别方法1000(图10)的操作1006中被去除的对应接触件206a的对应部分的对应位置。在一些实施例中，切割部件图案108b识别方法1000(图10)的操作1006中被去除的对应接触件206c和206d的对应部分的对应位置。

切割部件图案108a在第一方向X上与对应的切割部件图案108b分离。切割部件图案108a与接触件图案106a重叠。切割部件图案108b与接触件图案106c和106d重叠。

切割部件图案108a和108b在图1A中示出为包括在第一方向X上彼此分离的多个部分。在一些实施例中，切割部件图案108a和108b被组合并且是单个图案的部分。在一些实施例中，108a或108b中的一个或多个包括在第一方向X上彼此分离的多个部分。

切割部件图案组108中的其他位置、配置或图案数量在本公开的范围内。

布局设计100还包括至少在第一方向X上延伸的一个或多个导电部件图案120a、120b、……、120g或120h(统称为“导电部件图案组120”)。

导电部件图案组120中的导电部件图案120a、120b、……、120g或120h中的每个至少在第二方向Y上彼此分离。

在一些实施例中，虽然导电部件图案120a、120b、……、120g或120h中的每个被示为连续图案，但是导电部件图案120a、120b、……、120g中的一个或多个是分离的以形成不连续图案。

导电部件图案组120可以用于制造集成电路100、200、400、500、600、700或800的相应导体组220。在一些实施例中，导电部件图案120a、120b、...、120g或120h可以用于制造集成电路100、200、400、500、600、700或800的导体组220中的对应导体220a、220b、...、220g或220h。在一些实施例中，导体组220位于集成电路200的前侧(未标记)。

在一些实施例中，导电部件图案120a、120b、120g和120h被称为“电源轨图案”。在一些实施例中，导电部件图案120c、120d、120e和120f被称为“信号线图案”。在一些实施例中，导体220a、220b、220g和220h被称为“电源轨”。在一些实施例中，导体220c、220d、220e和220f被称为“信号线”。

导电部件图案组120与栅极图案组104、有源区图案组102和接触件图案组106重叠。在一些实施例中，导电部件图案组120在第四布局层级上。在一些实施例中，第四布局层级不同于第一布局层级、第二布局层级和第三布局层级。在一些实施例中，第四布局层级对应于布局设计100或300或集成电路100、200、400、500、600、700或800中的一个或多个的M0层级。在一些实施例中，M0层级在OD层级、POLY层级、MD层级、VG层级和VD层级之上。

导电部件图案组120中的每个导电部件图案在第二方向Y上与导电部件图案组120中的相邻导电部件图案分离M0节距(未标记)。

如图1B所示，在一些实施例中，导电部件图案组120具有底纹A或B。底纹A或B表示具有相同底纹的导电部件图案120(下文针对切割部件图案组128进行描述)将要在多个掩模组的相同掩模上形成或切割，并且具有不同底纹B的导电部件图案120将要在多掩模组的不同掩模上形成或切割。图1B中描绘了两种底纹A和B为例。在一些实施例中，布局设计100中存在多于或少于两种底纹。

至少导电部件图案120a或120h在第二方向Y上具有宽度W1a。至少导电部件图案120b、120c、120d、120e、120f或120g在第二方向Y上具有宽度W2a。在一些实施例中，宽度W1a大于宽度W2a。导电部件图案组120的其他宽度在本公开的范围内。

在一些实施例中，导电部件图案组120对应于布局设计100中的4-6个M0布线轨道。其他数量的M0布线轨道在本公开的范围内。

导电部件图案组120中的其他配置、其他布局层级上的布置或图案数量在本公开的范围内。

布局设计100还包括一个或多个通孔图案110a、110b、110c、110d(统称为“通孔图案组110”)。

通孔图案组110可以用于制造集成电路100、200、400、500、600、700或800的相应通孔组210。在一些实施例中，通孔图案组110的通孔图案110a、110b、110c、110d可以用于制造集成电路100、200、400、500、600、700或800的通孔组210中的对应通孔210a、210b、210c、210d。

通孔图案组110位于布局设计100或集成电路100、200、400、500、600、700或800中的一个或多个的扩散上通孔(VD)层级处。在一些实施例中，VD层级在MD和OD层级之上。在一些实施例中，VD层级在MD层级和M0层级之间。在一些实施例中，VD层级在第三布局层级和第四布局层级之间。其他布局层级在本公开的范围内。

在一些实施例中，通孔图案组110位于接触件图案组106与导体组120重叠的位置。在一些实施例中，通孔图案组110位于接触件图案组106和导电部件图案组120之间。在一些实施例中，可以增加通孔图案组110中的一个或多个通孔图案的尺寸，从而与其他方法相比降低了电阻。

至少通孔图案组110中的其他配置、其他布局层级上的布置或图案数量在本公开的范围内。

布局设计100还包括一个或多个通孔图案112a、112b、112c、112d、112e或112f(统称为“通孔图案组112”)。

通孔图案组112可以用于制造集成电路100、200、400、500、600、700或800的对应通孔组212。在一些实施例中，通孔图案组112中的通孔图案112a、112b、112c、112d、112e或112f可以用于制造集成电路100、200、400、500、600、700或800的通孔组212中的对应通孔212a、212b、212c、212d、212e或212f。

通孔图案组112位于布局设计100或集成电路100、200、400、500、600、700或800中的一个或多个的栅极上通孔(VG)层级处。在一些实施例中，VG层级位于POLY层级和M0层级之间。在一些实施例中，VG层级在第二布局层级和第四布局层级之间。其他布局层级在本公开的范围内。

在一些实施例中，通孔组112位于栅极图案组108与导电部件图案组120重叠的位置。在一些实施例中，通孔图案组112位于栅极图案组108和导电部件图案组120之间。在一些实施例中，可以增加通孔图案组112中的一个或多个通孔图案的尺寸，从而与其他方法相比降低了电阻。

至少通孔图案组112中的其他配置、其他布局层级上的布置或图案数量在本公开的范围内。

布局设计100还包括切割部件图案组122。

切割部件图案组122在第二方向Y上延伸。切割部件图案组122至少包括切割部件布局图案122a或122b。在一些实施例中，切割部件图案组122中的每个切割部件布局图案122a或122b在第一方向X上与相邻切割部件布局图案分离。切割部件图案组122位于第四布局层级或M0级上。

在一些实施例中，切割部件图案组122与导电部件图案组120的导电部件图案的至少部分重叠。在一些实施例中，切割部件图案组122与布局设计100的其他布局层级(例如，有源、MD、POLY等)的其他下面的底层布局图案重叠。

在一些实施例中，切割部件图案122a或122b识别方法1000(图10)的操作1006中被去除的导电部件220a、220b、...、220h的对应部分的对应位置。

切割部件图案122a具有底纹B，并且与导电部件图案120d重叠。在一些实施例中，切割部件图案122a识别方法1000(图10)的操作1006中被去除的对应导电部件220d的对应部分的对应位置。

切割部件图案122b具有底纹A，并且与导电部件图案120e重叠。在一些实施例中，切割部件图案122b识别方法1000(图10)的操作1006中被去除的对应导电部件220e的对应部分的对应位置。

切割部件图案122a在第一方向X上与对应的切割部件图案122b分离。图1A中示出的切割部件图案122a和122b包括在第一方向X上彼此分离的多个部分。在一些实施例中，切割部件图案122a和122b被组合并且是单个图案的部分。在一些实施例中，切割部件图案122a或122b中的一个或多个包括在第一方向X上彼此分离的多个部分。

切割部件图案122a在第一方向上与接触件图案106b或通孔图案110e分离距离S1a。切割部件图案122b在第一方向上与接触件图案106c或通孔图案124a分离距离S2a。

切割部件图案组122的其他位置、配置或图案数量在本公开的范围内。

布局设计100还包括在第二方向Y上延伸并且位于第五布局层级上的一个或多个导电部件图案130a(统称为“导电部件图案组130”)。

在一些实施例中，第五布局层级不同于第一布局层级、第二布局层级、第三布局层级和第四布局层级。在一些实施例中，第五布局层级对应于布局设计100或集成电路200、400、500、600、700或800中的一个或多个的金属1(M1)层级。在一些实施例中，M1层级在OD层级、POLY层级、MD层级、VG层级、VD层级、M0层级之上。

导电部件图案组130可以用于制造集成电路200的对应导电结构组230(图2A至图2H)。导电部件图案130a可以用于制造对应的导电结构230a。

虽然导电部件图案130a被示为一个连续图案，但在一些实施例中，导电部件图案130a被分成一个或多个不连续图案。

导电部件图案组130至少与栅极图案组104、有源区图案组102、接触件图案组106或导电部件图案组120重叠。在一些实施例中，导电部件图案组130与布局设计100的其他布局层级的其他下面的图案(为了便于说明未示出)重叠。

为了便于说明，布局设计100示出了导电部件图案组130中的一个导电部件图案130a。M1布线轨道的其他数量在本公开的范围内。

导电部件图案组130的其他配置、其他布局层级上的布置或图案数量在本公开的范围内。

布局设计100还包括一个或多个通孔图案124a(统称为“通孔图案组124”)。

通孔图案组124可以用于制造集成电路100、200、400、500、600、700或800的相应通孔组224。在一些实施例中，通孔图案组124的通孔图案124a可以用于制造集成电路100、200、400、500、600、700或800的通孔组224中的对应通孔224a。

通孔图案组124位于布局设计100或集成电路100、200、400、500、600、700或800中的一个或多个的通孔0(V0)层级处。在一些实施例中，V0层级在M0层级之上。在一些实施例中，V0层级在M0层级和M1层级之间。在一些实施例中，V0层级在第四布局层级和第五布局层级之间。其他布局层级在本公开的范围内。

在一些实施例中，通孔图案组124位于导电部件图案组120与导电部件图案组130重叠的位置。在一些实施例中，通孔图案组124位于导电部件图案组120和导电部件图案组130之间。在一些实施例中，可以增加通孔图案组124中的一个或多个通孔图案的尺寸，从而与其他方法相比降低了电阻。

至少通孔图案组124的其他配置、其他布局层级上的布置或图案数量在本公开的范围内。

在一些实施例中，通过接触件图案106a和106d与对应的单元边界101c和101d重叠，导致与其他方法相比，增加了对应的通孔图案110e和124a与对应的切割部件图案122a和122b之间的对应距离S1a和S2a。在一些实施例中，通过增加距离S1a和S2a，与对应的通孔图案110e和124a重叠的对应导电部件图案120d和120e的区域与对应的切割部件图案122a和122b充分分离，从而不违反设计规则，从而与其他方法相比，为对应的通孔图案110e和124a提供了更大的通孔着落区，导致布局设计比其他方法占用更少的面积，并且可以用于制造比其他方法具有更好制造良率的集成电路200、400、500、600、700或800。

布局设计100的其他配置、其他布局层级上的布置或元件数量在本公开的范围内。

图2A至图2H是根据一些实施例的集成电路200的图。

图2D是根据一些实施例的集成电路200的俯视图。

为了便于说明，图2A是简化的图2D的集成电路200的对应部分200A的图。为了便于说明，图2B是简化的图2D的集成电路200的对应部分200B的图。为了便于说明，图2C是简化的图2D的集成电路200的对应部分200C的图。为了便于说明，图2D是集成电路200的图并且包括简化的部分200A、200B和200C。

部分200A包括集成电路200的OD层级、POLY层级、CPO层级、MD层级、CMD层级、VG层级和VD层级的集成电路200的一个或多个部件。

部分200B包括M0层级、CM0层级和V0层级的集成电路200的一个或多个部件。

部分200C对应于部分200A和200B的组合。部分200C包括OD层级、POLY层级、CPO层级、MD层级、CMD层级、VG层级、VD层级、M0层级、CM0层级和V0层级的集成电路200的一个或多个部件。在一些实施例中，集成电路200包括未在图2A至图2H中示出的附加元件。

图2E至图2H是根据一些实施例的集成电路200的对应截面图。图2E是根据一些实施例的与平面A-A'相交的集成电路200的截面图。图2F是根据一些实施例的与平面B-B'相交的集成电路200的截面图。图2G是根据一些实施例的与平面A-A'相交的集成电路200的截面图。图2H是根据一些实施例的与平面B-B'相交的集成电路200的截面图。

图1A至图1D、图2A至图2H、图3和图4至图8(如下所示)中的一个或多个中的组件相同或类似的组件被赋予相同的附图标记，并且因此省略其详细描述。

由布局设计100制造集成电路200。包括对准、长度和宽度以及集成电路200的配置和层级的结构关系类似于图1A至图1D的布局设计100的结构关系和配置和层级，并且为了简洁起见，类似的详细描述将不会在至少图2A至图2H中描述。例如，在一些实施例中，至少布局设计100的距离S1a或S2a与集成电路200的对应距离S1b或S2b类似，并且为了简洁省略了类似的详细描述。

例如，在一些实施例中，布局设计100的至少一个或多个宽度、长度或节距与集成电路200的对应宽度、长度或节距类似，并且为了简洁起见省略了类似的详细描述。例如，在一些实施例中，布局设计100的至少单元边界101a、101b、101c或101d或中点(未标记)与集成电路200的至少对应的单元边界201a、201b、201c或201d或中点(未标记)类似，并且为了简洁省略了类似的详细描述。

集成电路200至少包括有源区组202、绝缘区203、栅极组204、接触件组206、通孔组210、通孔组212、导体组220、通孔组224和导体组230。

有源区组202包括嵌入衬底290中的一个或多个有源区202a或202b。衬底具有前侧(未标记)和与前侧相对的背侧(未标记)。在一些实施例中，至少有源区组202、栅极组204、接触件组206、通孔组210、通孔组212、导体组220、通孔组224或导体组230形成在衬底290的前侧。

在一些实施例中，有源区组202对应于纳米片晶体管的纳米片结构(未标记)。在一些实施例中，有源区组202包括通过外延生长工艺生长的漏极区和源极区。在一些实施例中，有源区组202包括在对应的漏极区和源区处用外延材料生长的漏极区和源极区。

其他晶体管类型在本公开的范围内。例如，在一些实施例中，有源区组202对应于纳米线晶体管的纳米线结构(未示出)。在一些实施例中，有源区组202对应于平面晶体管的平面结构(未示出)。在一些实施例中，有源区组202对应于finFET的鳍结构(未示出)。在一些实施例中，有源区组202对应于互补FET(CFET)的结构(未示出)。

在一些实施例中，有源区202a对应于集成电路200、400、500、600、700或800的NMOS晶体管的源极区和漏极区，并且有源区202b对应于集成电路200、400、500、600、700或800的PMOS晶体管的源极区和漏极区。

在一些实施例中，有源区202a对应于集成电路200、400、500、600、700或800的PMOS晶体管的源极区和漏极区，并且有源区202b对应于集成电路200、400、500、600、700或800的NMOS晶体管的源极区和漏极区。

在一些实施例中，至少有源区202a是嵌入衬底290的介电材料中的N型掺杂S/D区，并且有源区202b是P型掺杂S/D区。在一些实施例中，至少有源区202a是嵌入衬底290的介电材料中的P型掺杂S/D区，并且有源区202b是N型掺杂S/D区。

在一些实施例中，有源区组202穿过集成电路200的单元边界201c或201d连续延伸到其他邻近单元。例如，在第一方向X上，有源区202a或202b延伸超出单元边界201c或201d。在一些实施例中，通过有源区组202连续延伸穿过集成电路200的单元边界201c或201d到达其他邻近单元，导致与其他方法相比增加了集成电路200的有源区组202的压缩应力。通过增加集成电路200的有源区组202的压缩应力，增加了集成电路200的驱动电流能力，并且集成电路200具有比其他方法更好的性能。在一些实施例中，通过具有改进的压缩应力，集成电路200可以具有与其他方法类似的驱动电流能力，同时比其他方法占用更少的面积，从而导致集成电路200的物理尺寸整体减小。

有源区组202中的其他配置、其他布局层级上的布置或结构数量在本公开的范围内。

绝缘区203被配置为将有源区组202、栅极组204、接触件组206、通孔组210、通孔组212、导组体220、通孔组224或导体组230中的一个或多个彼此电隔离。在一些实施例中，绝缘区203包括在方法900(图9)期间在彼此不同的时间沉积的多个绝缘区。在一些实施例中，绝缘区是介电材料。在一些实施例中，介电材料包括二氧化硅、氮氧化硅等。

绝缘区域203的其他配置、其他布局层级上的布置或其他部分的数量在本公开的范围内。

栅极组204包括栅极204a、204b或204c中的一个或多个。栅极204a包括栅极204a1和栅极204a2。栅极204b包括栅极204b1和栅极204b2。栅极204c包括栅极204c1和栅极204c2。栅极204a1、204b1、204c1通过被去除的栅极部分205a与对应的栅极204a2、204b2、204c2分离。在一些实施例中，被去除的栅极部分组205中的被去除的栅极部分205a在图10的操作1006(如下所述)期间去除。

在一些实施例中，栅极204a、204b或204c的至少部分是集成电路200、400、500、600、700或800的NMOS晶体管的栅极，并且栅极204a、204b或204c是集成电路200、400、500、600、700或800的PMOS晶体管的栅极。例如，在一些实施例中，栅极204a1、204b1或204c1是集成电路200、400、500、600、700或800的NMOS晶体管的栅极，并且栅极204a2、204b2或204c2是集成电路200、400、500、600、700或800的PMOS晶体管的栅极。例如，在一些实施例中，栅极204a1、204b1或204c1是栅极集成电路200、400、500、600、700或800的PMOS晶体管的栅极，并且栅极204a2、204b2或204c2是集成电路200、400、500、600、700或800的NMOS晶体管的栅极。

在一些实施例中，至少栅极204a、204b或204c对应于伪栅极。在一些实施例中，伪栅极是非功能性晶体管的栅极。

栅极集合204中的其他配置、其他布局层级上的布置或栅极数量在本公开的范围内。

接触件组206包括接触件206a、206b、206c或206d中的一个或多个。接触件组206位于集成电路200的前侧。接触件组206与有源区组202重叠。

接触件206a包括接触件206a1和接触件206a2。接触件206c包括接触件206c1和接触件206c2。接触件206d包括接触件206d1和接触件206d2。接触件206a1通过被去除的接触件部分208a与对应的接触件206a2分离。接触件206c1、206d1通过被去除的接触件部分208b与对应的接触件206c2、206d2分离。在一些实施例中，被去除的接触件部分组208中的被去除的接触件部分208a和208b在图10的操作1006(如下所述)期间去除。

接触件组206中的每个接触件对应于集成电路200的PMOS或NMOS晶体管的一个或多个漏极端子或源极端子。

在一些实施例中，接触件206a、206b、206c或206d的至少部分是集成电路200、400、500、600、700或800的NMOS晶体管的源极/漏极端子，并且接触件206a、206b、206c或206d的至少部分是是集成电路200、400、500、600、700或800的PMOS晶体管的源极/漏极端子。例如，在一些实施例中，接触件206a1、206c1或206d1是集成电路200、400、500、600、700或800的NMOS晶体管的源极/漏极端子，并且接触件206a2、206c2或206d2是集成电路200、400、500、600、700或800的PMOS晶体管的源极/漏极端子。例如，在一些实施例中，接触件206a1、206c1或206d1是集成电路200、400、500、600、700或800的PMOS晶体管的源极/漏极端子，并且接触件206a2、206c2或206d2是集成电路200、400、500、600、700或800的NMOS晶体管的源极/漏极端子。

在一些实施例中，接触件组206中的一个或多个接触件与有源区组202中的有源区的对重叠，从而将有源区组202的有源区的对与相应晶体管的源极或源极电耦接。

在一些实施例中，接触件组206中的至少两个接触件与单元边界201c和201d重叠。在一些实施例中，接触件组206中的接触件206a和206d与对应的单元边界201c和201d重叠。在一些实施例中，接触件组206的对应接触件206a和206d的中点与对应的单元边界201c和201d对准。在一些实施例中，通过接触件206a和206d与对应的单元边界201c和201d重叠，栅极组204不与单元边界201c和201d重叠。

在一些实施例中，单元边界201c和201d由集成电路200的MD层级中的一个或多个结构识别。在一些实施例中，单元201的单元边界201c和201d由接触件206a和206d识别。在一些实施例中，单元201的单元边界201c和201d由接触件206a和206d识别，接触件206a和206d与通孔组210和对应于电源轨的对应导体220a和220h重叠。在一些实施例中，单元边界201c和201d通过不被重叠的栅极组204中的一个或多个栅极来识别。

接触件组206的其他长度或宽度在本公开的范围内。接触件组206的其他配置、其他布局层级上的布置或接触件数量在本公开的范围内。

通孔组210包括通孔210a、210b、210c或210d中的一个或多个。在一些实施例中，通孔组210在接触件组206和导体组220之间。通孔组210嵌入在绝缘区域203中。

通孔组210位于接触件组206与导体组220重叠的位置。通孔210a或210b位于对应接触件206a2或206d2与导体220a重叠的位置。通孔210c或210d位于对应接触件206a1或206d1与导体220h重叠的位置。

在一些实施例中，通孔组210中的至少两个通孔与单元边界201c和201d重叠。在一些实施例中，通孔组210中的通孔210a和210c与单元边界201c重叠。在一些实施例中，通孔组210中的通孔210b和210d与单元边界201d重叠。在一些实施例中，通孔210a和210c中的每个的中点在第二方向Y上与单元边界201c对准。在一些实施例中，通孔210b和210d中的每个的中点在第二方向Y上与单元边界201d对准。在一些实施例中，通过通孔210a、210b、210c和210d与单元边界201c和201d重叠，在集成电路200的单元边界201a、201b、201c和201d内部的区域内提供了附加的布线资源。

通孔组210被配置为通过接触件组206将有源区组202和导体组220电耦接在一起。至少通孔210a或210b被配置为通过对应的接触件206a2或206d2将有源区202a和导体220a电耦接一起。至少通孔210c或210d被配置为通过对应的接触件206a1或206d1将有源区202b和导体220h电耦接在一起。

在一些实施例中，通孔组210被配置为将有源区组202的对应源极区或漏极区电耦接到接触件组206。

通孔组210中通孔的其他配置、其他布局层级上的布置或通孔数量在本公开的范围内。

通孔组212包括通孔212a、212b、212c、212d、212e或212f中的一个或多个。在一些实施例中，通孔组212在栅极组204和导体组220之间。通孔组212嵌入在绝缘区203中。

通孔组212位于栅极组204与导体组220重叠的位置。通孔212a、212b或212c位于对应的栅极204a2、204b2或204c2与导体220b重叠的位置。通孔212d、212e或212f位于对应的栅极204a1、204b1或204c1与导体220g重叠的位置。

通孔组212被配置为将栅极组204和导体组220电耦接在一起。至少通孔212a、212b或212c被配置为将对应的栅极204a2、204b2或204c2与导体220b电耦接在一起。至少通孔212d、212e或212f被配置为将对应的栅极204a1、204b1或204c1和导体220g电耦接在一起。

在一些实施例中，通孔组212被配置为将栅极组204的对应栅极电耦接到导体组220的一个或多个导体。

通孔组212中通孔的其他配置、其他布局层级上的布置或通孔数量在本公开的范围内。

导体组220包括导体220a、220b、220c、……、220g或220h中的一个或多个。在一些实施例中，导体组220对应于导电结构组。导体组220嵌入在绝缘区域203中。

至少导体220a或220h在第二方向Y上具有宽度W1b。至少导体220b、220c、220d、220e、220f或220g在第二方向Y上具有宽度W2b。在一些实施例中，宽度W1b是大于宽度W2b。导体组220的其他宽度在本公开的范围内。

导体组220与接触件组206和栅极组204重叠。导体220c和220f与对应的有源区202a和202b重叠。

在一些实施例中，导体组220中的至少导体220a、220b、220g或220h被配置为向有源区组202或栅极组204提供电源，并且因此为导体220a、220b、220g和220h被称为“电源轨”。在一些实施例中，导体组220被配置为向集成电路(诸如集成电路200)提供电压源VDD的第一供电电压或参考电压源VSS的第二供电电压。在一些实施例中，第一供电电压不同于第二供电电压。

在一些实施例中，导体220a被配置为通过通孔210a、210b和对应的接触件206a2、206d2向有源区202a的源极/漏极提供电压源VDD的第一供电电压，并且导体220h被配置为提供通过通孔210c、210d和对应的接触件206a1、206d1向有源区202b的源极/漏极提供参考电压源VSS的第二供电电压。

在一些实施例中，导体220b被配置为通过相应的通孔212a、212b、212c向栅极204a2、204b2和204c2提供电压源VDD的第一供电电压，并且导体220g被配置为通过相应的通孔212d、212e、212f向栅极204a1、204b1和204c1提供参考电压源VSS的第二供电电压。

在一些实施例中，有源区202a对应于PMOS晶体管并且有源区202b对应于NMOS晶体管，并且导体220b被配置为通过对应的通孔212a、212b、212c向栅极204a2、204b2和204c2提供电压源VDD的第一供电电压，由此截止有源区202a中的PMOS晶体管，并且导体220g被配置为通过对应的通孔212d、212e、212f向栅极204a1、204b1和204c1提供参考电压源VSS的第二供电电压，由此截止NMOS有源区202b中的晶体管。在一些实施例中，截止PMOS/NMOS晶体管也被称为对应的系高/系低单元。

在一些实施例中，有源区202a对应于NMOS晶体管并且有源区202b对应于PMOS晶体管，并且导体220b被配置为通过对应的通孔212a、212b、212c向栅极204a2、204b2和204c2提供电压源VDD的第一供电电压，由此导通有源区202a中的NMOS晶体管，并且导体220g被配置为通过对应的通孔212d、212e、212f向栅极204a1、204b1和204c1提供参考电压源VSS的第二供电电压，从而导通PMOS有源区202b中的晶体管。在一些实施例中，导通PMOS/NMOS晶体管也被称为对应的系高/系低单元。

在一些实施例中，导体组220中的至少导体220c、220d、220e或220f被配置为提供信号的布线，因此导体220c、220d、220e和220f被称为“信号线”。例如，导体220e通过通孔224a电耦接到导体230a，并且因此导体220e被配置为将信号布线到导体230a/从导体230a布线到集成电路200的其他部分或其他器件(为了便于说明而未示出)。

在一些实施例中，导体220d和220e具有在图10的操作1006(如下所述)期间去除的被去除的导体部分组222中的对应被去除的导体部分222a和222b。

被去除的导体部分222a在第一方向上与接触件206b或通孔210e分离距离S1b。被去除的导体部分222b在第一方向上与接触件206c或通孔224a分离距离S2b。

被去除的导体部分组222的其他位置或被去除的导体部分的数量在本公开的范围内。

通孔组224包括一个或多个通孔224a。在一些实施例中，通孔组224位于导体组230和导体组220之间。通孔组224位于导体组230与导体组220重叠的位置。

通孔组224被配置为将导体组230和导体组220电耦接在一起。在一些实施例中，通孔组224中的至少一个通孔被配置为将导体组230中的对应导体电耦接到导体组220中的对应导体。通孔224a被配置为将导体220e与对应的导体230a电耦接在一起。

在一些实施例中，通孔组210、212或224中的一个或多个通孔具有正方形、矩形、圆形或多边形。通孔组210、212或224中的一个或多个通孔的其他长度、宽度和形状在本公开的范围内。

通孔组224中通孔的其他配置、其他布局层级上的布置或通孔数量在本公开的范围内。

导体组230包括一个或多个导体230a。导体组与导体组220中的至少一个导体、接触件组206中的至少一个接触件或有源区组202中的至少一个有源区重叠。

在一些实施例中，导体组230与集成电路200、400、500、600、700或800的其他布局层级的其他下面的部件(为了便于说明未示出)重叠。

导体组230中导体的其他配置、其他布局层级上的布置或导体数量在本公开的范围内。

在一些实施例中，通过接触件206a和206d与对应的单元边界201c和201d重叠，导致与其他方法相比对应的通孔210e和224a与对应的被去除的导体部分222a和222b之间的对应距离S1b和S2b增加。在一些实施例中，通过增加距离S1b和S2b，对应的导体220d和220e与对应的通孔210e和224a重叠的区域与对应的被去除的导体部分222a和222b充分分离，从而不违反设计规则，从而与其他方法相比提供了更大的对应通孔210e和224a(或VG、VD或V0层级的其他通孔)的通孔着落区，导致制造的集成电路200、400、500、600、700和800比其他方法占用更少的面积，并且以比其他方法具有更好的制造良率。

在一些实施例中，栅极组204的至少一个栅极区使用掺杂或非掺杂多晶硅(或多晶硅)形成。在一些实施例中，栅极组204的至少一个栅极区包括金属，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或它们的组合。

在一些实施例中，接触件组206中的至少一个导体、导体组220中的至少一个导体、通孔组210中的至少一个通孔、通孔组212中的至少一个通孔、通孔组224中的至少一个通孔或导体组230中的至少一个导体包括导电材料、金属、金属化合物或掺杂半导体的一层或多层。在一些实施例中，导电材料包括钨、钴、钌、铜等或它们的组合。在一些实施例中，金属至少包括Cu(铜)、Co、W、Ru、Al等。在一些实施例中，金属化合物至少包括AlCu、W-TiN、TiSix、NiSix、TiN、TaN等。在一些实施例中，掺杂半导体至少包括掺杂硅等。

集成电路200的其他配置、其他布局层级上的布置或元件数量在本公开的范围内。

图3是根据一些实施例的集成电路的布局设计300的示意图。

布局设计300是布局设计100(图1A至图1D)的变体，并且因此省略类似的详细描述。例如，布局设计300示出了其中多个标准单元在单元阵列310中彼此一个接一个布置的示例。

布局设计300包括布置成1行和至少2列的单元阵列310。其他行数量和列数量也在本公开的范围内。在一些实施例中，单元阵列310的每个单元对应于由布局设计100制造的单元。在一些实施例中，为了便于说明而简化的单元阵列310的每个单元对应于集成电路200的部分。例如，为了便于说明，图3中未示出V0层级和M1层级。

单元阵列310包括布置在对应的列1和列2中的布局设计302和304。

在一些实施例中，有源区图案组102连续地延伸穿过布局设计300的单元边界101c或101e到其他邻近单元。在一些实施例中，通过有源区图案组102连续地延伸穿过布局设计300的单元边界101c或101e到其他邻近单元，从而导致与其他方法相比增加了集成电路200、400、500、600、700或800(如下所述)和布局设计300的压缩应力。通过增加集成电路200、400、500、600、700或800和布局设计300的压缩应力，集成电路200、400、500、600、700或800和布局设计300的驱动电流能力增加，并且集成电路200和布局设计300具有比其他方法更好的性能。在一些实施例中，通过具有改进的压缩应力，集成电路200、400、500、600、700或800或布局设计300可以具有与其他方法类似的驱动电流能力，同时比其他方法占用更少的面积，从而导致布局设计300或集成电路200、400、500、600、700或800的物理尺寸整体减小。

布局设计300中的其他配置、其他布局层级上的布置或元件数量在本公开的范围内。

图4是根据一些实施例的集成电路400的俯视图。

集成电路400通过与集成电路400类似的对应布局设计来制造。图4至图8被描述为对应的集成电路400-800，但在一些实施例中，图4至图8也对应于类似于布局设计100或300的布局设计，集成电路400-800的结构元件也对应于与集成电路400-800的结构关系、配置和层级类似集成电路400-800的包括对准、长度和宽度在内的布局图案和结构关系以及对应布局设计的配置和层级，并且为了简洁省略类似的详细描述。

在一些实施例中，至少集成电路400、500、600、700或800是通过类似于布局设计100的布局设计制造的，并且因此省略类似的详细描述。至少集成电路400、500、600、700或800的包括对准、长度和宽度的结构关系以及配置和层级类似于图2A至图2D的集成电路200的结构关系和配置以及层级，为了简洁起见，类似的详细描述将至少不会在图4至图8中描述。

集成电路400是集成电路200(图2A至图2H)的变体，并且因此省略了类似的详细描述。例如，集成电路400示出了栅极组404不通过导体220b和220g耦接到电源VDD或VSS的示例。

集成电路400至少包括有源区组202、栅极组404、绝缘区203、接触件组406、通孔组410、通孔组412和导体组220。

栅极组404替代了图2A至图2H的栅极组204，接触件组406替代了图2A至图2H的接触件组206，通孔组410替代了图2A至图2H的通孔组210，并且通孔组412替代了图2A至图2H的通孔组212，并且因此省略类似的详细描述。

与图2A至图2H的栅极组204相比，栅极组404不被去除的栅极部分205划分，类似于多晶切割部件图案105，并且因此省略类似的详细描述。

栅极组404至少包括栅极404a、404b或404c。栅极404a、404b和404c替代了图2A至图2H中对应的栅极204a、204b和204c，并且因此省略类似的详细描述。对应的栅极404a、404b或404c中的每个不被去除的栅极部分205划分，并且是对应的单个的连续栅极结构。

栅极组404的其他配置、其他布局层级上的布置或栅极数量在本公开的范围内。

接触件组406至少包括接触件206a、206b、406c或206d。接触件406c替代了图2A至图2H的对应接触件206c，并且因此省略类似的详细描述。接触件406c没有被去除的接触件部分208b划分，因此是单个的连续的接触件结构。

与图2A至图2H相比，图4的去除的接触件部分408b替换了图2A至图2H的去除的接触件部分208b，并且因此省略类似的详细描述。去除的接触件部分408b对应于去除的接触件部分206d。

接触件406c将有源区202a中的晶体管的源极/漏极和有源区202b中的晶体管的源极/漏极电耦接在一起。

接触件组406的其他配置、其他布局层级上的布置或接触件数量在本公开的范围内。

通孔组410至少包括通孔210a、210b、210c、210d、410e或410f。

与集成电路200相比，至少通孔410e或410f至少类似于通孔210a、210b、210c、210d，并且因此省略类似的详细描述。

通孔410e在导体220f和接触件206b之间。通孔410e被配置为将导体220f和接触件206b电耦接在一起。导体220f通过接触件206b和通孔410e电耦接到有源区202a的晶体管的源极/漏极和有源区202b的晶体管的源极/漏极。

通孔410f在导体220c和接触件406c之间。通孔410f被配置为将导体220c和接触件406c电耦接在一起。导体220c通过接触件406c和通孔410f电耦接到有源区202a的晶体管的源极/漏极和有源区202b的晶体管的源极/漏极。

通孔组410中通孔的其它配置、其它布局层级上的布置或通孔数量在本公开的范围内。

通孔组412至少包括通孔412a、412b或412c。

与集成电路200相比，通孔412a、412b和412c替代了通孔212a、212b、212c、212d、212e和212f，并且因此省略了类似的详细描述。

通孔412a在导体220e和栅极404a之间。通孔412a被配置为将导体220e和栅极404a电耦接在一起。

通孔412b位于导体220d和栅极404b之间。通孔412b被配置为将导体220d和栅极404b电耦接在一起。

通孔412c在导体220d和栅极404c之间。通孔412c被配置为将导体220d和栅极404c电耦接在一起。

与图2A至图2H的集成电路200相比，通孔412a、412b和412c不直接耦接到电源轨(例如，导体220b和220g(其被配置为提供电压源VDD的第一供电电压和参考电压源VSS的第二供电电压))，并且耦接到对应的通孔412a、412b和412c的栅极404a、404b和404c的PMOS/NMOS晶体管不处于恒定的截止/导通状态，而是直接耦接到信号线(例如，导体220d和220e)。在一些实施例中，通过直接耦接到信号线(例如，导体220e)，栅极404a的PMOS/NMOS晶体管通过通孔412a耦接到导体220e，并通过信号线(例如，导体220e)上的相应信号被导通或截止。在一些实施例中，通过由通孔412b和412c直接耦接到信号线(例如，导体220d)，对应栅极404b和404c的PMOS/NMOS晶体管通过信号线(例如，导体220d)上的对应信号被导通或截止。

通孔组412中通孔的其他配置、其他布局层级上的布置或通孔数量在本公开的范围内。

集成电路400中的其他材料、配置、其他布局层级上的布置或元件数量在本公开的范围内。

在一些实施例中，集成电路400实现了以上至少在图1A至图1D、图2A至图2H和图3中讨论的一个或多个益处。

图5是根据一些实施例的集成电路500的俯视图。

集成电路500通过与布局设计100类似的相应布局设计或与集成电路500类似的布局设计来制造。

集成电路500是集成电路200(图2A至图2H)和集成电路400(图4)的变体，并且因此省略类似的详细描述。例如，栅极组504替代了图2A至图2H的栅极组204或图4的栅极组404，通孔组510替代了图2A至图2H的通孔组210或图4的通孔组410，通孔组512替代了图2A至图2H的通孔组212或图4的通孔组412，并且因此省略了类似的详细描述。

集成电路500至少包括有源区组202、栅极组504、绝缘区203、接触件组206、通孔组510、通孔组512和导体组220。

栅极组504至少包括图2A至图2H和图4的栅极204a、404b或204c，并且因此省略类似的详细描述。

栅极204a通过去除的栅极部分505a被分离，栅极204c通过去除的栅极部分505b被分离。与图2A至图2H相比，图5的被去除的栅极部分505a和505b替代了图2A至图2H的被去除的栅极部分205a，并且因此省略类似的详细描述。栅极404b没有通过被去除的栅极部分505a和505b分离，并且是对应的单个的连续栅极结构。

栅极组504的其他配置、其他布局层级上的布置或栅极数量在本公开的范围内。

通孔组510至少包括通孔210a、210b、210c、210d、410e或510f。

与集成电路400相比，通孔510f替代了通孔410f，并且因此省略类似的详细描述。

通孔510f在导体220a和接触件206c2之间。通孔510f被配置为将导体220a和接触件206c2电耦接在一起。导体220a通过接触件206c2和通孔510f电耦接到有源区202a的晶体管的源极/漏极。

通孔组510中通孔的其他配置、其他布局层级上的布置或通孔数量的布置在本公开的范围内。

通孔组512至少包括通孔212a、212c、212d、212f和412b。

在一些实施例中，通孔212a和212c直接耦接到VDD电源轨(例如，导体220b(其被配置为提供电压源VDD的第一供电电压))，并且与对应通孔212a和212c耦接的栅极204a2和204c2的PMOS/NMOS晶体管处于恒定的截止/导通状态。

在一些实施例中，通孔212d和212f直接耦接到VSS电源轨(例如，导体220g(其被配置为提供参考电压源VSS的第二供电电压))，并且耦接到对应通孔212d和212f的栅极204a1和204c1的NMOS/PMOS晶体管处于恒定的截止/导通状态。

在一些实施例中，通孔412b不直接耦接到电源轨(例如，导体220b和220g(其被配置为提供电压源VDD的第一供电电压和参考电压源VSS的第二供电电压))，并且耦接到对应通孔412b的栅极404b的PMOS/NMOS晶体管并不处于恒定的截止/导通状态，而是直接耦接到信号线(例如，导体220d)。

通孔组512中通孔的其他配置、其他布局层级上的布置或通孔数量在本公开的范围内。

集成电路500的其他材料、配置、其他布局层级上的布置或元件数量在本公开的范围内。

在一些实施例中，集成电路500实现了以上至少在图1A至图1D、图2A至图2H和图3中讨论的一个或多个益处。

图6是根据一些实施例的集成电路600的俯视图。

集成电路600通过与布局设计100类似的对应布局设计或与集成电路600类似的布局设计来制造。

集成电路600是集成电路200(图2A至图2H)、集成电路400(图4)和集成电路500(图5)的变体，并且因此省略类似的详细描述。例如，栅极组604替代了图2A至图2H的栅极组204或图4的栅极组404，通孔组610替代了图2A至图2H的通孔组210或图5的通孔组510，并且通孔组612替代了图2A至图2H的通孔组212或图5的通孔组512，并且因此省略了类似的详细描述。

集成电路600至少包括有源区组202、栅极组604、绝缘区203、接触件组206、通孔组610、通孔组612和导体组220。

栅极组604至少包括图2A至图2H和图4的栅极204a、204b或404c，并且因此省略类似的详细描述。

栅极204a1和204a2通过去除的栅极部分605a彼此分离。栅极204b1和204b2通过去除的栅极部分605a彼此分离。与图2A至图2H相比，图5的去除的栅极部分605a替代了图2A至图2H的去除的栅极部分205a，并且因此省略类似的详细描述。栅极404c没有通过去除的栅极部分605a分离，并且是对应的单个的连续栅极结构。

栅极组604的其他配置、其他布局层级上的布置或栅极数量在本公开的范围内。

通孔组610至少包括通孔210a、210b、210c、210d、210e或510f。

与集成电路500相比，通孔210e替代了通孔410e，并且因此省略类似的详细描述。

通孔210e在导体220d和接触件206b之间。通孔210e被配置为将导体220d和接触件206b电耦接在一起。导体220d通过接触件206b和通孔210e电耦接到有源区202a和202b的晶体管的源极/漏极。

通孔组610中的其它配置、其它布局层级上的布置或通孔数量在本公开的范围内。

通孔组612至少包括通孔212b、212e、212f和612a。

与集成电路500相比，通孔612a替代了通孔212d，并且因此省略类似的详细描述。

与通孔212d相比，通孔612a不直接耦接到电源轨(例如，导体220g(其被配置为提供参考电压电源VSS的第二供电电压))，并且耦接到对应通孔612a的栅极204a1的NMOS/PMOS晶体管不处于恒定的截止/导通状态，而是直接耦接到信号线(例如，导体220f)。在一些实施例中，通过由通孔612a直接耦接到信号线(例如，导体220f)，栅极204a1的NMOS/PMOS晶体管由信号线(例如，导体220f)上的对应信号导通或截止。

通孔组612中的其他配置、其他布局层级上的布置或通孔数量在本公开的范围内。

集成电路600还包括对应于电容器650的区域。

在一些实施例中，有源区202a包括对应于包括PMOS晶体管Pl的PMOS晶体管的P型掺杂剂，并且有源区202b包括对应于包括NMOS晶体管Nl的NMOS晶体管的N型掺杂剂。

在一些实施例中，PMOS晶体管P1的漏极(例如，接触件206c2或206d2)和源极(例如，接触件206d2或206c2)连接到电压源VDD，并且PMOS晶体管P1的栅极404c连接到参考电压源VSS，从而形成电容器650。

在一些实施例中，电容器650被配置为向集成电路600提供附加的电容，从而稳定一个或多个电源信号(例如，电压源VDD的第一供电电压或参考电压源VSS的第二供电电压)，并且与其他方法相比，减少一个或多个电源信号中的噪声。

在一些实施例中，电容器650被集成在集成电路600内，从而与可以在标准单元或集成电路之外提供电容器并占据更多面积的其他方法相比，增加了面积利用率。

集成电路600还包括对应于伪晶体管660的区域。

在一些实施例中，NMOS晶体管N1的漏极(例如，接触件206c1或206d1)、NMOS晶体管N1的源极(例如，接触件206d1或206c1)以及NMOS晶体管N1的栅极404c连接到参考电压源VSS，从而截止NMOS晶体管N1并形成伪晶体管660。

在一些实施例中，截止NMOS晶体管Nl减少了NMOS晶体管Nl和相邻晶体管之间在单元边界201c和201d处至少在第一方向X上的泄漏电流，从而允许NMOS晶体管Nl和相邻晶体管之间的间距比其他方法更近，因此减小了集成电路600的面积。在一些实施例中，相邻晶体管是紧邻NMOS晶体管N1的晶体管。

电容器650或伪晶体管660中的其他位置、配置、其他布局层级上的布置或元件数量在本公开的范围内。

集成电路600中的其他材料、配置、其他布局层级上的布置或元件数量在本公开的范围内。

在一些实施例中，集成电路600实现了以上至少在图1A至图1D、图2A至图2H和图3中讨论的一个或多个益处。

图7是根据一些实施例的集成电路700的俯视图。

集成电路700通过与布局设计100类似的对应布局设计或与集成电路700类似的布局设计来制造。

集成电路700是集成电路200(图2A至图2H)、集成电路400(图4)、集成电路500(图5)和集成电路600(图6)等的变体，并且因此省略详细描述。例如，栅极组704替代了图2A至图2H的栅极组204或图4的栅极组404，通孔组712替代了图2A至图2H的通孔组212或图5的通孔组512，并且因此省略了类似的详细描述。

集成电路700至少包括有源区组202、栅极组704、绝缘区203、接触件组206、通孔组510、通孔组612和导体组220。

栅极组604至少包括图2A至图2H和图4的栅极204a、404b或404c，并且因此省略类似的详细描述。

栅极204a1和204a2通过去除的栅极部分组705中的去除的栅极部分505b彼此分离。与图2A至图2H相比，图7的去除的栅极部分505b替代了图2A至图2H的去除的栅极部分205a，并且因此省略类似的详细描述。栅极404b没有通过去除的栅极部分505b分离，并且是对应的单个的连续栅极结构。栅极404c没有被去除的栅极部分505b分离，并且是对应的单个的连续栅极结构。

栅极组704的其他配置、其他布局层级上的布置或栅极数量在本公开的范围内。

通孔组712至少包括通孔212a、212d、212f和412b。

与集成电路500相比，通孔组712的不包括通孔212c，并且因此省略类似的详细描述。在一些实施例中，通过包括通孔组612而不是通孔组512，集成电路700实现了以上在图5中讨论的一个或多个益处，并且因此省略了类似的详细描述。例如，在一些实施例中，PMOS晶体管的栅极204a2通过通孔212a连接到电压源VDD的第一供电电压，从而截止PMOS晶体管。例如，在一些实施例中，NMOS晶体管的栅极204a1通过通孔212d连接到参考电压源VSS，从而截止NMOS晶体管。例如，在一些实施例中，NMOS晶体管N1和PMOS晶体管P1的栅极404c通过通孔212f连接到参考电压源VSS，从而截止NMOS晶体管N1。

通孔组712中的其他配置、其他布局层级上的布置或通孔数量在本公开的范围内。

集成电路700还包括对应于电容器650的区域和对应于图6的伪晶体管660的区域，并且因此省略了类似的详细描述。

在一些实施例中，通过包括电容器650和伪晶体管660，集成电路700实现了以上在图6中讨论的一个或多个益处。

集成电路700中的其他材料、配置、其他布局层级上的布置或元件数量在本公开的范围内。

在一些实施例中，集成电路700实现了至少在图1A至图1D、图2A至图2H和图3中讨论的一个或多个益处。

图8是根据一些实施例的集成电路800的俯视图。

集成电路800通过与布局设计100类似的对应布局设计或与集成电路800类似的布局设计来制造。

集成电路800是集成电路200(图2A至图2H)、集成电路400(图4)、集成电路500(图5)、集成电路600(图6)和集成电路700(图7)的变体，并且因此省略类似的详细描述。例如，与集成电路600相比，通孔组812替代了图7的通孔组712，并且因此省略了类似的详细描述。

集成电路800至少包括有源区组202、栅极组704、绝缘区203、接触件组206、通孔组510、通孔组812和导体组220。

通孔组812至少包括通孔212a、212c、212d和412b。

与集成电路700相比，图8的通孔212c替代了图7的通孔212f，并且因此省略了类似的详细描述。

在一些实施例中，通过包括通孔组812而不是通孔组512或712，集成电路800实现了以上在图5和图7中讨论的一个或多个益处，并且因此省略类似的详细描述。例如，在一些实施例中，PMOS晶体管的栅极204a2通过通孔212a连接到电压源VDD的第一供电电压，从而截止PMOS晶体管。例如，在一些实施例中，NMOS晶体管的栅极204a1通过通孔212d连接到参考电压源VSS，从而截止NMOS晶体管。例如，在一些实施例中，NMOS晶体管N2和PMOS晶体管P2的栅极404c通过通孔212c连接到电压源VDD的第一供电电压，从而截止PMOS晶体管P2。

通孔组812中的其他配置、其他布局层级上的布置或通孔数量在本公开的范围内。

集成电路800还包括对应于电容器850的区域。与集成电路600或700相比，电容器850替代了图6至图7的电容器650，并且因此省略了类似的详细描述。

在一些实施例中，有源区202a包括对应于包括PMOS晶体管P2的PMOS晶体管的P型掺杂剂，并且有源区202b包括对应于包括NMOS晶体管N2的NMOS晶体管的N型掺杂剂。

在一些实施例中，NMOS晶体管N2的漏极(例如，接触件206c1或206d1)和NMOS晶体管N2的源极(例如，接触件206d1或206c1)连接到参考电压源VSS，并且NMOS晶体管N1的栅极404c连接到电压源VDD，从而形成电容器850。

在一些实施例中，电容器850被配置为向集成电路800提供附加的电容，从而稳定一个或多个电源信号(例如，电压源VDD的第一供电电压或参考电压源VSS的第二供电电压)，并且与其他方法相比减少了一个或多个电源信号中的噪声。

在一些实施例中，电容器850被集成在集成电路800内，从而与可以在标准单元或集成电路之外提供电容器并占据更多面积的其他方法相比，增加了面积利用率。

集成电路800还包括对应于伪晶体管860的区域。与集成电路600或700相比，伪晶体管860替代了图6至图7的伪晶体管660，并且因此省略了类似的详细描述。

在一些实施例中，PMOS晶体管P2的漏极(例如，接触件206c2或206d2)、PMOS晶体管P2的源极(例如，接触件206d2或206c2)和PMOS晶体管P1的栅极404c连接到电压源VDD，从而截止PMOS晶体管P2并形成伪晶体管860。

在一些实施例中，截止PMOS晶体管P2减少了在单元边界201c和201d处至少在第一方向X上的PMOS晶体管P2和相邻晶体管之间的泄漏电流，从而允许PMOS晶体管P2和相邻晶体管之间的间距比其他方法更近，因此减少了集成电路800的面积。

电容器850或伪晶体管860中的其他位置、配置、其他布局层级上的布置或元件数量在本公开的范围内。

集成电路800中的其他材料、配置、其他布局层级上的布置或元件数量在本公开的范围内。

在一些实施例中，集成电路800实现了以上至少在图1A至图1D、图2A至图2H和图3中讨论的一个或多个益处。

图9是根据一些实施例的制造IC器件的方法的功能流程图。应当理解，可以在图9中描绘的方法900之前、期间和/或之后执行附加操作，其他一些过程在此仅作简要描述。

在一些实施例中，方法900的其他操作顺序在本公开的范围内。方法900包括示例性操作，但这些操作不必按所示顺序执行。根据所公开的实施例的精神和范围，可以适当地组合、划分、添加、替换、改变顺序和/或消除操作。在一些实施例中，不执行至少方法900、1000或1100的一个或多个操作。

在一些实施例中，方法900是方法1000的操作1004和1006的实施例。在一些实施例中，方法900可以用于制造或制作至少集成电路200、400、500、600、700或800或者具有与至少布局设计100或300类似部件的集成电路。

在一些实施例中，方法900的其他操作顺序在本公开的范围内。方法900包括示例性操作，但这些操作不必按所示顺序执行。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除操作。

在方法900的操作902中，在衬底290的前侧形成晶体管组的有源区组202。在一些实施例中，方法900的晶体管组包括有源区组202中的一个或多个晶体管。在一些实施例中，方法900的晶体管组包括本文所描述的一个或多个晶体管。

在一些实施例中，操作902还至少包括操作902a。在一些实施例中，操作902a(未示出)包括在第一阱中制造晶体管组的源极区和漏极区。在一些实施例中，第一阱包括p型掺杂剂。在一些实施例中，p型掺杂剂包括硼、铝或其他合适的p型掺杂剂。在一些实施例中，第一阱包括在衬底上生长的外延层。在一些实施例中，通过在外延工艺期间添加掺杂剂来掺杂外延层。在一些实施例中，在形成外延层之后通过离子注入来掺杂外延层。在一些实施例中，第一阱是通过掺杂衬底形成的。在一些实施例中，掺杂是通过离子注入来执行的。在一些实施例中，第一阱具有从1×10

在一些实施例中，第一阱包括n型掺杂剂。在一些实施例中，n型掺杂剂包括磷、砷或其他合适的n型掺杂剂。在一些实施例中，n型掺杂剂具有从约1×10

在一些实施例中，源极/漏极部件的形成包括，去除衬底的部分以在间隔件的边缘处形成凹槽，然后通过填充衬底中的凹槽来执行填充工艺。在一些实施例中，在去除垫氧化物层或牺牲氧化物层之后蚀刻(例如湿蚀刻或干蚀刻)凹槽。在一些实施例中，执行蚀刻工艺以去除与隔离区(例如STI区)相邻的有源区的顶面部分。在一些实施例中，填充工艺通过外延或外延(epi)工艺来执行。在一些实施例中，使用与蚀刻工艺同时的生长工艺填充凹槽，其中生长工艺的生长速率大于蚀刻工艺的蚀刻速率。在一些实施例中，使用生长工艺和蚀刻工艺的组合来填充凹槽。例如，在凹槽中生长材料的层，然后对生长的材料进行蚀刻工艺以去除部分材料。然后在蚀刻的材料上进行后续的生长工艺，直到达到凹槽中材料的期望厚度。在一些实施例中，生长工艺一直持续到材料的顶面高于衬底的顶面。在一些实施例中，继续生长工艺直到材料的顶面与衬底的顶面共面。在一些实施例中，通过各向同性或各向异性蚀刻工艺去除第一阱的部分。蚀刻工艺选择性地蚀刻第一阱而不蚀刻栅极结构和任何间隔件。在一些实施例中，使用反应离子蚀刻(RIE)、湿蚀刻或其他合适的技术来执行蚀刻工艺。在一些实施例中，将半导体材料沉积在凹槽中以形成源极/漏极部件。在一些实施例中，执行外延工艺以将半导体材料沉积在凹槽中。在一些实施例中，外延工艺包括选择性外延生长(SEG)工艺、CVD工艺、分子束外延(MBE)、其他合适的工艺和/或它们的组合。外延工艺使用气态和/或液态前体，它们与衬底的组分相互作用。在一些实施例中，源极/漏极部件包括外延生长的硅(epi Si)、碳化硅或硅锗。在一些情况下，与栅极结构相关的IC器件的源极/漏极部件在外延工艺期间被原位掺杂或未掺杂。当源极/漏极部件在外延工艺期间未掺杂时，在一些情况下，源极/漏极部件在后续工艺期间被掺杂。随后的掺杂工艺通过离子注入、等离子体浸没离子注入、气体和/或固体源扩散、其他合适的工艺和/或它们的组合来实现。在一些实施例中，在形成源极/漏极部件之后和/或在随后的掺杂工艺之后，源极/漏极部件进一步暴露于退火工艺。

在方法900的操作904中，将第一导电材料沉积在第一层级上的晶体管组的源极/漏极区上方，从而形成晶体管组的第一接触件组和第二接触件组。在一些实施例中，方法900的第一层级包括MD层级或POLY层级。

在一些实施例中，方法900的晶体管组的源极/漏极区包括有源区组202中的一个或多个晶体管的源极/漏极区。在一些实施例中，方法900的接触件组至少包括接触件组206或406。在一些实施例中，方法900的接触件组包括MD层级中的部件。

在方法900的操作906中，执行第一切割工艺以去除第一接触件组和第二接触件组的部分。在一些实施例中，方法900的第一接触件组和第二接触件组的去除部分包括至少类似于接触件208a、208b或408b的接触件部分的部件。在一些实施例中，方法900的接触件组的被去除部分包括MD层级中的部件。

在一些实施例中，操作906、910和918的进一步细节在方法1000(图10)的操作1006中描述。

在方法900的操作908中，在第二层级上形成晶体管组的栅极组。在一些实施例中，方法900的栅极组包括栅极区，栅极区包括栅极组204、404、504、604或704。在一些实施例中，方法900的第二层级包括POLY层级。

在一些实施例中，栅极区位于漏极区和源极区之间。在一些实施例中，栅极区在第一阱和衬底上方。在一些实施例中，制造操作906的栅极区包括执行一个或多个沉积工艺以形成一个或多个介电材料层。在一些实施例中，沉积工艺包括化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其他适合于沉积一个或多个材料层的工艺。在一些实施例中，制造栅极区包括执行一个或多个沉积工艺以形成一个或多个导电材料层。在一些实施例中，制造栅极区包括形成栅电极或伪栅电极。在一些实施例中，制造栅极区包括沉积或生长至少一个介电层，例如栅极介电。在一些实施例中，栅极区使用掺杂或非掺杂多晶硅(或多晶硅)形成。

在一些实施例中，栅极区包括金属，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或它们的组合。

在方法900的操作910中，执行第二切割工艺以去除栅极组的部分。

在一些实施例中，方法900的栅极组的去除部分包括与栅极结构205a、505a、505b或605a的至少去除的栅极部分类似的部件。在一些实施例中，方法900的栅极组的去除部分包括POLY层级中的部件。

在方法900的操作912中，形成第一通孔组和第二通孔组。

在一些实施例中，方法900的第一通孔组在VD层级中。在一些实施例中，方法900的第一通孔组至少包括通孔组210、410、510或610。

在一些实施例中，方法900的第二通孔组在VG层级中。在一些实施例中，方法900的第二通孔组至少包括通孔组212、412、512、612、712或812。

在一些实施例中，第一通孔组形成在第一接触件组上方。在一些实施例中，第二通孔组形成在栅极组上方。

在一些实施例中，操作912包括在晶圆前侧上方的绝缘层中形成第一自对准接触件(SAC)组组和第二SAC组。在一些实施例中，第一通孔组和第二通孔组电耦接到至少晶体管组。

在方法900的操作914中，将第二导电材料沉积在第三层级上，从而形成第一电源轨组和第一信号线组。在一些实施例中，方法900的第三级包括M0层级。在一些实施例中，操作914包括至少在集成电路的前侧上方沉积第一导电区组。

在一些实施例中，方法900的第一电源轨组包括至少导体220a或220g的一个或多个部分。在一些实施例中，方法900的第一信号线组包括至少导体220c或220e的一个或多个部分。

在一些实施例中，通过第一M0掩模执行操作914，并且通过不同于第一M0掩模的第二M0掩模执行操作916。

在一些实施例中，第一电源轨组通过第一通孔组至少电耦接到第一接触件组或第二接触件组。在一些实施例中，第一信号线组通过第二通孔组电耦接到至少栅极组。

在方法900的操作916中，在第三层级上沉积第三导电材料，从而形成第二电源轨组和第二信号线组。在一些实施例中，操作916包括至少在集成电路的前侧上方沉积第二导电区组。

在一些实施例中，方法900的第二电源轨组包括至少导体220b或220h的一个或多个部分。在一些实施例中，方法900的第二信号线组包括至少导体220d或220f的一个或多个部分。

在一些实施例中，第二电源轨组通过第一通孔组至少电耦接到第一接触件组或第二接触件组。在一些实施例中，第二信号线组通过第二通孔组至少电耦接到栅极组。

在一些实施例中，通过至少两个或更多个M0掩模执行操作914和916。

在方法900的操作918中，执行第三切割工艺以去除至少第一信号线组或第二信号线组的部分。在一些实施例中，方法900的第一信号线组或第二信号线组的去除部分包括至少类似于去除的导体222a和222b的部件。在一些实施例中，方法900的栅极组的去除部分包括M0层级的部件。

在方法900的操作920中，形成第三通孔组。在一些实施例中，方法900的第三通孔组在V0层级中。在一些实施例中，方法900的第三通孔组至少包括通孔组224。在一些实施例中，第三通孔组至少形成在第一信号线组或第二信号线组上方。

在一些实施例中，操作920包括在晶圆的前侧上方的绝缘层中形成第自对准接触件(SAC)组。在一些实施例中，第三通孔组电耦接到至少晶体管组。

在方法900的操作922中，将第四导电材料沉积在第四层级上，从而形成第一导体组。在一些实施例中，方法900的第四层级包括M1层级。在一些实施例中，方法900的第一导体组包括至少导体组230的一个或多个部分。在一些实施例中，方法900的第一导体组包括与至少M1层级中的导体类似的一个或多个导体。

在一些实施例中，方法900的操作904、906、908、910、912、914、916、918、920或922中的一个或多个包括使用光刻和材料去除工艺的组合以在在衬底上方的绝缘层(未显示)中形成开口。在一些实施例中，光刻工艺包括图案化光刻胶，诸如正性光刻胶或负性光刻胶。在一些实施例中，光刻工艺包括形成硬掩模、抗反射结构或另外合适的光刻结构。在一些实施例中，材料去除工艺包括湿蚀刻工艺、干蚀刻工艺、RIE工艺、激光钻孔或其他合适的蚀刻工艺。然后用导电材料填充开口，例如铜、铝、钛、镍、钨或其他合适的导电材料。在一些实施例中，使用CVD、PVD、溅射、ALD或其他合适的形成工艺来填充开口。

在一些实施例中，方法900的至少一个或多个操作由图13的系统1300执行。在一些实施例中，至少一种方法(例如以上讨论的方法900)由包括系统1300的至少一个制造系统全部或部分执行。方法900的一个或多个操作由IC厂商1340(图13)执行以制造IC器件1360。在一些实施例中，方法900的一个或多个操作由制造工具1352执行以制造晶圆1342。

在一些实施例中，导电材料包括铜、铝、钛、镍、钨或其他合适的导电材料。在一些实施例中，使用CVD、PVD、溅射、ALD或其他合适的形成工艺来填充开口和沟槽。在一些实施例中，在操作904、906、908、910、912、914、916、918、920或922中的一个或多个中沉积导电材料之后，将导电材料平坦化以提供用于后续步骤的层级表面。

在一些实施例中，不执行方法900、1000或1100的一个或多个操作。

方法1000-1100的一个或多个操作由被配置为执行用于制造集成电路(例如至少集成电路200、400、500、600、700或800)的指令的处理器件执行。在一些实施例中，方法1000-1100的一个或多个操作使用与方法1000-1100的不同的一个或多个操作中使用的相同的处理器件来执行。在一些实施例中，使用与用于执行方法1000-1100的不同的一个或多个操作的处理器件不同的处理器件来执行方法1000-1100的一个或多个操作。在一些实施例中，方法900、1000或1100的其他操作顺序在本公开的范围内。方法900、1000或1100包括示例性操作，但这些操作不一定按所示顺序执行。根据所公开实施例的精神和范围，方法900、1000或1100中的操作可以适当地添加、替换、改变顺序和/或消除。

图10是根据一些实施例的形成或制造集成电路的方法1000的流程图。应当理解，可以在图10中描绘的方法1000之前、期间和/或之后执行附加操作，其他一些操作在此仅作简要说明。在一些实施例中，方法1000可以用于形成集成电路，例如至少集成电路200、400、500、600、700或800。在一些实施例中，方法1000可以用于形成具有与布局设计100或300中的一个或多个类似的部件和类似的结构关系的集成电路。

在方法1000的操作1002中，生成集成电路的布局设计。操作1002由被配置为执行用于生成布局设计的指令的处理器件(例如，处理器1202(图12))执行。在一些实施例中，方法1000的布局设计包括至少布局设计100或300的一个或多个图案，或至少类似于集成电路200、400、500、600、700或800的一个或多个部件。在实施例中，本申请的布局设计是图形数据库系统(GDSII)文件格式。

在方法1000的操作1004中，基于布局设计制造集成电路。在一些实施例中，方法1000的操作1004包括基于布局设计制造至少一个掩模，以及基于至少一个掩模制造集成电路。在一些实施例中，操作1004是方法900的实施例。

在方法1000的操作1006中，通过一个或多个切割工艺去除集成电路的部分。在一些实施例中，操作1006是方法900的操作906、910或918中的一个或多个的实施例。

在一些实施例中，操作1006包括通过一种或多种切割多晶(CPO)工艺从栅极去除一个或多个栅极部分。在一些实施例中，操作1006的一个或多个切割多晶(CPO)工艺包括去除栅极结构204的部分205，从而形成栅极结构204a1、204b1、204c1和对应的栅极结构204a2、204b2、204c2。在一些实施例中，栅极结构204的去除部分205对应于多晶切割区域(例如，多晶切割部件图案105)。

在一些实施例中，在操作1006中被去除的栅极结构204的部分205在布局设计100中由多晶切割部件图案105识别。在一些实施例中，多晶切割部件图案105识别集成电路200的栅极结构204的被去除的部分205的位置。

在一些实施例中，操作1006包括通过一个或多个切割MD(CMD)工艺从接触件中去除一个或多个接触件部分。在一些实施例中，操作1006的一个或多个CMD工艺包括去除接触件206的部分208，从而形成接触件206a1、206c1、206d1和对应的接触件206a2、206c2、206d2。在一些实施例中，接触件206的去除部分208对应于切割MD区(例如，切割部件图案108)。

在一些实施例中，在布局设计100中通过切割部件图案108识别在操作1006中被去除的接触件206的部分208。在一些实施例中，切割部件图案108识别集成电路200的接触件206的被去除的接触件208的位置。

在一些实施例中，操作1006包括通过一个或多个切割M0(CM0)工艺从导体去除一个或多个导电部分。在一些实施例中，操作1006的一个或多个CM0工艺包括去除对应导体220d、220e的部分222a、222b。在一些实施例中，对应导体220d、220e的去除部分222a、222b是对应的切割M0区(例如，切割部件图案222)。

在一些实施例中，在布局设计100中通过切割部件图案122识别在操作1006中去除的导体220的部分222。在一些实施例中，切割部件图案122识别集成电路200的导体220的被去除的导体222的位置。

在一些实施例中，通过一个或多个去除工艺执行操作1006。在一些实施例中，一个或多个去除工艺包括一个或多个适合于去除栅极结构204、接触件206或导体220的部分的蚀刻工艺。在一些实施例中，操作1006的蚀刻工艺包括识别将被去除的栅极结构205，接触件208或导体222的部分，并蚀刻将被去除的栅极结构205，接触件208或导体222的部分。在一些实施例中，掩模用于指定栅极结构205、接触件208或导体222的要被切割或去除的部分。在一些实施例中，掩模是硬掩模。在一些实施例中，掩模是软掩模。在一些实施例中，蚀刻对应于等离子体蚀刻、反应离子蚀刻、化学蚀刻、干蚀刻、湿蚀刻、其他合适的工艺、它们的任何组合等。在一些实施例中，方法1000的操作1004或1006可以用于制造一个或多个集成电路，集成电路具有图1A至图1D或图2A至图2H中描述的一个或多个益处，并且因此省略类似的详细描述。

在一些实施例中，操作1006导致形成IC 200、400、500、600、700或800。在一些实施例中，不执行操作1006。

图11是根据一些实施例的生成集成电路的布局设计的方法1100的流程图。可以理解，可以在图11中描绘的方法1100之前、期间和/或之后执行附加操作，其他一些过程在此仅作简要描述。在一些实施例中，方法1100是方法1000的操作1002的实施例。在一些实施例中，方法1100可以用于生成至少布局设计100或300的一个或多个布局图案，或者至少类似于集成电路200、400、500、600、700或800的一个或多个部件。

在一些实施例中，方法1100可以用于生成具有至少布局设计100或300的结构关系(包括对准、长度和宽度)以及配置和层级或者至少类似于集成电路200、400、500、600、700或800的一个或多个部件的一种或多种布局图案，为了简洁，类似的详细描述将不在图11中描述。

在方法1100的操作1102中，在布局设计上生成或放置有源区图案组。

在一些实施例中，方法1100的有源区图案组包括有源区图案组102的一个或多个图案的至少部分。在一些实施例中，方法1100的有源区图案组包括类似于有源区组202的一个或多个区。

在方法1100的操作1104中，在布局设计上生成或放置栅极图案组。

在一些实施例中，方法1100的栅极图案组包括栅极图案组104的一个或多个栅极图案的至少部分。在一些实施例中，方法1100的栅极图案组包括至少类似于栅极组204、404、504、604或704的一个或多个栅极图案。

在方法1100的操作1106中，在布局设计上生成或放置第一切割图案组。在一些实施例中，方法1100的第一切割图案组包括多晶切割部件图案组105的一个或多个切割图案的至少部分。

在一些实施例中，方法1100的第一切割图案组包括类似于在方法1000的操作1006期间被去除的栅极结构205a、505a、505b或605a的栅极部分(图10)的一个或多个切割图案。

在方法1100的操作1108中，在布局设计上生成或放置接触件图案组。在一些实施例中，方法1100的接触件图案组包括至少接触件图案组106的一个或多个图案的至少部分。在一些实施例中，方法1100的接触件图案组包括至少类似于接触件组206或406的一个或多个接触件图案。

在方法1100的操作1110中，在布局设计上生成或放置第二切割图案组。在一些实施例中，方法1100的第二切割图案组包括接触切割部件图案组108的一个或多个切割图案的至少部分。

在一些实施例中，方法1100的第二切割图案组包括至少类似于在方法1000(图10)的操作1006期间被去除的接触件208a、208b或408b的接触件部分的一个或多个切割图案。

在方法1100的操作1112中，在布局设计上生成或放置第一通孔图案组和第二通孔图案组。在一些实施例中，方法1100的第一通孔图案组包括通孔图案组110的一个或多个图案的至少部分。在一些实施例中，方法1100的第一通孔图案组包括至少类似于通孔组210、410、510或610的一个或多个通孔图案。在一些实施例中，方法1100的第一通孔图案组包括至少类似于VD层级中的通孔的一个或多个通孔。

在一些实施例中，方法1100的第二通孔图案组包括通孔图案组112的一个或多个图案的至少部分。在一些实施例中，方法1100的第二通孔图案组包括至少类似于通孔组212、412、512、612、712或812的图案的一个或多个通孔。在一些实施例中，方法1100的第二通孔图案组包括至少类似于VG层级中的通孔的一个或多个通孔。

在方法1100的操作1114中，在布局设计上生成或放置第一导电图案组。在一些实施例中，方法1100的第一导电图案组包括至少导电部件图案组120的一个或多个导电部件图案的至少部分。在一些实施例中，方法1100的第一导电图案组包括至少类似于导体组220的一个或多个导电部件图案。在一些实施例中，方法1100的第一导电图案组包括至少类似于M0层级中的导体的一个或多个导体。

在方法1100的操作1116中，在布局设计上生成或放置第三切割图案组。在一些实施例中，方法1100的第三切割图案组包括导电部件图案组120的一个或多个切割图案的至少部分。

在一些实施例中，方法1100的第三切割图案组包括与在方法1000(图10)的操作1006期间去除的导体222a和222b的至少部分类似的一个或多个切割图案。

在方法1100的操作1118中，在布局设计上生成或放置第三通孔图案组。在一些实施例中，方法1100的第三通孔图案组包括通孔图案组124的一个或多个图案的至少部分。在一些实施例中，方法1100的第三通孔图案组包括至少类似于通孔组224的一个或多个通孔图案。在一些实施例中，方法1100的第三通孔图案组包括至少类似于V0层级中的通孔的一个或多个通孔。

在方法1100的操作1120中，在布局设计上生成或放置第二导电图案组。在一些实施例中，方法1100的第二导电图案组包括至少导电部件图案组130的一个或多个导电部件图案的至少部分。在一些实施例中，方法1100的第二导电图案组包括一个或多个至少类似于导体组230的导电部件图案。在一些实施例中，方法1100的第二导电图案组包括至少类似于M1层级中的导体的一个或多个导体。

图12是根据一些实施例的用于设计IC布局设计和制造IC电路的系统1200的示意图。

在一些实施例中，系统1200生成或放置本文所描述的一个或多个IC布局设计。系统1200包括硬件处理器1202和非暂时性计算机可读存储介质1204(例如存储器1204)，其编码有(即储存有)计算机程序代码1206(即可执行指令集1206)。计算机可读存储介质1204被配置为与用于生产集成电路的制造机器接口。处理器1202通过总线1208电耦接到计算机可读存储介质1204。处理器1202还通过总线1208电耦接到I/O接口1210。网络接口1212也通过总线1208电连接到处理器1202。网络接口1212连接到网络1214，使得处理器1202和计算机可读存储介质1204能够通过网络1214连接到外部元件。处理器1202被配置为执行在计算机可读存储介质1204中编码的计算机程序代码1206，以便使系统1200可以用于执行方法1000-1100中描述的部分或全部操作。

在一些实施例中，处理器1202是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质1204是电子的、磁性的、光学的、电磁的、红外线的和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1204包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质1204包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。

在一些实施例中，存储介质1204储存被配置为使系统1200执行方法1000-1100的计算机程序代码1206。在一些实施例中，存储介质1204还储存执行方法1000-1100所需的信息以及在执行方法1000-1100期间生成的信息(诸如布局设计1216、用户界面1218和制造工具1220和/或可执行指令集)以执行方法1000-1100的操作。在一些实施例中，布局设计1216包括至少布局设计100或300的布局图案中的一个或多个，或者至少类似于集成电路200、400、500、600、700或800的部件。

在一些实施例中，存储介质1204储存用于与制造机器接口的指令(例如，计算机程序代码1206)。指令(例如，计算机程序代码1206)使处理器1202能够生成制造机器可读的制造指令，以在制造过程中有效地实施方法1000-1100。

系统1200包括I/O接口1210。I/O接口1210耦接到外部电路。在一些实施例中，I/O接口1210包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到处理器1202。

系统1200还包括耦接到处理器1202的网络接口1212。网络接口1212允许系统1200与一个或多个其他计算机系统连接到的网络1214通信。网络接口1212包括无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-2094。在一些实施例中，方法1000-1100在两个或更多个系统1200中实现，并且信息(诸如布局设计和用户界面)通过网络1214在不同系统1200之间交换。

系统1200被配置为通过I/O接口1210或网络接口1212接收与布局设计相关的信息。信息通过总线1208传送到处理器1202以确定用于至少生产集成电路200、400、500、600、700或800的布局设计。然后将布局设计储存在计算机可读介质1204中作为布局设计1216。系统1200被配置为通过I/O接口1210或网络接口1212接收与用户界面相关的信息。信息作为用户界面1218储存在计算机可读介质1204中。系统1200被配置为通过I/O接口1210或网络接口1212接收与制造工具1220有关的信息。信息作为制造工具1220储存在计算机可读介质1204中。在一些实施例中，制造工具1220包括由系统1200利用的制造信息。在一些实施例中，制造工具1220对应于图13的掩模制造1334。

在一些实施例中，方法1000-1100被实施为供处理器执行的独立软件应用程序。在一些实施例中，方法1000-1100被实施为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，方法1000-1100被实施为软件应用程序的插件。在一些实施例中，方法1000-1100被实施为作为EDA工具的部分的软件应用程序。在一些实施例中，方法1000-1100被实施为EDA工具使用的软件应用程序。在一些实施例中，EDA工具用于生成集成电路器件的布局。在一些实施例中，布局存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc.获得的工具或其他合适的布局生成工具来生成布局。在一些实施例中，布局是基于基于原理图设计创建的网表生成的。在一些实施例中，方法1000-1100由制造设备实施以使用基于由系统1200生成的一个或多个布局设计制造的掩模组来制造集成电路。在一些实施例中，系统1200是被配置为制造使用基于本公开的一个或多个布局设计制造的掩模组的集成电路。在一些实施例中，图12的系统1200生成比其他方法更小的集成电路的布局设计。在一些实施例中，图12的系统1200生成集成电路结构的布局设计，与其他方法相比，占用更少的面积并提供更好的布线资源。

图13是根据本公开的至少一个实施例的集成电路(IC)制造系统1300以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1300在半导体集成电路的层中制造以下之中的至少一个：(A)一个或多个半导体掩模或(B)至少一个组件。

在图13中，IC制造系统1300(以下称为“系统1300”)包括在设计中相互交互的实体，例如设计室1320、掩模室1330和IC制造商/厂商(“fab”)1340，与制造IC器件1360相关的开发和制造周期和/或服务。系统1300中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1320、掩模室1330和IC厂商1340中的一个或多个由单个更大的公司拥有。在一些实施例中，设计室1320、掩模室1330和IC厂商1340中的一个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)1320生成IC设计布局1322。IC设计布局1322包括为IC器件1360设计的各种几何图案。几何图案对应于构成待制造的IC器件1360的各种组件的金属、氧化物或半导体层的图案。各层组合形成各种IC部件。例如，IC设计布局1322的部分包括各种IC部件，诸如有源区、栅电极、源电极和漏电极、层间互连的金属线或通孔，以及用于键合焊盘的开口，以形成在半导体衬底(例如硅晶圆)中和设置在半导体衬底上的各种材料层。设计室1320实施适当的设计程序以形成IC设计布局1322。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1322呈现在一个或多个具有几何图案信息的数据文件中。例如，IC设计布局1322可以以GDSII文件格式或DFII文件格式表示。

掩模室1330包括数据准备1332和掩模制造1334。掩模室1330使用IC设计布局1322来制造一个或多个掩模1345，以用于根据IC设计布局1322制造IC器件1360的各个层。掩模室1330执行掩模数据准备1332，其中IC设计布局1322被转换成代表性数据文件(RDF)。掩模数据准备1332将RDF提供给掩模制造1334。掩模制造1334包括掩模写入器。掩模写入器将RDF转换为衬底(诸如掩模(掩模版)1345或半导体晶圆1342)上的图像。设计布局1322由掩模数据准备1332操纵以符合掩模写入器和/或IC厂商1340的要求。在图13中，掩模数据准备1332和掩模制造1334被示为单独的元件。在一些实施例中，掩模数据准备1332和掩模制造1334可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1332包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局1322。在一些实施例中，掩模数据准备1332包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ILT)，其将OPC视为逆成像问题。

在一些实施例中，掩模数据准备1332包括掩模规则检查器(MRC)，其使用掩模组创建规则检查已经在OPC中进行处理的IC设计布局，掩模创建规则包含一些几何和/或连接性限制以确保足够裕度，以计数半导体制造过程中的可变性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1334期间的限制，这可以撤销由OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1332包括光刻工艺检查(LPC)，其模拟将由IC晶圆厂1340实施以制造IC器件1360的工艺。LPC基于IC设计布局1322模拟工艺以创建模拟制造LPC模拟中的工艺参数可以包括与IC制造周期的各种工艺相关联的参数、与用于制造IC的工具相关联的参数和/或制造工艺的其他方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(DOF)、掩模误差增强因子(MEEF)、其他合适的因素等或它们的组合。在一些实施例中，在LPC创建了模拟制造器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局1322。

应当理解，为了清楚起见，已简化对掩模数据准备1332的上述描述。在一些实施例中，数据准备1332包括附加特征，诸如逻辑操作(LOP)以根据制造规则修改IC设计布局。此外，在数据准备1332期间应用于IC设计布局1322的过程可以以各种不同的顺序执行。

在掩模数据准备1332之后和掩模制造1334期间，基于修改的IC设计布局1322制造掩模1345或掩模1345的组。在一些实施例中，掩模制造1334包括基于IC设计1322执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改的IC设计布局1322在掩模(光掩模或掩模版)1345上形成图案。掩模1345可以以各种技术形成。在一些实施例中，掩模1345是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个示例中，二元形式的掩模1345包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1345。在掩模1345的相移掩模(PSM)版本中，掩模上形成的图案中的各种部件被配置为具有适当的相位差，以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1334产生的掩模用于多种工艺。例如，这样的掩模用于离子注入工艺中以在半导体晶圆中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区域，和/或用于其他合适的工艺中。

IC厂商1340是IC制造实体，包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC厂商1340是半导体代工厂。例如，可能有一个制造设施用于多个IC产品的前端制造(前端制程(FEOL)制造)，而第二个制造设施可以提供用于互连和封装的后端制造IC产品的部分(后端制程(BEOL)制造)，而第三家制造工厂可以为代工厂实体提供其他服务。

IC厂商1340包括晶圆制造工具1352(以下称为“制造工具1352”)，其被配置为在半导体晶圆1342上执行各种制造操作，从而根据掩模(例如掩模1345)制造IC器件1360。在各种实施例中，制造工具1352包括晶圆步进机、离子注入机、光致抗蚀剂涂布机、处理室(例如，CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统中的一个或多个或其他能够执行如本文所讨论的一种或多种合适的制造工艺的制造设备。

IC厂商1340使用由掩模室1330制造的掩模1345来制造IC器件1360。因此，IC厂商1340至少间接地使用IC设计布局1322来制造IC器件1360。在一些实施例中，半导体晶圆1342由IC厂商1340使用掩模1345制造以形成IC器件1360。在一些实施例中，IC制造包括至少间接地基于IC设计1322进行一次或多次光刻曝光。半导体晶圆1342包括硅衬底或其他适当的衬底，其上形成有材料层。半导体晶圆1342还包括各种掺杂区、介电部件、多层级互连件等中的一个或多个(在随后的制造步骤中形成)。

系统1300被示为具有设计室1320、掩模室1330或IC厂商1340作为单独的组件或实体。然而，应当理解，设计室1320、掩模室1330或IC厂商1340中的一个或多个是相同组件或实体的部分。

关于集成电路(IC)制造系统(例如，图13的系统1300)以及与之相关联的IC制造流程的细节例如在2016年2月9日授权的美国专利号9,256,709，2015年10月1日发布的美国授权前公开号第20150278429号，2014年2月6日发布的美国授权前公告号第20140040838号，以及2007年8月21日授权的美国专利第7,260,442号中找到，其全部内容通过引用结合于此。

例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。

例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。

例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。

例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。

本说明书的一个方面涉及集成电路。在一些实施例中，集成电路包括沿着第一方向延伸有源区组，并且位于衬底的第一层级上。在一些实施例中，集成电路还包括第一接触件组，其在不同于第一方向的第二方向上延伸，位于不同于第一层级的第二层级上，并且与有源区组重叠，第一接触件组与在第二方向上延伸的集成电路的第一单元边界和第二单元边界重叠。在一些实施例中，集成电路还包括栅极组，栅极组在第二方向上延伸，位于不同于第一层级的第三层级上，栅极组与有源区组重叠，并且位于第一单元边界和第二单元边界之间。在一些实施例中，集成电路还包括第一电源轨组，其在第一方向上延伸，被配置为提供第一供电电压或第二供电电压，并且位于不同于第一层级、第二层级和第三层级的第四层级上，第一电源轨组至少与第一接触件组重叠。在一些实施例中，集成电路还包括位于第一接触件组和第一电源轨组之间的第一通孔组。在一些实施例中，第一通孔组将第一接触件组和第一电源轨组电耦接在一起。在一些实施例中，有源区组连续延伸穿过第一单元边界和第二单元边界。

在一些实施例中，上述集成电路还包括：第二电源轨组在第一方向上延伸，被配置为提供第一供电电压或第二供电电压，并且位于第四层级上，并且至少与栅极组重叠。

在一些实施例中，上述集成电路还包括：第二通孔组，位于栅极组与第二电源轨组之间，第二通孔组将栅极组和第二电源轨组电耦接在一起。

在一些实施例中，第一电源轨组中的每个电源轨在第二方向上具有第一宽度；并且第二电源轨组中的每个电源轨在第二方向上具有不同于第一宽度的第二宽度。

在一些实施例中，上述集成电路还包括：第二接触件组，在第二方向上延伸，位于第二层级上，并且与有源区组重叠，并且位于第一接触件组中的接触件的对之间。

在一些实施例中，上述集成电路还包括：第一导体组，在第一方向上延伸，位于第四层级上，并且与有源区组重叠。

在一些实施例中，上述集成电路还包括：第二通孔组，位于第二接触件组和第一导体组之间，第二通孔组将第二接触件组和第一导体组电耦接在一起。

在一些实施例中，上述集成电路还包括：第一导体组，在第一方向上延伸，位于第四层级上，并且与栅极组重叠。

在一些实施例中，上述集成电路还包括：第二通孔组，位于栅极组和第一导体组之间，第二通孔组将栅极组和第一导体组电耦接在一起。

本说明书的另一方面涉及集成电路。在一些实施例中，集成电路包括第一有源区、第二有源区、第一接触件组、第二接触件组、栅极组、第一电源轨和第一通孔组。在一些实施例中，第一有源区在第一方向上延伸，并且位于衬底的第一层级上。在一些实施例中，第一有源区对应于第一掺杂剂类型的第一晶体管组。在一些实施例中，第二有源区在第一方向上延伸，位于第一层级上，并且在不同于第一方向的第二方向上与第一有源区分离。在一些实施例中，第二有源区对应于不同于第一掺杂剂类型的第二掺杂剂类型的第二晶体管组。在一些实施例中，第一接触件组在第二方向上延伸，位于不同于第一层级的第二层级上。在一些实施例中，第一接触件组与在第二方向上延伸的第一有源区、集成电路的第一单元边界和第二单元边界重叠。在一些实施例中，第二接触件组在第二方向上延伸，位于第二层级上，与第二有源区、第一单元边界和第二单元边界重叠，并且在第二方向上与第一接触件组分离。在一些实施例中，栅极组在第二方向上延伸，位于不同于第一层级的第三层级上。在一些实施例中，栅极组与第一有源区和第二有源区重叠，并且不与第一单元边界和第二单元边界重叠。在一些实施例中，第一电源轨在第一方向上延伸，被配置为提供第一供电电压，并且位于不同于第一层级、第二层级和第三层级的第四层级上。在一些实施例中，第一电源轨至少与第一接触件组重叠。在一些实施例中，第一通孔组位于第一接触件组和第一电源轨之间。在一些实施例中，第一通孔组将第一接触件组和第一电源轨电耦接在一起。在一些实施例中，第一有源区和第二有源区连续延伸穿过第一单元边界和第二单元边界。在一些实施例中，第一晶体管组包括配置为电容器的第一晶体管。

在一些实施例中，上述集成电路还包括：第二电源轨，在第一方向上延伸，被配置为提供第二供电电压，并且位于第四层级上，并且至少与第二接触件组重叠；以及第二通孔组，位于第二接触件组和第二电源轨之间，第二通孔组将第二接触件组和第二电源轨电耦接在一起。

在一些实施例中，上述集成电路还包括：第三电源轨，在第一方向上延伸，被配置为提供第二供电电压，并且位于第四层级上，并且至少与栅极组重叠；以及第三通孔组，位于栅极组和第三电源轨之间，第三通孔组将栅极组和第三电源轨电耦接在一起。

在一些实施例中，第一接触件组包括与第一单元边界重叠的第一接触件和与第二单元边界重叠的第二接触件；第二接触件组包括与第一单元边界重叠的第三接触件和与第二单元边界重叠的第四接触件；并且栅极组包括与第一有源区和第二有源区重叠的第一栅极结构。

在一些实施例中，上述集成电路还包括：第五接触件，在第二方向上延伸，位于第二层级上，与第一有源区重叠，并且位于第一接触件和第二接触件之间；第六接触件，在第二方向上延伸，位于第二层级上，与第二有源区重叠，位于第三接触件和第四接触件之间，第六接触件在第二方向上与第五接触件分离；以及第七接触件，在第二方向上延伸，位于第二层级上，与第一有源区和第二有源区重叠，并且至少位于第五接触件和第二接触件之间，第二接触件在第二方向与第五接触件和第六接触件分离。

在一些实施例中，电容器包括：第一晶体管的第一源极，耦接到第一电源轨；第一晶体管的第一漏极，耦接到第一电源轨；以及第一晶体管的第一栅极，耦接到第二电源轨。

在一些实施例中，第一通孔组包括第一通孔和第二通孔；第三通孔组包括第三通孔；第一有源区包括第一晶体管的第一源极和第一晶体管的第一漏极；第一接触件电耦接到第一晶体管的第一源极；第五接触件电耦接到第一晶体管的第一漏极；第一通孔位于第一接触件和第一电源轨之间，并且第一通孔将第一接触件和第一电源轨电耦接在一起；第二通孔位于第五接触件和第一电源轨之间，并且第二通孔将第五接触件与第一电源轨电耦接在一起；第一栅极结构包括对应于第一晶体管的第一栅极的第一部分；并且第三通孔位于第一栅极结构和第三电源轨之间，第三通孔将第一栅极结构和第二电源轨电耦接在一起。

在一些实施例中，第二晶体管组包括伪晶体管，伪晶体管包括：伪晶体管的第二源极，耦接到第二电源轨；伪晶体管的第二漏极，耦接到第二电源轨；以及伪晶体管的第二栅极，耦接到第二电源轨。

在一些实施例中，第二通孔组包括第四通孔和第五通孔；第二有源区包括伪晶体管的第二源极和伪晶体管的第二漏极；第三接触件电耦接到伪晶体管的第二源极；第六接触件电耦接到伪晶体管的第二漏极；第四通孔位于第三接触件和第二电源轨之间，并且第四通孔将第三接触件和第二电源轨电耦接在一起；第五通孔位于第六接触件和第二电源轨之间，并且第五通孔将第六接触件和第二电源轨电耦接在一起；并且第一栅极结构还包括对应于伪晶体管的第二栅极的第二部分。

本说明书的又一方面涉及一种制造集成电路的方法。在一些实施例中，方法包括在衬底的前侧中制造晶体管组的有源区组，有源区组在第一方向上延伸；在第一层级上的有源区组上方沉积第一导电材料，从而形成晶体管组的第一接触件组和第二接触件组，第一接触件组与第一单元边界和第二单元边界重叠，第二接触件组位于第一接触件组之间，第一接触件组和第二接触件组在不同于第一方向的第二方向上延伸；在第二层级上的有源区组上方制造栅极组，栅极组在第二方向上延伸，栅极组与有源区组重叠，并且位于第一接触件组之间；并且不与第一单元边界和第二单元边界重叠；在第一接触件组上方制造第一通孔组；以及，在第三层级上的至少第一接触件组和第二接触件组上方沉积第二导电材料，从而形成第一电源轨组和第一信号线组，第三层级位于第一层级和第二层级之上，第一电源轨组通过第一通孔组至少电耦接到第一接触件组或第二接触件组。

在一些实施例中，上述方法还包括：执行第一切割工艺以去除第一接触件组和第二接触件组的部分；执行第二切割工艺以去除栅极组的部分；在栅极组上方制造第二通孔组；以及在第三层级上的至少第一接触件组和第二接触件组上方沉积第三导电材料，从而形成第二电源轨组和第二信号线组，第二电源轨组通过第一通孔组至少电耦接到第一接触件组或第二接触件组，并且第二信号线组通过第二通孔组至少电耦接到栅极组。

上述概述了几个实施例的部件，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同益处的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。