一种嵌入式存储芯片打线导致芯片失效的解决方法

技术领域

本发明涉及半导体芯片设计领域，尤其涉及一种嵌入式存储芯片打线导致芯片失效的解决方法。

背景技术

嵌入式存储芯片，广泛应用于手机、平板和电视机等需进行数据存储的电子产品中，大部分以eMMC、eMCP、UFS、uMCP以及UDP等芯片形式存在；嵌入式存储芯片，一般由三部构成，主控制芯片、闪存芯片（Nand Flash）加上基板，其中主控制芯片属于ASIC(Application Specific Integrated Circuit)芯片范畴，是一种专用集成电路，是根据用户的需求而设计的，成本低，面积小，速度快，可批量生产。一款ASIC存储主控芯片，可搭载不同厂家不同容量和规格的闪存芯片，通过金线连接固定在事先定制好的基板上，最后进行封装，成为一款完整的嵌入式存储芯片；但闪存芯片（Nand Flash）市面上有不同厂家很多种不同的型号，除了芯片管脚定义不同外，即使是同一款闪存芯片，品质等级也有很多种，每一种的打线方式都不尽相同，很多终端客户在批量使用生产时，经常会在打线上出现偏差，导致良率偏低甚至芯片直接失效。

客户的存储芯片如果发现芯片打线问题或者生产良率不高时，因为此时客户的存储芯片已经把主控芯片和闪存芯片封装在一颗芯片内，只能通过向efuse模块再次烧录新的管脚定义文件来解决问题。

发明内容

本发明的目的是为了解决现有技术中存在的缺点，而提出的一种嵌入式存储芯片打线导致芯片失效的解决方法。

为了实现上述目的，本发明采用了如下技术方案：

一种嵌入式存储芯片打线导致芯片失效的解决方法，包括主控芯片，所述主控芯片上设置有一efuse模块；包括以下步骤：

步骤S1,检测所述efuse PIN是否有效，如果是，则执行步骤S2,否则执行步骤S7；

步骤S2,读取所述efuse前64bit数据，并检测所述efuse内有无数据或者第一、第二份数据均错，如果无数据或者第一、第二份数据均错，则执行步骤S3,如果有数据或第一、第二份数据无错，则执行步骤S4；

步骤S3，跳过NAND BOOT进入EP0 INIT，并执行步骤S9；

步骤S4,找到正确配置信息，若配置信息正确则执行步骤S6,若配置信息不正确则执行步骤S5；

步骤S5,所述efuse有数据且三份均为错，若是，则执行步骤S7，若否，则执行步骤S8；

步骤S6,根据所述efuse信息配置管脚，并执行步骤S8；

步骤S7,读取ROM的pad配置表；并执行步骤S8；

步骤S8,进入所述pad配置流程，进行所述NAND BOOT；

步骤S9,进入所述主控芯片主循环；

步骤S10,进入vendor efuse编程命令流程和等待host命令。

优选的，所述步骤S2中，所述efuse可进行三次烧录，所以所述efuse可具有三份数据。

优选的，每份efuse数据为64bit，保存16个pad配置，每个pad占用4bit。

与现有技术相比，本发明的有益效果是:

本发明设计一种嵌入式存储芯片打线导致芯片失效的解决方法，

当efuse中，第一份芯片管脚定义跟实际芯片内部打线不符时，客户可以有2次机会更改的机会，如果三份都出现了错误，会使用ROM（Read-Only Memory）程序中预先保留的一份芯片管脚默认配置；在主控芯片设计时，通过在芯片内部加入efuse模块和增加重复多次改变主控芯片管脚定义的流程代码，可以有效解决嵌入式存储芯片因为打线偏差导致芯片失效或者生产良率不高，需要重新定义芯片管脚功能的瓶颈和难题，大大降低客户在遇到上述问题的经济损失。

附图说明

图1为本发明提出的主控芯片efuse模块操作流程图；

图2为本发明提出的efuse烧录流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

参照图1至图2， 局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。一种嵌入式存储芯片打线导致芯片失效的解决方法，包括主控芯片，所述主控芯片上设置有一efuse模块；包括以下步骤：

步骤S1,检测efuse PIN是否有效，如果是，则执行步骤S2,否则执行步骤S7；

步骤S2,读取efuse前64bit数据，并检测efuse内有无数据或者第一、第二份数据均错，如果无数据或者第一、第二份数据均错，则执行步骤S3,如果有数据或第一、第二份数据无错，则执行步骤S4；

步骤S3，跳过NAND BOOT进入EP0 INIT，并执行步骤S9；

步骤S4,找到正确配置信息，若配置信息正确则执行步骤S6,若配置信息不正确则执行步骤S5；

步骤S5,efuse有数据且三份均为错，若是，则执行步骤S7，若否，则执行步骤S8；

步骤S6,根据efuse信息配置管脚，并执行步骤S8；

步骤S7,读取ROM的pad配置表；并执行步骤S8；

步骤S8,进入pad配置流程，进行NAND BOOT；

步骤S9,进入主控芯片主循环；

步骤S10,进入vendor efuse编程命令流程和等待host命令。

步骤S2中，efuse可进行三次烧录，所以efuse可具有三份数据；每份efuse数据为64bit，保存16个pad配置，每个pad占用4bit；前3bit为checksum，后1bit为5/6地地址选择。

如图2所示，在芯片流片时没有预先定义芯片每个管脚的功能，需要客户在第一次使用芯片时，先通过烧录efsue的第一份管脚定义文件来定义主控芯片的最终管脚定义，基本操作步骤如下：Q1,客户的存储芯片第一次上电后，会根据用户提供的闪存颗粒型号向主控芯片的efuse自动写入第一份管脚定义文件；Q2,客户的存储芯片再次上电，首先检测efuse模块；Q3,如果有正确的管脚定义文件且校验正确，则直接使用该份定义文件，不再对efuse进行再次烧录；Q4,若是不正确，则对efuse进行再次烧录。

当efuse中，第一份芯片管脚定义跟实际芯片内部打线不符时，客户可以有2次机会更改的机会，如果三份都出现了错误，会使用ROM程序中预先保留的一份芯片管脚默认配置；在主控芯片设计时，通过在芯片内部加入efuse模块和增加重复多次改变主控芯片管脚定义的流程代码，可以有效解决嵌入式存储芯片因为打线偏差导致芯片失效或者生产良率不高，需要重新定义芯片管脚功能的瓶颈和难题，大大降低客户在遇到上述问题的经济损失。

以上，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。