较高电压晶片与较低电压晶片之间的接口以及相关设备及方法

优先权主张

本申请案要求2022年6月2日提交的第63/365,773号美国临时专利申请案的“较高电压晶片与较低电压晶片之间的接口以及相关设备及方法(INTERFACES BETWEEN HIGHERVOLTAGE AND LOWER VOLTAGE WAFERS AND RELATED APPARATUSES AND METHODS)”的申请日期的权利，并要求2023年5月10日提交的第18/315,311号美国专利申请案的“较高电压晶片与较低电压晶片之间的接口以及相关设备及方法”的申请日期的权利，所述申请案中的每一者的全部公开内容通过引用的方式并入本文中。

技术领域

本公开大体上涉及较高电压晶片与较低电压晶片之间的接口，并且更具体来说，涉及用于将较高电压存储器晶片(例如，NAND存储器晶片)与较低电压逻辑晶片对接的隔离晶体管。

背景技术

容忍相对高的电压电势差的电路系统可以特定的方式制造，以便容忍相对高的电压电势差。例如，将暴露于相对较高电压电势差的导电迹线及半导体装置可被制造成具有比将暴露于相对较低电压电势差的导电迹线及半导体装置更大的尺寸。因此，适应相对较高的电压电势通常可以占用相对较大量的半导体晶片面积或“基板面”为代价。

发明内容

在一些实施例中，一种设备包含存储器晶片及接合到存储器晶片的逻辑晶片。所述存储器晶片包含：数据存储元件阵列，所述数据存储元件阵列的数据存储元件经配置以响应于施加到其的操作电压电势执行操作；位线，其与所述数据存储元件阵列电连接；及隔离装置，其电连接到所述位线。所述逻辑晶片包含通过所述隔离装置电连接到所述位线的逻辑电路系统，所述逻辑电路系统的最大电压电势差容限小于所述操作电压电势与所述逻辑电路系统的参考电压电势之间的操作电压电势差。

在额外实施例中，一种操作存储器装置的方法包含将接合到存储器晶片的逻辑晶片的逻辑电路系统与存储器晶片的位线电隔离，所述位线电连接到存储器晶片的数据存储元件。当逻辑电路系统与位线电隔离时，向数据存储元件中的一或多者施加操作电压电势，所述操作电压电势与逻辑电路系统的参考电压电势之间的操作电压电势差大于逻辑电路系统的最大电压电势差容限。由数据存储元件中的一或多者响应于操作电压电势执行操作。逻辑电路系统电连接到位线。

在进一步的实施例中，一种设备包含高电压晶片及接合到高电压晶片的低电压晶片。所述高电压晶片包含：高电压电路系统，所述高电压电路系统经配置以响应于操作电压电势而操作；隔离装置，其电连接到所述高电压电路系统；以及导电接触结构，所述导电接触结构通过所述隔离装置电连接到所述高电压电路系统。所述低电压晶片包含电连接到所述导电接触结构的低电压电路系统，所述低电压晶片的最大电压电势差容限小于所述操作电压电势与所述低电压晶片的参考电压电势之间的高电压电势差。

附图说明

虽然本公开以特别指出并明确主张具体实施例的权利要求书结束，但在结合附图阅读时可从以下描述更容易地确定本公开的范围内的实施例的各种特征及优势，在附图中：

图1是根据一些实施例的设备的电路示意图说明；

图2是根据一些实施例的设备的电路示意图说明；

图3A是存储器晶片的装置层的平面图，所述存储器晶片是图2的设备的存储器晶片的实例；

图3B是根据一些实施例的图3A的存储器晶片的阵列上导电材料层的平面图；

图4是根据一些实施例的设备的透视图；

图5是图2的设备的隔离装置的布局设计的实例；

图6是图2的设备的隔离装置的布局设计的另一实例；

图7是图2的设备的隔离装置的布局设计的又一实例；

图8A是图2的设备的隔离装置的布局设计的另一实例；

图8B是沿图8A的线8B截取的MOSFET的横截面图，所述MOSFET是图8A的隔离装置中的一者；

图9是图2的设备的隔离装置的布局设计的另一实例；

图10是根据一些实施例的操作存储器装置的方法的流程图；

图11说明根据一些实施例的包含微电子装置结构的微电子装置(例如，存储器装置，例如双层面3D NAND快闪存储器装置)的一部分的部分剖面透视图；以及

图12是根据一些实施例的计算系统的框图。

具体实施方式

在以下详细描述中，参考形成本公开的一部分且在其中通过说明展示可如何实践本公开的特定实例的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本公开。然而，可利用本文实现的其它实施例，且可在不脱离本公开的范围的情况下进行结构改变、材料改变及工艺改变。

本文呈现的说明并不意在是任何特定方法、系统、装置或结构的实际视图，而仅仅是用于描述本公开的实施例的理想化表示。在一些例子中，为了方便读者，各种附图中的类似结构或组件可保留相同或类似的编号；然而，编号上的类似性并不一定意味着结构或组件在尺寸、组成、配置或任何其它属性上是相同的。

以下描述可包含有助于使所属领域的一般技术人员能够实践所公开的实施例的实例。术语“示范性”、“通过实例”及“例如”的使用意味着相关描述是解释性的，并且尽管本公开的范围希望包含实例及法律等效物，但是此类术语的使用并不希望将实施例或本公开的范围限于指定的组件、步骤、特征、功能或类似物。

将容易理解的是，本文大体描述的及附图中说明的实施例的组件可以多种不同的配置来布置及设计。因此，以下对各种实施例的描述不希望限制本公开的范围，而仅仅代表各种实施例。尽管实施例的各个方面可在附图中呈现，但除非特别指示，否则附图不必按比例绘制。

此外，所展示及描述的具体实施方案仅仅是实例，并且不应被解释为实施本公开的唯一方式，除非在本文另有指定。元件、电路及功能可以框图形式展示，以免以不必要的细节模糊本公开。相反，所展示及描述的特定实施方案仅是示范性的，并且不应被解释为实施本公开的唯一方式，除非在本文另有指定。另外，块定义及不同块之间的逻辑分区是特定实施方案的实例。对于所属领域的一般技术人员来说，显而易见的是，本公开可通过许多其它分区解决方案来实践。在很大程度上，关于时间考量及类似物的细节已经被省略，其中此类细节对于获得对本公开的完整理解是不必要的，并且在相关领域的一般技术人员的能力范围内。

所属领域的一般技术人员将理解，可使用多种不同技术及技艺中的任一者表示信息及信号。为了清楚地呈现及描述，一些图式可将信号说明为单个信号。所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽度，并且本公开可在包含单个数据信号的任何数量的数据信号上实施。

可根据被描绘为流程图(flowchart/flow diagram)、结构图或框图的过程来描述实施例。尽管流程图可将操作动作描述为循序过程，但许多这些动作可以另一顺序、并行或大体上并发执行。另外，可重新布置动作的顺序。

使用例如“第一”、“第二”等的标示对本文中的元件的任何引用不限制所述元件的数量或顺序，除非此限制明确地陈述。实际上，这些标示在本文中可用作区分两个或更多个元件或元件的例子的便捷方法。因此，对第一及第二元件的引用不意味着仅采用了两个元件，或第一元件必须以某一方式在第二元件之前。另外，除非另有陈述，否则一组元件可包含一或多个元件。

如本文中使用，关于给定参数、性质或条件的术语“大体上”意指且包含在所属领域的技术人员将理解的程度上，给定参数、性质或条件在具有微小程度的偏差的情况下(例如，在可接受的制造公差内)满足。通过实例，取决于大体上满足的特定参数、性质或条件，所述参数、性质或条件可满足至少90％、满足至少95％或甚至满足至少99％。

如本文使用，关于特定参数的数值的“大约”或“近似”包含所述数值，且所属领域的技术人员将理解的与数值的偏差程度在特定参数的可接受公差范围内。举例来说，关于数值的“约”或“大约”可包含在从数值的90.0％到110.0％的范围内的额外数值，例如在从数值的95.0％到105.0％的范围内，在从数值的97.5％到102.5％的范围内，在从数值的99.0％到101.0％的范围内，在从数值的99.5％到100.5％的范围内，或在从数值的99.9％到100.1％的范围内。

如本文中使用，术语“导电材料”表示且包含例如以下中的一或多者的导电材料：金属(例如钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)及导电掺杂半导体材料(例如导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。另外，“导电结构”表示且包含由导电材料形成且包含导电材料的结构。

如本文所使用，术语“绝缘材料”表示且包含例如以下中的一或多者的电绝缘材料：至少一种介电氧化物材料(例如，氧化硅(SiO

如本文中使用，术语“半导体材料”是指具有介于电绝缘材料的导电率与导电材料的导电率之间的导电率的材料。例如，半导体材料在室温下可具有约10

如本文中使用，术语“本征半导体材料”是指具有相对小的杂质密度(例如，低于由室温下的热生成产生的电子及空穴密度的杂质密度)的半导体材料。

如本文中使用，术语“掺杂半导体材料”是指具有高于本征半导体材料的引入到其的杂质密度(例如，高于由室温下的热生成产生的电子及空穴密度的杂质密度)的半导体材料。掺杂半导体材料可主要掺杂有施主杂质，例如磷(P)、锑(Sb)、铋(Bi)及砷(As)，但不限于此。半导体材料的晶格中的每一施主杂质增加自由电子，这相对于半导体材料的本征形式增加了所述半导体材料的导电率。主要掺杂有施主杂质的掺杂半导体材料在本文被称为“N型半导体材料”。掺杂半导体可替代地主要掺杂有三价或受体杂质，例如硼(B)、铟(In)、铝(Al)及镓(Ga)，但不限于此。半导体材料晶格中的每一三价或受体杂质增加了电子空穴(本文称为“空穴”)，这相对于半导体材料的本征形式增加了所述半导体材料的导电率。主要掺杂有三价或受体杂质的掺杂半导体材料在本文被称为“P型半导体材料”。

如本文中使用，术语“作用材料”是指已经被掺杂以用作金属氧化物半导体(MOS)场效应晶体管(FET)(MOSFET)中的沟道材料的半导体材料。具有已经主要掺杂有施主杂质的沟道材料的MOSFET晶体管在本文被称为N型MOS(NMOS)晶体管，因为用作NMOS晶体管的沟道材料的作用材料包含N型半导体材料。类似地，具有已经主要掺杂有三价或受主杂质的沟道材料的MOSFET晶体管在本文被称为P型MOS(PMOS)晶体管，因为用作PMOS晶体管的沟道材料的作用材料包含P型半导体材料。

如本文中使用，术语“源极/漏极端子”是指MOSFET晶体管的源极及漏极端子。如所属领域的一般技术人员将理解的，MOSFET晶体管可大体上对称，并且通常源极端子可能无法与漏极端子区分开，直到MOSFET在特定定向上电连接到电路系统为止。由于MOSFET包含源极端子及漏极端子，所以这些端子可更一般地称为源极/漏极端子，或者第一源极/漏极端子及第二源极/漏极端子。

如本文所使用的，当与隔离装置或晶体管的栅极端子结合使用时，术语“断言”是指在栅极端子处施加电压电势以使隔离装置或晶体管导电。当隔离装置或晶体管用作开关时，栅极端子的“断言”或“断言”栅极端子是指向栅极端子施加电压电势以接通或等效地闭合开关。通过非限制性实例，断言NMOS晶体管的栅极端子可包含将栅极端子偏置到逻辑电平高电压电势，以将NMOS晶体管的作用材料的电子吸引向栅极材料，从而通过作用材料在NMOS晶体管的源极/漏极端子之间形成导电沟道。同样通过非限制性实例，断言PMOS晶体管的栅极端子可包含将栅极端子偏置到逻辑电平低电压电势，以将PMOS晶体管的作用材料的电子空穴吸引向栅极材料，从而在PMOS晶体管的源极/漏极端子之间形成导电沟道。

如本文所使用的，当与隔离装置或晶体管的栅极端子结合使用时，术语“取消断言”是指在栅极端子处施加电压电势以防止隔离装置或晶体管导电。当隔离装置或晶体管用作开关时，栅极端子的“取消断言”或“取消断言”栅极端子是指向栅极端子施加电压电势以关断或等效地断开开关。通过非限制性实例，取消断言N型MOSFET的栅极端子可包含将栅极端子偏置到逻辑电平低电压电势，以排斥N型MOSFET的作用材料的电子使其远离栅极材料，从而耗尽作用材料的电子，以及将N型MOSFET的源极/漏极端子彼此电隔离。同样通过非限制性实例，取消断言P型MOSFET的栅极端子可包含将栅极端子偏置到逻辑电平高电压电势，以排斥P型MOSFET的作用材料的电子空穴使其远离栅极材料，从而耗尽作用材料的电子空穴以及将P型MOSFET的源极/漏极端子彼此电隔离。

如本文中使用，在用于描述电路、电气装置或包含一或多个电子装置的半导体晶片时，术语“高电压”指示电路、电气装置或半导体晶片经制造以容忍的一或多个电压电势差高于另一电路、电气装置或半导体晶片经制造以容忍的相对较低的电压电势。此外，如本文所使用的，当用于描述电路、电气装置或包含一或多个电子装置的半导体晶片时，术语“低电压”指示电路、电气装置或半导体晶片不经制造以容忍“高电压”电路、电气装置或包含一或多个电子装置的半导体晶片经制造以容忍的相对高的电压电势差。

如本文中使用，术语“电连接”及“经电连接”是指直接及间接电连接。

如本文中使用，术语“倒装芯片”是指其中第一晶片与第二晶片接合在一起的多晶片结构。通过非限制性实例，可在第一晶片及第二晶片中的每一者的第一侧上制造对接结构(例如，电接触件)。第二晶片可被“翻转”或等效地定向，使得第二晶片的第一侧面向第一晶片的第一侧，并且第二晶片可接合到第一晶片。以这种方式，第一晶片的电接触件可电连接到第二晶片的电接触件，并且第一晶片及第二晶片可通过电接触件彼此电交互。

一些电子装置可包含一些电路系统，所述电路系统经制造以容忍比将暴露于相对较低的电压电势差的其它电路系统(例如，“低电压电路系统”)相对更高的电压电势差(例如，“高电压电路系统”)。包含高电压电路系统及低电压电路系统的电子装置的一个非限制性实例是快闪存储器装置，例如NAND存储器装置。在快闪存储器装置(例如，NAND存储器装置)中，在擦除操作期间，可向数据存储元件及电连接到数据存储元件的电路系统施加相对大的电压电势差。因此，直接电连接到数据存储元件的装置及迹线的尺寸可相对大，以使装置及迹线能够容忍这些相对较高的电压电势差。

在这些高电压电子装置中使用相对大的装置尺寸可导致比由在低电压电子装置中可能的相对较小的等效装置占用的芯片面积更大的芯片面积占用。与根据低电压电子装置的较小尺寸制造的电子装置相比，以与高电压电子装置相同尺寸制造的逻辑电路系统也可占用大量芯片面积，并且可进一步消耗更多功率、操作速度更慢、产生更多热量并且具有更大的寄生电容。

在快闪存储器装置的情况下，与总操作时间相比，将擦除电压电势施加到存储元件的时间段可相对较小。因此，在快闪存储器装置的逻辑电路系统中使用大尺寸装置可以被占用的芯片面积、功率、切换速度、热量及寄生电容方面的相对大的损失为代价，尽管快闪存储器装置在擦除操作期间操作的时间只占一小部分。然而，将低电压逻辑晶片直接对接到存储器晶片的快闪(例如，NAND)阵列将使低电压逻辑晶片在擦除操作期间暴露于高电压电势差。应保护低电压逻辑晶片以免其暴露于这些高电压电势差，以避免损坏低电压逻辑晶片。

本文公开的各种实施例大体涉及在高电压电路系统的高电压操作期间选择性地将低电压电路系统与高电压电路系统电隔离，以及在高电压电路系统的低电压操作期间将低电压电路系统电连接到高电压电路系统。在低电压操作期间，低电压电路系统可安全地与高电压电路系统交互。在快闪存储器装置的非限制性实例中，低电压逻辑电路系统可通过隔离装置电连接到高电压位线。响应于快闪存储器装置的低电压操作，隔离装置可被激活以将低电压逻辑电路系统电连接到位线。响应于快闪存储器装置的高电压操作(例如，擦除操作)，隔离装置可被取消激活以电隔离低电压逻辑电路系统。因此，低电压逻辑晶片的低电压逻辑电路系统可在低电压操作期间(例如，快闪存储器晶片的读取操作、写入操作、待机操作)与快闪存储器晶片的数据存储元件阵列对接，并且可在擦除操作期间与阵列电隔离及被保护而免受所述阵列影响。

在各种实施例中，单独的低电压逻辑晶片可接合到高电压存储器晶片(例如，高电压NAND快闪存储器晶片)。高电压存储器晶片可包含从位线延伸的阵列上导电(例如，金属)连接器、贯穿通路(例如，贯穿开口)内的导电(例如，金属)接触件及选择性地将阵列上导电连接器电连接到导电接触件的隔离晶体管。低电压逻辑晶片电连接到导电接触件。低电压逻辑晶片电连接到隔离装置的栅极，以使低电压逻辑晶片能够控制所述隔离装置。

在一些实施例中，NAND电路系统架构与外部逻辑电源芯片对接。隔离电路系统可使NAND芯片能够与经接合的低电压逻辑晶片对接，以创建存储器中计算神经网络推理芯片。隔离电路系统可包含到NAND芯片的上金属层阶中的位线节点的配线，以及到邻近阵列(例如，NAND数据存储元件)的区域的布线。邻近阵列的此区域可包含高电压隔离晶体管阵列，其可将位线电连接到经接合芯片。

将经接合的低电压逻辑晶片与高电压NAND芯片的高电压电势差隔离的一个挑战是，在经接合的低电压逻辑晶片上放置高电压隔离晶体管将涉及高电压工艺，所述高电压工艺通常不由低电压逻辑晶片的制造设备所提供。然而，高电压隔离场效应晶体管(FET)可在NAND存储器芯片中用于保护页缓冲器电路系统免受位线电压电势的影响。经接合的低电压逻辑晶片可电连接到保护页缓冲器电路系统的这些高电压隔离FET的低电压侧上的节点中，但是这些高电压隔离FET可定位于NAND阵列的数据存储元件下方，并且可用局部互连布线来布线。因此，可难以将经接合晶片电连接到这些高电压隔离FET，或可能涉及重新设计页缓冲器电路系统及NAND芯片的其它部分来实施。

在一些实施例中，高电压NAND芯片包含在阵列金属上方的布线以将位线电连接到高电压隔离FET，高电压隔离FET可选择地将位线电连接到经接合的低电压逻辑晶片。这些高电压隔离FET可与用于保护页缓冲器电路系统的FET分开，这将减少对现有NAND芯片设计的修改。这些高电压隔离FET可在新指定的硅区中(例如，在横向于阵列的区域中)实施。

在一些实施例中，一种设备包含存储器晶片及接合到存储器晶片的逻辑晶片。存储器晶片包含：数据存储元件阵列；位线，其电连接到数据存储元件；以及隔离装置，其电连接到位线。数据存储元件阵列的数据存储元件经配置以响应于施加到其的操作电压电势执行操作。逻辑晶片包含通过隔离装置电连接到位线的逻辑电路系统。所述逻辑电路系统的最大电压电势差容限小于所述操作电压电势与所述逻辑电路系统的参考电压电势之间的操作电压电势差。

在一些实施例中，一种操作存储器装置的方法包含将接合到存储器晶片的逻辑晶片的逻辑电路系统与存储器晶片的位线电隔离。位线电连接到存储器晶片的数据存储元件。所述方法还包含在逻辑电路系统与位线电隔离时，向一或多个数据存储元件施加操作电压电势。操作电压电势与逻辑电路系统的参考电压电势之间的操作电压电势差大于逻辑电路系统的最大电压电势差容限。所述方法进一步包含由一或多个数据存储元件响应于操作电压电势执行操作，以及将逻辑电路系统电连接到位线。

在一些实施例中，一种设备包含存储器晶片，其包含界定数据存储元件的NAND柱、电连接到NAND柱的位线、隔离装置、电连接到隔离装置的第一导电接触件、将第一导电接触件电连接到位线中的一或多者的阵列上导电材料及电连接到隔离装置的第二导电接触件。第二导电接触件经配置以响应于逻辑晶片与存储器晶片的接合而电连接到逻辑晶片的逻辑电路系统。所述隔离装置经配置以选择性地将所述逻辑电路系统电连接到位线中的一或多者。

在一些实施例中，一种设备包含逻辑晶片，其包含逻辑电路系统、缓冲器电路系统及栅极控制逻辑电路系统。所述逻辑电路系统经配置以响应于逻辑晶片与存储器晶片的接合，通过存储器晶片的一或多个隔离装置选择性地电连接到存储器晶片的位线。栅极控制逻辑电路系统经配置以响应于逻辑晶片与存储器晶片的接合，电连接到存储器晶片的一或多个隔离装置的一或多个栅极端子。

图1是根据一些实施例的设备100的电路示意图说明。设备100包含存储器晶片104及接合到存储器晶片104的逻辑晶片108(例如，逻辑晶片108可为接合到存储器晶片104的倒装芯片，或存储器晶片104可为接合到逻辑晶片108的倒装芯片)。存储器晶片104包含数据存储元件116的阵列118、电连接到数据存储元件116的位线(例如，位线114)以及电连接到位线的隔离装置(例如，隔离装置102)。数据存储元件116的阵列118的数据存储元件116经配置以响应于施加到其的操作电压电势V

存储器晶片104还包含偏置电路系统124、多路复用器122、页缓冲器电路系统110及页缓冲器隔离装置128。偏置电路系统124经配置以向多路复用器122提供操作电压电势V

在一些实施例中，操作是擦除操作，并且操作电压电势V

隔离装置(例如，隔离装置102)通过阵列下导电材料106电连接到位线(例如，位线114)且页缓冲器隔离装置(例如，页缓冲器隔离装置128)经配置以选择性地将页缓冲器电路系统110与位线隔离。因此，隔离装置(例如，隔离装置102)可包含具有小于操作电压电势V

隔离装置经配置以响应于由逻辑晶片108提供的一或多个控制信号，选择性地将逻辑晶片108电连接到位线。作为特定的非限制性实例，隔离装置102经配置以响应于逻辑晶片108向隔离装置102的栅极端子提供的控制信号V

在一些实施例中，数据存储元件116是NAND快闪存储器数据存储元件。在此类实施例中，存储器晶片104包含NAND柱，其包含图1所说明的NAND柱126。NAND柱126包含数据存储元件116。存取线120电连接到数据存储元件116以实现对数据存储元件116的控制。例如图11所说明的阶梯结构1126的阶梯结构可用于提供到存取线120的连接性。

图2是根据一些实施例的设备200的电路示意图说明。设备200类似于图1的设备100。例如，设备200包含上面关于图1讨论的逻辑晶片108。装置200还包含存储器晶片204，其类似于图1的存储器晶片104。例如，存储器晶片204包含上面参考图1的存储器晶片104讨论的偏置电路系统124、多路复用器122、位线114、页缓冲器隔离装置128、页缓冲器电路系统110、NAND柱126、阵列118、数据存储元件116及存取线120。

如之前讨论，图1的存储器晶片104包含隔离装置102，其经由页缓冲器隔离装置128及阵列下导电材料106选择性地将逻辑电路系统112电连接到位线114(图1)。相比之下，存储器晶片204包含隔离装置202，其通过阵列上导电材料206而不是通过页缓冲器隔离装置128及阵列下导电材料106将隔离装置202电连接到位线114。因此，与隔离装置102相对照，隔离装置202不通过页缓冲器隔离装置128与位线114隔离。因此，隔离装置202暴露于由逻辑电路系统112选择性地提供给位线114的操作电压电势V

由于隔离装置202被设计成容忍操作电压电势差V

在一些实施例中，隔离装置202包含金属氧化物半导体场效应晶体管(MOSFET)，其包含位于MOSFET的第一源极/漏极端子处的高电压节点及位于MOSFET的第二源极/漏极端子处的低电压节点。高电压节点电连接到位线114。低电压节点电连接到逻辑电路系统112。通过非限制性实例，在隔离装置202的第一源极/漏极端子处的第一接触件的第一横截面积大于在隔离装置202的第二源极/漏极端子处的第二接触件的第二横截面积。

类似于图1的隔离装置102，隔离装置202可从逻辑晶片108接收控制信号V

图3A是存储器晶片300的装置层的平面图，所述存储器晶片300是图2的设备200的存储器晶片204的实例。存储器晶片300包含作用阵列区域304，所述作用阵列区域304包含数据存储元件的作用阵列(例如，图1及图2的数据存储元件116的阵列118)的片块。每一作用阵列区域304可包含类似于图1及图2的NAND柱126的数据存储元件的柱。存储器晶片300还包含辅助阵列区域306，其可包含非作用阵列。存储器晶片300进一步包含字线驱动器区域302，字线驱动器区域302包含字线驱动器及用于存取线(例如，图1及图2的存取线120)的阶梯结构。

存储器晶片300还包含隔离装置区域308，其包含图2的隔离装置202的多个例子。如图3A所说明，在一些实施例中，隔离装置区域308在存储器晶片300的装置层中与作用阵列区域304横向偏移。隔离装置区域308的隔离装置经配置以选择性地将接合到存储器晶片300的逻辑晶片的逻辑电路系统(例如，图1及图2的逻辑电路系统112)与电连接到作用阵列区域304的柱的位线电隔离。隔离装置区域308的隔离装置可并行操作(例如，作为阵列、作为片块、作为片块的一小部分)。

存储器晶片300进一步包含选择栅极线出口区域320。选择栅极线出口区域320可包含选择栅极线出口及接合连接。

图3B是根据一些实施例的图3A的存储器晶片300的阵列上导电材料层的平面图。存储器晶片300包含阵列上导电材料，所述阵列上导电材料包含第一阵列上导电材料314及第二阵列上导电材料316。存储器晶片300还包含导电接触结构318，导电接触结构318将第一阵列上导电材料314电连接到作用阵列区域304处的数据存储元件(例如，连接到NAND柱126)。存储器晶片300进一步包含将第一阵列上导电材料314电连接到隔离装置(例如，隔离装置102、隔离装置202)的第一导电接触件310，以及将隔离装置电连接到逻辑晶片(例如，图1及图2的逻辑晶片108)的第二导电接触件312。

通过非限制性实例，第一阵列上导电材料314的每一线可经由四个单独的导电接触结构318电连接到四个单独的位线(每一片块中一个位线)并且经由一个第一导接触件310电连接到一个隔离装置。在此类非限制性实例中，每一隔离晶体管可电连接到四个位线，每一片块中一个位线。

尽管在图3B中未展示，但隔离装置区域308中的隔离装置的栅极端子可由接合到存储器晶片300的逻辑晶片(例如，倒装芯片)的栅极控制逻辑来控制。在一些实施例中，与所有隔离装置的所有栅极的共同电连接用于控制隔离装置。在此类实施例中，所有隔离装置大体上同时接通及关断。在一些实施例中，共同片块或片块的小部分的隔离装置由共同控制信号电控制(例如，来自单独片块或片块的小部分的隔离装置被单独控制)。在此类实施例中，共同片块或片块的小部分内的隔离装置可大体上同时接通及关断。

图4是根据一些实施例的设备400的透视图。设备400是图2的设备200的实例。设备400包含存储器晶片430及接合到存储器晶片430的逻辑晶片428。图4中说明晶片接口432，以估计在将逻辑晶片428接合到存储器晶片430之前在存储器晶片430与逻辑晶片428之间可能已经存在的物理分离。存储器晶片430也可为图3A及图3B的存储器晶片300的实例(例如，在一些实施例中，存储器晶片430符合图3A及图3B中所说明的布局)。

存储器晶片430包含界定数据存储元件414(例如，存储器单元，例如金属-氧化物-氮化物-氧化物-半导体(MONOS)存储器单元)的垂直延伸串的NAND柱416、字线426(例如，存取线)、位线420(例如，数字线、数据线)、阵列上导电材料418以及偏置电路系统408。每一NAND柱416可界定一系列一或多个选择栅极晶体管412及若干数据存储元件414。字线426电连接到数据存储元件414(例如，连接到数据存储元件414的栅极端子)。位线420电连接到NAND柱416。例如，位线420中的每一者可电连接到一些NAND柱416。互连件(例如，图3B的导电接触结构318)可将位线420电连接到阵列上导电材料418。

存储器晶片430还包含隔离装置410、将阵列上导电材料418电连接到隔离装置410的第一导电接触件422、将逻辑电路系统402电连接到隔离装置410的第二导电接触件424及将逻辑晶片428的缓冲器电路系统406电连接到隔离装置410的栅极端子的隔离控制接触件434。

逻辑晶片428类似于上面参考图1及图2讨论的逻辑晶片108。例如，逻辑晶片428包含类似于图1及图2的逻辑电路系统112的逻辑电路系统402。逻辑电路系统402的最大电压电势差容限小于通过第一导电接触件422及阵列上导电材料418提供给位线420的操作电压电势差(例如，擦除电压电势差)。逻辑电路系统402通过第二导电接触件424、隔离装置410、第一导电接触件422及阵列上导电材料418电连接到位线420。因此，逻辑电路系统402经配置以响应于逻辑晶片428被接合到存储器晶片430而通过存储器晶片430的一或多个隔离装置(例如，隔离装置410)选择性地电连接到存储器晶片430的位线420。

逻辑晶片428还包含栅极控制逻辑404及缓冲器电路系统406。栅极控制逻辑404经配置以响应于将逻辑晶片428接合到存储器晶片430，通过缓冲器电路系统406电连接到存储器晶片430的隔离装置410(例如，电连接到隔离装置410的栅极端子)。栅极控制逻辑404经配置以通过接通及关断隔离装置410来控制逻辑电路系统402到位线420的电连接。

存储器晶片430可根据低电压操作模式及高电压操作模式操作。在低电压操作模式中，偏置电路系统408向位线420提供低电压电势(例如，通过第一导电接触件422及阵列上导电材料418)，以跨NAND柱416施加低电压电势差。通过非限制性实例，低电压电势可涉及读取或写入操作，或两者，以从数据存储元件414读取数据或将数据写入到数据存储元件414。低电压电势可能不足以向逻辑电路系统402施加超过最大电压电势差容限的电压电势差。因此，在低电压操作模式期间，栅极控制逻辑404及缓冲器电路系统406可控制隔离装置410将逻辑电路系统402电连接到位线420。

在高电压操作模式中，偏置电路系统408向位线420提供高电压电势(例如，通过第一导电接触件422及阵列上导电材料418)，以跨NAND柱416施加高电压电势差。通过非限制性实例，高电压电势可涉及数据存储元件414的擦除操作。高电压电势可足以向逻辑电路系统402施加超过最大电压电势差容限的电压电势差。因此，在高电压操作模式期间，栅极控制逻辑404及缓冲器电路系统406可控制隔离装置410将逻辑电路系统402与位线420电隔离。

尽管图4说明逻辑晶片428中的栅极控制逻辑404控制隔离装置410，但在其它实施例中，存储器晶片430的电路系统可替代地控制隔离装置410。在一些实施例中，存储器晶片430的电路系统调制提供给隔离装置410的栅极端子的信号。

在一些实施例中，存储器晶片430包含串联电连接在第二导电接触件424与逻辑电路系统402之间的阻抗调节电路(未展示)。在此类实施例中，阻抗调节电路可支持对模拟电路系统的阻抗调节。

设备400可被认为包含高电压晶片(例如，存储器晶片430)及(例如，通过氧化物-氧化物接合及金属-金属接合中的一或多者)接合到高电压晶片的低电压晶片(例如，逻辑晶片428)。高电压晶片包含经配置以响应于操作电压电势而操作(例如，响应于擦除电压电势而执行擦除操作)的高电压电路系统(例如，数据存储元件414、偏置电路系统408)、电连接到高电压电路系统的隔离装置410及通过隔离装置410电连接到高电压电路系统的导电接触结构438。低电压晶片包含电连接到存储器晶片430的导电接触结构438(例如，通过逻辑晶片428的导电接触结构436)的低电压电路系统(例如，逻辑电路系统402)。低电压晶片的最大电压电势差容限小于操作电压电势与低电压晶片的参考电压电势之间的高电压电势差。通过非限制性实例，高电压晶片可包含NAND存储器晶片，隔离电压电势可为擦除电压电势，所述擦除电压电势经配置以擦除由NAND存储器晶片的数据存储元件414存储的数据，并且低电压晶片可为逻辑晶片428。

图5是图2的设备200的隔离装置500的布局设计的实例。隔离装置500可由存储器晶片(例如，图2的存储器晶片204、图3A及图3B的存储器晶片300、图4的存储器晶片430)包含。隔离装置500包含与栅极材料512重叠的作用材料510。隔离装置500中的每一者包含由栅极材料512重叠的作用材料510。图5说明八个作用材料510及四个栅极材料512，总计八个隔离装置500(每一作用材料510一个隔离装置)。

每一隔离装置500包含MOSFET，所述MOSFET包含位于MOSFET的第一源极/漏极端子506处的高电压节点502。高电压节点502可为电连接到位线(例如，图1及图2的位线114，图4的位线420)的接触件。隔离装置500中的每一者还包含位于MOSFET的第二源极/漏极端子508处的低电压节点504。低电压节点504可为电连接到接合到存储器晶片的逻辑晶片的逻辑电路系统(例如，电连接到接合到图4的存储器晶片430的逻辑晶片428的逻辑电路系统402)的接触件。与距离高电压节点502相比，隔离装置500中的每一者的栅极材料512更靠近低电压节点504。

隔离装置500经布置以将高电压节点502定位成靠近其它高电压节点502。例如，在图5中，从左到右，隔离装置500包含：第一隔离装置，其中高电压节点502在左侧，且低电压节点504在右侧；然后是第二隔离装置，其中低电压节点504在左侧紧挨着第一隔离装置的低电压节点504，且高电压节点502在右侧。从左边开始的第三隔离装置包含紧挨着从左边开始的第二隔离装置的高电压节点502的在左侧的高电压节点502及在右侧的低电压节点504。从左边开始的第四隔离装置包含紧挨着从左边开始的第三隔离装置的低电压节点504的在左侧的低电压节点504及在右侧的高电压节点502。高电压节点502及低电压节点504从左到右的这种交替允许低电压节点504处的作用材料510之间的浅沟槽隔离(STI)间隙比高电压节点502处的作用材料510之间所需的小。例如，在低电压节点504处的作用到作用STI间隙可大体上为110nm(例如，假设在低电压节点504处大体上为2.5伏)，而在高电压节点502处的作用到作用STI间隙可大约为500nm(例如，假设在高电压节点502处大体上为25伏)。

第一源极/漏极端子506处的低电压节点504电连接到低电压逻辑电路系统，并且低电压节点504处的高电压节点502电连接到高电压位线。因此，在第一源极/漏极端子506处的第一接触件的第一横截面积可大于在第二源极/漏极端子508处的第二接触件的第二横截面积。

在一些实施例中，隔离装置500使用与用于制造图2的隔离装置102的工艺类似的工艺来制造。通过非限制性实例，隔离装置500的氧化物厚度T

图5中说明隔离装置500的各种实例尺寸，包含高电压接触件到作用材料边缘的距离C2A、高电压接触件到栅极材料的距离LDD、栅极材料的长度LG、低电压接触件到作用的距离C2G、低电压接触件到作用材料边缘的距离C2A,LV、低电压作用到作用距离A2A,LV、高电压作用到作用距离A2A,HV、沟道宽度W-CHANNEL、沟道宽度节距W-PITCH以及侧作用到作用距离A2A,SIDE。表1中给出此类特征尺寸的实例近似范围，以及图5中未展示的其它尺寸，包含隔离装置500中的一者的接触件宽度CONTACTS、作用材料长度节距L-PITCH及总面积节距AREA-PITCH。

表1

图6是图2的设备200的隔离装置600的布局设计的另一实例。类似于隔离装置500，隔离装置600可由存储器晶片(例如，图2的存储器晶片204、图3A及图3B的存储器晶片300、图4的存储器晶片430)包含。隔离装置600包含作用材料610、与作用材料610重叠的栅极材料612、第一源极/漏极端子606处的高电压节点602及第二源极/漏极端子608处的低电压节点604，类似于参考图5讨论的作用材料510、栅极材料512、第一源极/漏极端子506处的高电压节点502及第二源极/漏极端子508处的低电压节点504。

然而，与图5的隔离装置500相对照，隔离装置600包含在高电压节点602之间在第一源极/漏极端子606处与作用材料610重叠的隔离栅极614。厚度小于100埃的栅极氧化物材料可用于隔离栅极614。而且，隔离装置600中的两者共享连续作用材料610。例如，第一隔离装置616及第二隔离装置618可与隔离装置600中的两者之间的隔离栅极614共享作用材料610中的一者。隔离栅极614靠近隔离装置616及618中的两者的相应高电压节点602定位。

可使用隔离栅极614减小高电压节点602之间的间距(图6中说明为C2C,HV)。隔离栅极614可使用薄栅极氧化物(例如，大体上70埃)，并且可与栅极材料612一起偏置。深沟槽隔离可用于以小接触件到作用边缘规则(例如，C2A,LV、C2C,HV)及小作用到作用规则(例如，A2A,LV、A2A,SIDE)实现高电压电势。表2中指示隔离装置600的各种特征尺寸的实例近似范围。

表2

从表2中提供的实例值与表1中提供的实例值的比较中可明显看出，图6中的每一隔离装置600的作用材料长度节距L-PITCH可小于图5中的隔离装置500的作用材料长度节距L-PITCH。这可归因于与图5的隔离装置500相比，隔离装置600的高电压节点602C2C，HV之间的间隔减小。隔离装置600与隔离装置500的沟道宽度节距可大体上相同。然而，归因于与隔离装置500相比，隔离装置600的作用材料长度节距L-PITCH更小，隔离装置600中的每一者的总面积节距AREA-PITCH可小于图5的隔离装置500中的每一者的总面积节距AREA-PITCH。因此，隔离栅极614可实现数量比给定区中的隔离装置500的数量更多的隔离装置600。而且，使用图6所说明的布局设计的存储器晶片的隔离装置区域(例如，图3A的隔离装置区域308)可小于使用图5所说明的布局设计的隔离装置区域。

图7是图2的设备200的隔离装置700的布局设计的又一实例。类似于图5的隔离装置500，隔离装置700可由存储器晶片(例如，图2的存储器晶片204、图3A及图3B的存储器晶片300、图4的存储器晶片430)包含。隔离装置700包含作用材料710、与作用材料710重叠的栅极材料712、第一源极/漏极端子706处的高电压节点702及第二源极/漏极端子708处的低电压节点704，类似于参考图5讨论的作用材料510、栅极材料512、第一源极/漏极端子506处的高电压节点502及第二源极/漏极端子508处的低电压节点504。

然而，栅极材料712可比图5的栅极材料512短。尽管可向高电压节点702施加相对高的操作电压电势(例如，在擦除操作期间)，但是此相对高的操作电压电势可沿着作用材料710从高电压节点702到栅极材料712的相对较长的长度衰减。因此，栅极材料712可调整尺寸以容忍小于操作电压电势的最大栅极电压电势与源极电压电势差。换句话说，栅极材料712可为低电压栅极。尽管栅极材料712相对较短，但与栅极材料712相关联的栅极氧化物可不受过度应力。换句话说，栅极材料712在从高电压节点702到低电压节点704的方向上的长度可小于高电压晶体管的栅极长度的长度。通过非限制性实例，栅极材料712的长度可小于约500nm。

归因于与图5的栅极材料512及图6的栅极材料612相比，栅极材料712的长度减小，与图5的隔离装置500的栅极材料512及图6的栅极材料612的面积相比，隔离装置700的栅极材料712的面积可减小。因此，与图5的每一隔离装置500及图6的每一隔离装置600的总面积节距AREA-PITCH相比，每一隔离装置700的总面积节距AREA-PITCH可减小。表3中指示隔离装置700的各种特征尺寸的实例近似范围。

表3

注意到，高电压接触件到栅极长度LDD可占总长度节距L-PITCH的很大百分比。因此，作用材料710在高电压接触件到栅极长度LDD处的电阻可相对较大。而且，与总长度节距L-PITCH相比，栅极长度LG的减小可较小。

图8A是图2的设备200的隔离装置800的布局设计的另一实例。类似于图5的隔离装置500，隔离装置800可由存储器晶片(例如，图2的存储器晶片204、图3A及图3B的存储器晶片300、图4的存储器晶片430)包含。隔离装置800包含作用材料810、与作用材料810重叠的栅极材料812、第一源极/漏极端子806处的高电压节点802及第二源极/漏极端子808处的低电压节点804，类似于参考图5讨论的作用材料510、栅极材料512、第一源极/漏极端子506处的高电压节点502及第二源极/漏极端子508处的低电压节点504。

隔离装置800还包含栅极材料812与高电压节点802之间的场板814(例如，在隔离装置800的LDD区域上方)。在一些实施例中，场板814是栅极材料812的延伸部。栅极材料812及场板814可在施加高电压操作电压电势期间(例如，在擦除操作期间)被偏置，以耗尽作用材料810的电荷载流子。作用材料810的这种耗尽可增加作用材料810的电阻，这可使得能够使用较小的沟道宽度W-CHANNEL，其可取决于沟道本身的相对电阻。通过非限制性实例，如果隔离装置800是NMOS晶体管，那么可向栅极材料812及场板814施加逻辑电平低电压电势(例如，V

图8B是沿图8A的线8B截取的MOSFET 830的横截面图，所述MOSFET 830是图8A的隔离装置中的一者。MOSFET包含作用材料810、与作用材料810重叠的栅极材料812、位于第一源极/漏极端子806处的高电压节点802、位于第二源极/漏极端子808处的低电压节点804及位于栅极材料812与高电压节点之间的场板814。如图8B所说明，场板814是从栅极材料812的延伸部，并且可包含与栅极材料812相同的导电材料。MOSFET 830还包含低电压P阱植入物820、门控LDD N植入物824、N-植入物828、位于第二源极/漏极端子808处的N+植入物822及位于第一源极/漏极端子806处的N+植入物826。

MOSFET 830还包含栅极材料812与作用材料810之间的栅极氧化物材料816。MOSFET 830进一步包含位于场板814与作用材料810之间的场板氧化物材料818。即使栅极氧化物材料816使用低电压薄氧化物材料，场板氧化物材料818也可为厚氧化物材料。通过非限制性实例，MOSFET 830的场板814与作用材料810之间的场板氧化物材料818的厚度可大于200埃(例如，400埃)。同样通过非限制性实例，MOSFET 830的栅极氧化物材料816可具有小于约

通过非限制性实例，当栅极接通时，可大体上不存在耗尽效应，并且作用材料810的电阻可大体上与1/剂量成比例，其中“剂量”是掺杂浓度因子。N-植入物828可使用相当大的5倍剂量，这可导致1/5倍的LDD电阻。与图7的隔离装置700、图6的隔离装置600及图5的隔离装置500的沟道宽度W-CHANNEL相比，这可允许隔离装置800的沟道宽度W-CHANNEL进一步减小。

图9是图2的设备200的隔离装置的布局设计的另一实例。类似于图5的隔离装置500，隔离装置900可由存储器晶片(例如，图2的存储器晶片204、图3A及图3B的存储器晶片300、图4的存储器晶片430)包含。隔离装置900包含作用材料910、与作用材料910重叠的栅极材料912、第一源极/漏极端子906处的高电压节点902及第二源极/漏极端子908处的低电压节点904，类似于参考图5讨论的作用材料510、栅极材料512、第一源极/漏极端子506处的高电压节点502及第二源极/漏极端子508处的低电压节点504。

类似于场板814，隔离装置900包含场板914。然而，场板914与栅极材料912分离。因此，场板914可与栅极材料912分开偏置。场板914与栅极材料912的分离使得能够向场板914施加Vpass电压电势(例如，大体上10V)，这与图8A及图8B的作用材料810的电阻相比将进一步降低作用材料910的电阻。因此，与图8A的隔离装置800相比，在隔离装置900中可使用更小的沟道宽度W-CHANNEL，并且隔离装置900的总面积节距AREA-PITCH甚至可小于隔离装置800的总面积节距AREA-PITCH。

注意，场板814及场板914可与图5、图6及图7中所说明的隔离装置的实施例组合使用。而且，图6所说明的隔离栅极614可与图7、图8A及图8B以及图9所说明的隔离装置的实施例组合使用。此外，较短的低电压栅极材料712可与图6、图8A及图8B以及图9中所说明的隔离装置的实施例组合使用。另外，图6的隔离栅极614可与图7的较短的低电压栅极材料712以及图8A及图8B的场板814或图9的场板914组合使用。图6的隔离栅极614与图7的较短低电压栅极材料712以及图9的分离场板914的组合可导致比本文公开的实施例的其它组合更小的总面积节距AREA-PITCH。

图10是根据一些实施例的操作存储器装置的方法1000的流程图。在操作1002，方法1000包含将接合到存储器晶片的逻辑晶片的逻辑电路系统与存储器晶片的位线电隔离。位线电连接到存储器晶片的数据存储元件。在一些实施例中，将逻辑电路系统与位线电隔离包含取消断言电连接在位线中的一者与逻辑电路系统之间的隔离装置的栅极端子。在一些实施例中，将逻辑电路系统与位线电隔离包含取消断言隔离装置的栅极端子及从栅极端子的栅极材料延伸的场板，隔离装置电连接在位线中的一者与逻辑电路系统之间。在一些实施例中，将逻辑电路系统与位线电隔离包含取消断言电连接在位线中的一者与逻辑电路系统之间的隔离装置的栅极端子，以及断言在隔离装置的栅极端子与源极/漏极之间的与栅极端子电隔离的场板。

在操作1004，方法1000包含在逻辑电路系统与位线电隔离时，向数据存储元件中的一或多者施加操作电压电势。操作电压电势与逻辑电路系统的参考电压电势之间的操作电压电势差大于逻辑电路系统的最大电压电势差容限。

在操作1006，方法1000包含由数据存储元件中的一或多者响应于操作电压电势执行操作。在一些实施例中，响应于操作电压电势执行操作包括执行擦除操作。在操作1008，方法1000包含将逻辑电路系统电连接到位线。

图11说明包含微电子装置结构1102的微电子装置1100(例如，存储器装置，例如双层面3D NAND快闪存储器装置)的一部分的部分剖面透视图。微电子装置结构1102可包含与上面参考图1的存储器晶片104、图2的存储器晶片204、图3A及图3B的存储器晶片300以及图4的存储器晶片430讨论的结构大体上类似的结构。如图11所展示，微电子装置结构1102包含类似于图1及图2的位线114以及图4的位线420的位线1104；存取线1112；类似于图3B的导电接触结构318的导电接触结构1132；以及图3A的字线驱动器区域302处的阶梯结构1126。尽管未展示，但类似于图1到图9的隔离装置102、202、410、500、600、700、800或900的隔离装置可提供在与存储器单元1106横向偏移(例如，在装置层中)的隔离装置区域中，如针对图3A的隔离装置区域308所说明。

阶梯结构1126界定用于将存取线1112连接到导电结构1110的接触区域，类似于图1及图2的存取线120。微电子装置结构1102可包含存储器单元1106(例如，由图1的NAND柱126界定的数据存储元件116，由图4的NAND柱416界定的数据存储元件414)的垂直串1114，其可彼此串联电连接。垂直串1114可垂直(例如在Z方向上)且正交于导电线及层级1110延伸，所述导电线及层级例如位线1104、源极层级1108、导电层级1110、存取线1112、第一选择栅极1124(例如图4的选择栅极晶体管412的上选择栅极、漏极侧选择栅极(SGD)、栅极电极)、选择线1116及第二选择栅极1118(例如下选择栅极、源极侧选择栅极(SGS))。第一选择栅极1124可被水平划分(例如，在Y方向上)成通过狭槽结构1128彼此水平分离(例如，在Y方向上)的多个块1130。

垂直导电接触件1120可如展示那样将组件彼此电连接。例如，选择线1116可电连接到第一选择栅极1124，且存取线1112可电连接到导电结构1110。微电子装置1100还可包含定位于存储器阵列下方的控制单元1122，其可包含经配置以控制微电子装置1100的其它特征(例如，存储器单元1106的垂直串1114)的各种操作的控制逻辑装置。通过非限制性实例，控制单元1122可包含以下中的一或多者(例如每一者)：电荷泵(例如V

第一选择栅极1124可在第一方向(例如X方向)上水平延伸，且可在垂直串1114的第一端(例如上端)处电连接到存储器单元1106的垂直串1114的相应第一群组。第二选择栅极1118可以大体上平面配置形成且可在存储器单元1106的垂直串1114的第二相对端(例如，下端)处电连接到垂直串1114。

位线1104可在与第一选择栅极1124沿其延伸的第一方向成一定角度(例如，垂直)的第二方向上(例如，在Y方向上)水平延伸。位线1104可在垂直串1114的第一端(例如上端)处电连接到垂直串1114的相应第二群组。电连接到相应第一选择栅极1124的垂直串1114的第一群组可与电连接到相应位线1104的垂直串1114的第二群组共享特定垂直串1114。因此，可在特定第一选择栅极1124与特定位线1104的交叉点处选择特定垂直串1114。因此，第一选择栅极1124可用于选择存储器单元1106的垂直串1114的存储器单元1106。

导电结构1110可在相应水平平面中延伸。导电结构1110可垂直堆叠，使得每一导电结构1110电连接到存储器单元1106的所有垂直串1114，且存储器单元1106的垂直串1114垂直延伸穿过导电结构1110的堆叠。导电结构1110可通过绝缘材料彼此垂直分离。导电结构1110可电连接到存储器单元1106或可形成用于存储器单元1106的控制栅极。每一导电结构层1110可电连接到存储器单元1106的特定垂直串1114的一个存储器单元1106。

第一选择栅极1124及第二选择栅极1118可操作以选择特定位线1104与源极层级1108之间的存储器单元1106的特定垂直串1114。因此，特定存储器单元1106可通过操作(例如，通过选择)电连接到特定存储器单元1106的适当第一选择栅极1124、第二选择栅极1118及导电层级1110来选择且电连接到位线1104。

阶梯结构1126可经配置以通过垂直导电接触件1120在存取线1112与导电层级1110之间提供电连接。换句话说，导电层级1110的特定层阶可经由与和特定层级1110电连通的相应垂直导电接触件1120电连通的存取线1112来选择。

位线1104可通过导电接触结构1132(例如，图3B的导电接触结构318)电连接到垂直串1114。

图12是根据一些实施例的计算系统1200的框图。计算系统1200包含可操作地耦合到一或多个存储器装置1202、一或多个非易失性数据存储装置1210、一或多个输入装置1206及一或多个输出装置1208的一或多个处理器1204。在一些实施例中，计算系统1200包含个人计算机(PC)，例如台式计算机、膝上型计算机、平板计算机、移动计算机(例如，智能手机、个人数字助理(PDA))、网络服务器或其它计算机装置。

在一些实施例中，一或多个处理器1204包含中央处理单元(CPU)或配置成控制计算系统1200的其它处理器。在一些实施例中，一或多个存储器装置1202包含随机存取存储器(RAM)，例如易失性数据存储装置(例如，动态RAM(DRAM)静态RAM(SRAM))。在一些实施例中，一或多个非易失性数据存储器装置1210包含硬盘驱动器、固态驱动器、快闪存储器、可擦除可编程只读存储器(EPROM)、其它非易失性数据存储装置或其任何组合。在一些实施例中，一或多个输入装置1206包含键盘1214、定点装置1218(例如，鼠标、跟踪板)、麦克风1212、小键盘1216、扫描仪1220、照相机1228、其它输入装置或其任何组合。在一些实施例中，输出装置1208包含电子显示器1222、扬声器1226、打印机1224、其它输出装置或其任何组合。

存储器装置1202包含图1的设备100、图2的设备200、图3A及图3B的存储器晶片300、图4的设备400、图5的隔离装置500、图6的隔离装置600、图7的隔离装置700、图8A的隔离装置800、图9的隔离装置900及图11的微电子装置1100中的一或多者。在一些实施例中，存储器装置1202经配置以执行图10的方法1000。

下文陈述本公开的额外非限制性实例实施例。

实施例1：一种设备，其包括：存储器晶片，其包含：数据存储元件阵列，所述数据存储元件阵列的所述数据存储元件经配置以响应于施加到其的操作电压电势执行操作；位线，其电连接到所述数据存储元件阵列；及隔离装置，其电连接到所述位线；以及逻辑晶片，其接合到所述存储器晶片，所述逻辑晶片包含通过所述隔离装置电连接到所述位线的逻辑电路系统，所述逻辑电路系统的最大电压电势差容限小于所述操作电压电势与所述逻辑电路系统的参考电压电势之间的操作电压电势差。

实施例2：根据实施例1所述的设备，其中所述隔离装置通过阵列上导电材料电连接到所述位线。

实施例3：根据实施例2所述的设备，其中所述隔离装置包含具有大于或等于所述操作电压电势差的电压电势差容限的晶体管。

实施例4：根据实施例2及3中的一个实施例所述的设备，其中所述存储器晶片进一步包括：第一导电接触件，其将所述阵列上导电材料电连接到所述隔离装置；以及第二导电接触件，其将所述隔离装置电连接到所述逻辑晶片。

实施例5：根据实施例1所述的设备，其中所述隔离装置通过经配置以选择性地将页缓冲器电路系统与所述位线隔离的页缓冲器隔离装置电连接到所述位线。

实施例6：根据实施例5所述的设备，其中所述隔离装置包含具有小于所述操作电压电势差的最大电压电势差容限的晶体管。

实施例7：根据实施例5及6中的一个实施例所述的设备，其中所述隔离装置通过阵列下导电材料电连接到所述位线。

实施例8：根据实施例1到7中的任一实施例所述的设备，其中所述隔离装置中的每一者包含金属氧化物半导体场效应晶体管(MOSFET)，所述MOSFET包含：位于所述MOSFET的第一源极/漏极端子处的高电压节点，所述高电压节点电连接到所述位线中的一者；以及位于所述MOSFET的第二源极/漏极端子处的低电压节点，所述低电压节点电连接到所述逻辑电路系统。

实施例9：根据实施例8所述的设备，其中在所述第一源极/漏极端子处的第一接触件的第一横截面积大于在所述第二源极/漏极端子处的第二接触件的第二横截面积。

实施例10：根据实施例8及9中的一个实施例所述的设备，其中所述MOSFET进一步包含栅极材料，所述栅极材料定位成与距离所述高电压节点相比相对更靠近所述低电压节点。

实施例11：根据实施例10所述的设备，其中所述MOSFET进一步包含位于所述栅极材料与所述高电压节点之间的场板，并且所述场板是从所述栅极材料的延伸部。

实施例12：根据实施例10所述的设备，其中所述MOSFET进一步包含位于所述栅极材料与所述高电压节点之间的场板，并且所述场板与所述栅极材料分离。

实施例13：根据实施例10所述的设备，其中所述MOSFET进一步包含位于所述栅极材料与所述高电压节点之间的场板，并且所述场板与所述MOSFET的作用材料之间的场板氧化物材料的厚度大于200埃。

实施例14：一种操作存储器装置的方法，所述方法包括：将接合到存储器晶片的逻辑晶片的逻辑电路系统与所述存储器晶片的位线电隔离，所述位线电连接到所述存储器晶片的数据存储元件；当所述逻辑电路系统与所述位线电隔离时，向所述数据存储元件中的一或多者施加操作电压电势，所述操作电压电势与所述逻辑电路系统的参考电压电势之间的操作电压电势差大于所述逻辑电路系统的最大电压电势差容限；由所述数据存储元件中的所述一或多者响应于所述操作电压电势执行操作；以及将所述逻辑电路系统电连接到所述位线。

实施例15：根据实施例14所述的方法，其中将所述逻辑电路系统与所述位线电隔离包括取消断言电连接在所述位线中的一者与所述逻辑电路系统之间的隔离装置的栅极端子。

实施例16：根据实施例14所述的方法，其中将所述逻辑电路系统与所述位线电隔离包括取消断言隔离装置的栅极端子及从所述栅极端子的栅极材料延伸的场板，所述隔离装置电连接在所述位线中的一者与所述逻辑电路系统之间。

实施例17：根据实施例14所述的方法，其中将所述逻辑电路系统与所述位线电隔离包括：取消断言电连接在所述位线中的一者与所述逻辑电路系统之间的隔离装置的栅极端子；以及断言在所述隔离装置的所述栅极端子与源极/漏极之间的与所述栅极端子电隔离的场板。

实施例18：根据实施例14至17中的任一实施例所述的方法，其中响应于所述操作电压电势执行所述操作包括执行擦除操作。

实施例19：一种设备，其包括：高电压晶片，其包含：高电压电路系统，其经配置以响应于操作电压电势操作；隔离装置，其电连接到所述高电压电路系统；以及导电接触结构，其通过所述隔离装置电连接到所述高电压电路系统；以及低电压晶片，其接合到所述高电压晶片，所述低电压晶片包含电连接到所述导电接触结构的低电压电路系统，所述低电压晶片的最大电压电势差容限小于所述操作电压电势与所述低电压晶片的参考电压电势之间的高电压电势差。

实施例20：根据实施例19所述的设备，其中：所述高电压晶片包括NAND存储器晶片；所述操作电压电势是擦除电压电势，所述擦除电压电势经配置以擦除由所述NAND存储器晶片的数据存储元件存储的数据；且所述低电压晶片包括逻辑晶片。

如在本公开中所使用的，术语“模块”或“组件”可指经配置以执行模块或组件及/或软件对象或软件例程的动作的特定硬件实施方案，所述软件对象或软件例程可存储在计算系统的通用硬件(例如，计算机可读媒体、处理装置)上及/或由所述通用硬件执行。在一些实施例中，本公开中描述的不同组件、模块、引擎及服务被实施为在计算系统上执行的对象或过程(例如，作为单独的线程)。虽然本公开中描述的一些系统及方法通常被描述为以软件实施(存储在通用硬件上及/或由通用硬件执行)，但特定硬件实施方案或软件及特定硬件实施方案的组合也是可能的及被考虑的。

如在本公开中使用的，关于多个元件的术语“组合”可包含所有元件的组合或一些元件的各种不同子组合中的任一者。例如，短语“A、B、C、D或其组合”可指A、B、C或D中的任一者；A、B、C及D中的每一者的组合；以及A、B、C或D的任何子组合，例如A、B及C；A、B及D；A、C及D；B、C及D；A及B；A及C；A及D；B及C；B及D；或C及D。

在本公开中且尤其在所附权利要求书(例如所附权利要求书的主体)中使用的术语通常希望为“开放”术语(例如，术语“包含”应被解译为“包含，但不限于”，术语“具有”应被解译为“至少具有”，术语“包含”应被解译为“包含，但不限于”)。

另外，如果预期特定数目个所引入的权利要求陈述，那么此意图将明确地陈述于权利要求书中，且在没有此陈述的情况下，不存在此意图。举例来说，作为对理解的帮助，以下所附权利要求书可含有用于引入权利要求陈述的介绍性短语“…中的至少一者”及“…中的一或多者”的使用。但是，即使在相同权利要求书包含介绍性短语“一或多个”或“至少一个”及例如“一”或“一个”的不定冠词(例如，“一”及/或“一个”通常应解释为指“至少一个”或“一或多个”)时，也不应将此类短语的使用理解为暗示通过不定冠词“一”或“一个”引入的权利要求陈述将含有此引入权利要求陈述的任何特定权利要求书限于仅含有一个此陈述的实施例；对于用于引入权利要求陈述的定冠词的使用同样适用。

另外，即使明确陈述引入的权利要求陈述的特定数量，所属领域的技术人员应认识到，此陈述应解释为意指至少所陈述的数量(例如，无其它修饰语的“两个陈述”的裸陈述，意指至少两个陈述，或两个或两个以上陈述)。此外，在使用类似于“A、B及C中的至少一者”或“A、B及C中的一或多者”的约定的情况下，通常此构造希望包含单独的A、单独的B、单独的C、A及B一起、A及C一起、B及C一起或A、B及C一起。

此外，无论是在描述、权利要求书中还是在附图中，呈现两个或两个以上替代项目的任何分离性字词或短语应理解为考虑包含所述项目的一者、所述项目的任一者或两个项目的可能性。例如，短语“A或B”应理解为包含“A”或“B”或“A及B”的可能性。

尽管在本文已经相对于某些说明的实施例描述了本公开，但是所属领域的一般技术人员将认识到并理解本发明不限于此。而是，在不脱离下文所主张的本发明及其法律等效物的范围的情况下，可对所说明及所描述的实施例进行许多添加、删除及修改。另外，来自一个实施例的特征可与另一实施例的特征组合同时仍包含在本发明的范围内。