半导体结构的制备方法以及半导体结构

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体结构的制备方法以及半导体结构。

背景技术

随着半导体技术的发展，出现了浅沟槽隔离(Shallow Trench Isolation，STI)结构，STI结构由于具有较佳的隔离特性而被普遍应用在半导体结构中。传统的半导体结构的制备过程中，在形成STI结构时，很容易于STI结构的顶部侧边缘处形成边槽(divot)。而在后续的工艺过程中，经几道工艺(例如进行多次的清洗工艺)后divot的尺寸会进一步被扩大，从而导致在后续形成半导体结构的栅极结构时，栅极结构在divot处容易形成向下的凸起(protrusion)，并引起半导体结构出现介质层时变击穿(Time-Dependent DielectricBreakdown，TDDB)现象，进而导致传统的半导体结构存在可靠性较低的问题。

发明内容

基于此，有必要针对传统的半导体结构的可靠性较低的问题提供一种半导体结构的制备方法以及半导体结构。

为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法，包括：

提供衬底，所述衬底内设有浅沟槽隔离结构；所述浅沟槽隔离结构的顶部侧边缘与所述衬底之间形成有边槽；

于所述衬底的上表面形成牺牲层；

于所述牺牲层的上表面、所述浅沟槽隔离结构的上表面以及所述边槽中形成填充介质层；

去除位于所述牺牲层上表面和位于所述浅沟槽隔离结构上表面的所述填充介质层以及部分的所述浅沟槽隔离结构，保留所述边槽中的所述填充介质层。

上述半导体结构的制备方法，通过于提供的衬底内设有浅沟槽隔离结构，且所述浅沟槽隔离结构的顶部侧边缘与所述衬底之间形成有边槽；并于所述衬底的上表面形成牺牲层，于所述牺牲层的上表面、所述浅沟槽隔离结构的上表面以及所述边槽中形成填充介质层；并去除位于所述牺牲层上表面和位于所述浅沟槽隔离结构上表面的所述填充介质层以及部分的所述浅沟槽隔离结构，从而能够保留所述边槽中的所述填充介质层，从而在后续的制备工艺中，在边槽处能够避免形成向下的凸起缺陷，从而能够提高半导体结构的可靠性。

在其中一个实施例中，所述去除位于所述牺牲层上表面和位于所述浅沟槽隔离结构上表面的所述填充介质层以及部分的所述浅沟槽隔离结构之后，所述方法还包括：

去除所述牺牲层以暴露出所述衬底的上表面；

于所述衬底的上表面以及所述浅沟槽隔离结构的上表面形成栅极结构。

在其中一个实施例中，所述于所述衬底的上表面以及所述浅沟槽隔离结构的上表面形成栅极结构，包括：

于所述衬底的上表面形成栅极氧化层；

于所述栅极氧化层的上表面以及所述浅沟槽隔离结构的上表面形成栅极材料层；所述栅极氧化层与所述栅极材料层共同构成所述栅极结构。

在其中一个实施例中，形成所述栅极结构之后，所述方法还包括：

于所述栅极结构相对两侧的所述衬底内形成源区以及漏区。

在其中一个实施例中，所述提供衬底之后，于所述衬底的上表面形成牺牲层之前，所述方法还包括：

于所述衬底的上表面以及所述浅沟槽隔离结构的上表面形成衬垫氧化层；

去除所述衬垫氧化层，在去除过程中，所述浅沟槽隔离结构的顶部侧边缘与所述衬底之间形成所述边槽。

在其中一个实施例中，所述于所述牺牲层的上表面、所述浅沟槽隔离结构的上表面以及所述边槽中形成填充介质层，包括：

采用原子层沉积工艺于所述牺牲层的上表面、所述浅沟槽隔离结构的上表面以及所述边槽中形成填充介质层。

在其中一个实施例中，所述去除位于所述牺牲层上表面和位于所述浅沟槽隔离结构上表面的所述填充介质层以及部分的所述浅沟槽隔离结构，包括：

采用机械研磨工艺同时去除位于所述牺牲层上表面和位于所述浅沟槽隔离结构上表面的所述填充介质层以及部分的所述浅沟槽隔离结构。

另一方面，本申请还提供了一种半导体结构，包括：

衬底，所述衬底内设有浅沟槽隔离结构；所述浅沟槽隔离结构的顶部侧边缘与所述衬底之间具有边槽；

填充介质层，位于所述边槽中。

上述半导体结构，包括衬底以及填充介质层；所述衬底内设有浅沟槽隔离结构，所述浅沟槽隔离结构的顶部侧边缘与所述衬底之间具有边槽。由于所述边槽中填充有所述填充介质层，从而在边槽处能够避免形成向下的凸起缺陷，从而能够提高半导体结构的可靠性。

在其中一个实施例中，所述半导体结构还包括栅极结构，所述栅极结构位于所述衬底的上表面以及所述浅沟槽隔离结构的上表面。

在其中一个实施例中，所述半导体结构还包括源区以及漏区，所述源区以及所述漏区位于所述栅极结构相对两侧的所述衬底内。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的半导体结构的制备方法的步骤流程图；

图2为一实施例中提供的半导体结构的制备方法中步骤S101所得结构的截面结构示意图；

图3为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的截面结构示意图；

图4为一实施例中提供的半导体结构的制备方法的步骤流程图；

图5为一实施例中提供的半导体结构的制备方法中步骤S401所得结构的截面结构示意图；

图6为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面结构示意图；

图7为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面结构示意图；

图8为一实施例中提供的半导体结构的制备方法的步骤流程图；

图9为一实施例中提供的半导体结构的制备方法中步骤S801所得结构的截面结构示意图；

图10为一实施例中提供的半导体结构的制备方法中步骤S802所得结构的截面结构示意图；

图11为一实施例中提供的半导体结构的制备方法中步骤S802的步骤流程图；

图12为一实施例中提供的半导体结构的制备方法中步骤S8021所得结构的截面结构示意图；

图13为一实施例中提供的半导体结构的制备方法中步骤S8022所得结构的截面结构示意图。

附图标记说明：10-衬底，101-浅沟槽隔离结构，1011-边槽，20-牺牲层，30-衬垫氧化层，40-填充介质层，50-栅极结构，501-栅极氧化层，502-栅极材料层。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

传统的半导体结构的制备过程中，在形成浅沟槽隔离(Shallow TrenchIsolation，STI)结构时，很容易于STI结构的顶部侧边缘处形成边槽(divot)。而在后续的工艺过程中，经几道工艺(例如进行多次的清洗工艺)后divot的尺寸会进一步被扩大，从而导致在后续形成半导体结构的栅极结构时，栅极结构在divot处容易形成向下的凸起(protrusion)缺陷，并引起半导体结构出现介质层时变击穿(Time-Dependent DielectricBreakdown，TDDB)现象，进而导致传统的半导体结构存在可靠性较低的问题。

请参阅图1，本申请提供了一种半导体结构的制备方法，包括如下步骤：

S101：提供衬底，衬底内设有浅沟槽隔离结构；浅沟槽隔离结构的顶部侧边缘与衬底之间形成有边槽；

S102：于衬底的上表面形成牺牲层；

S103：于牺牲层的上表面、浅沟槽隔离结构的上表面以及边槽中形成填充介质层；

S104：去除位于牺牲层上表面和位于浅沟槽隔离结构上表面的填充介质层以及部分的浅沟槽隔离结构，保留边槽中的填充介质层。

由于边槽被填充介质层所填充，从而在后续半导体结构的制备方法的制备过程中，在边槽处能够避免形成向下的凸起缺陷，从而制备出的半导体结构不容易出现TDDB现象，从而能够提高半导体结构的可靠性。

上述半导体结构的制备方法，通过于提供的衬底内设有浅沟槽隔离结构，且浅沟槽隔离结构的顶部侧边缘与衬底之间形成有边槽；并于衬底的上表面形成牺牲层，于牺牲层的上表面、浅沟槽隔离结构的上表面以及边槽中形成填充介质层；并去除位于牺牲层上表面和位于浅沟槽隔离结构上表面的填充介质层以及部分的浅沟槽隔离结构，从而能够保留边槽中的填充介质层，从而在后续的制备工艺中，在边槽处能够避免形成向下的凸起缺陷，从而能够提高半导体结构的可靠性。

在步骤S101中，请参阅图1中的步骤S101以及图2，提供衬底10，衬底10内设有浅沟槽隔离结构101；浅沟槽隔离结构101的顶部侧边缘与衬底10之间形成有边槽1011。

其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。

其中，浅沟槽隔离结构101中填充的介质材料可以为本领域公知的任意合适的介质材料，例如可以为二氧化硅、氟硅玻璃、未掺杂的硅酸盐玻璃(USG)或正硅酸四乙酯中的一种或多种的组合，本实施例在此不作限制。

在步骤S102中，请参阅图1中的步骤S102以及图3，于衬底10的上表面形成牺牲层20。

其中，牺牲层20的材料可以为本领域公知的任意合适的牺牲层材料，例如可以包括多晶硅、单晶硅、氮化硅、氧化硅、金属或光刻胶中的一种或多种的组合，本实施例在此不做限制。根据不同的牺牲层材料可以有不同的牺牲层制备工艺，例如，牺牲层20的材料可以为氧化硅，此时可以通过炉管工艺在衬底10的上表面形成一层氧化硅以作为牺牲层20。当然，还可以通过其他合适的制备工艺制备出不同材质的牺牲层20，本实施例在此不作限制。

可选的，在一个实施例中，在执行步骤S101之后，且在执行步骤S102之前，如图4所示，半导体结构的制备方法还可以包括如下步骤：

S401：于衬底10的上表面以及浅沟槽隔离结构101的上表面形成衬垫氧化层30，如图5所示，此时浅沟槽隔离结构101的顶部侧边缘与衬底10之间还未形成边槽1011；

S402：去除衬垫氧化层30，在去除过程中，浅沟槽隔离结构101的顶部侧边缘与衬底10之间形成边槽1011，如图2所示。

可选的，在步骤S402之后，还可以包括如下步骤：对衬底10的上表面以及浅沟槽隔离结构101的上表面进行清洗工艺，以去除一些残留杂质。同时，在清洗工艺的过程中，由于浅沟槽隔离结构101里填充的介质材料也会被损耗一些，故边槽1011的尺寸会被进一步扩大。

在步骤S103中，请参阅图1中的步骤S103以及图6，于牺牲层20的上表面、浅沟槽隔离结构101的上表面以及边槽1011中形成填充介质层40。

其中，填充介质层40的材料可以为本领域公知的任意合适的介质材料，例如可以为氮化钛(TiN)、氮化硅(SiN)、氮氧化硅(SiON)、二氧化硅(SiO2)、中的一种或多种的组合，本实施例在此不作限制。

在一个实施例中，采用原子层沉积(Atomic Layer Deposition,ALD)工艺于牺牲层20的上表面、浅沟槽隔离结构101的上表面以及边槽1011中形成填充介质层40。

可选的，形成填充介质层40的工艺还可以包括物理气相淀积(Physical VaporDeposition，PVD)工艺、化学气相淀积(Chemical Vapor Deposition，CVD)工艺、等离子体增强型化学气相淀积(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺或低压化学气相淀积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺。可以根据填充介质层40的材料以及不同的制备工艺要求选择合适的制备工艺以形成填充介质层40。

在步骤S104中，请参阅图1中的步骤S104以及图7，去除位于牺牲层20上表面和位于浅沟槽隔离结构101上表面的填充介质层40以及部分的浅沟槽隔离结构101，保留边槽1011中的填充介质层40。

在一个实施例中，采用机械研磨工艺同时去除位于牺牲层20上表面和位于浅沟槽隔离结构101上表面的填充介质层40以及部分的浅沟槽隔离结构101。

通过将牺牲层20作为填充介质层40的研磨停止层，以进行机械研磨工艺。在机械研磨工艺中，若检测到牺牲层20暴露出上表面，则说明位于牺牲层20上表面和位于浅沟槽隔离结构101上表面的填充介质层40已基本被研磨去除。同时可以理解的是，经机械研磨工艺后，如图7所示，部分的浅沟槽隔离结构101也被去除，此时浅沟槽隔离结构101的上表面与牺牲层20的上表面保持齐平，同时能够使边槽1011中的填充介质层40得以保留。

在一个实施例中，如图8至图10所示，在执行步骤S104之后，半导体结构的制备方法还可以包括如下步骤：

S801：去除牺牲层20以暴露出衬底10的上表面，如图9所示；

S802：于衬底10的上表面以及浅沟槽隔离结构101的上表面形成栅极结构50，如图10所示。

可选的，在步骤S801之前，还可以包括：采用离子注入(Implant)工艺于衬底10内对应形成阱区，形成阱区后再执行步骤S801以去除牺牲层20。

在进行离子注入工艺的过程中，牺牲层20可以避免衬底10本身直接遭受离子轰击而产生缺陷。同时，在离子注入工艺结构后，通过去除牺牲层20，即可得到表面无损伤以及缺陷的衬底10，从而便于进行后续的制备工艺。

为了便于理解本方案，附图中的图7中的牺牲层20看起来有一定的厚度，但在实际的制备工艺中，牺牲层20的厚度通常较薄。因此，经步骤801去除牺牲层20后，如图9所示，由于去除了牺牲层20而导致的浅沟槽隔离结构101的上表面与衬底10的上表面之间的高度差基本可以被忽略。因此图9中的浅沟槽隔离结构101的上表面与衬底10的上表面基本可以视为是齐平的。当然，对于其他合适的应用场景而言，牺牲层20的厚度也可以做得较厚。

另外，在步骤S802中，如图10所示，在形成栅极结构50时，由于边槽1011被填充介质层40所填充，从而栅极结构50在边槽1011处不会形成向下的凸起缺陷，从而半导体结构不容易出现TDDB现象，从而能够提高半导体结构的可靠性。

在一个实施例中，如图11至图13所示，上述步骤S802，具体包括如下步骤：

S8021：于衬底10的上表面形成栅极氧化层501，如图12所示；

S8022：于栅极氧化层501的上表面以及浅沟槽隔离结构101的上表面形成栅极材料层502；栅极氧化层501与栅极材料层502共同构成栅极结构50，如图13所示。

可选的，在步骤S8021之前，还可以包括如下步骤：对衬底10的上表面以及浅沟槽隔离结构101的上表面进行清洗工艺，以去除一些残留杂质，从而能够形成更好的栅极氧化层501。同时，在清洗工艺的过程中，由于浅沟槽隔离结构101里填充的介质材料也将会被继续损耗，故边槽1011的尺寸会被进一步扩大。

可选的，可以采用炉管工艺于衬底10的上表面形成栅极氧化层501。当然，也可以采用其他合适的工艺形成栅极氧化层501，本实施例在此不作限制。另外，为了便于理解本方案，附图中的图12中的栅极氧化层501看起来有一定的厚度，但在实际的制备工艺中，栅极氧化层501的厚度通常较薄可以忽略。当然，对于其他合适的应用场景而言，栅极氧化层501的厚度也可以做得较厚。

其中，栅极材料层502的材料可以为本领域公知的任意合适的栅极材料，例如可以为多晶硅，也可以为其他合适的金属栅极材料等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。

在一个实施例中，在执行上述步骤S802之后，还可以包括：于栅极结构50相对两侧的衬底10内形成源区(未示出)以及漏区(未示出)。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。

本申请还提供了一种半导体结构，如图9所示，半导体结构包括衬底10以及填充介质层40；其中，衬底10内设有浅沟槽隔离结构101，浅沟槽隔离结构101的顶部侧边缘与衬底10之间具有边槽1011；填充介质层40位于边槽1011中。

由于边槽1011被填充介质层40所填充，从而在后续半导体结构的制备方法的制备过程中，在边槽1011处能够避免形成向下的凸起缺陷，从而制备出的半导体结构不容易出现TDDB现象，从而能够提高半导体结构的可靠性。

上述半导体结构，包括衬底10以及填充介质层40；衬底10内设有浅沟槽隔离结构101，浅沟槽隔离结构101的顶部侧边缘与衬底10之间具有边槽1011。由于边槽1011中填充有填充介质层40，从而在边槽1011处能够避免形成向下的凸起缺陷，从而能够提高半导体结构的可靠性。

其中，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。

其中，浅沟槽隔离结构101中填充的介质材料可以为本领域公知的任意合适的介质材料，例如可以为二氧化硅、氟硅玻璃、未掺杂的硅酸盐玻璃(USG)或正硅酸四乙酯中的一种或多种的组合，本实施例在此不作限制。

其中，填充介质层40的材料可以为本领域公知的任意合适的介质材料，例如可以为氮化钛(TiN)、氮化硅(SiN)、氮氧化硅(SiON)、二氧化硅(SiO2)、中的一种或多种的组合，本实施例在此不作限制。

在一个实施例中，如图10所示，半导体结构还包括栅极结构50，栅极结构50位于衬底10的上表面以及浅沟槽隔离结构101的上表面。

如图10所示，由于边槽1011被填充介质层40所填充，从而栅极结构50在边槽1011处不会形成向下的凸起缺陷，从而半导体结构不容易出现TDDB现象，从而能够提高半导体结构的可靠性。

在一个实施例中，如图13所示，栅极结构50还包括栅极氧化层501以及栅极材料层502；栅极氧化层501位于衬底10的上表面，栅极材料层502位于栅极氧化层501的上表面以及浅沟槽隔离结构101的上表面。

其中，栅极材料层502的材料可以为本领域公知的任意合适的栅极材料，例如可以为多晶硅，也可以为其他合适的金属栅极材料等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为P型，也可以为N型，本实施例在此不作限制。

在一个实施例中，半导体结构还包括源区以及漏区，源区以及漏区位于栅极结构50相对两侧的衬底10内。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。