具有外延竖直半导体沟道的三维存储器器件及其制造方法

本申请要求提交于2019年3月1日的美国非临时专利申请序列号16/290,277的优先权权益，该美国非临时专利申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及使用外延竖直半导体沟道的三维存储器器件及其制造方法。

背景技术

每一单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个实施方案，半导体结构包括接合到支撑管芯的存储器管芯。存储器管芯包括：绝缘层和导电层的交替堆叠，该交替堆叠位于包含单晶衬底半导体材料的衬底上方；和存储器堆叠结构，该存储器堆叠结构延伸穿过交替堆叠并且包含相应存储器膜和包含单晶沟道半导体材料的相应竖直半导体沟道。支撑管芯包含外围电路。

根据本公开的另一个实施方案，一种形成半导体结构的方法包括：在存储器管芯的衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中衬底包含单晶衬底半导体材料，并且其中牺牲材料层形成为导电层或随后被替换为导电层；穿过交替堆叠形成存储器开口；在存储器开口中形成存储器膜；用单晶半导体沟道材料部分填充未用存储器膜填充的存储器开口的体积，该单晶半导体沟道材料部分具有第一导电类型的掺杂并且与单晶衬底半导体材料外延对准；以及将包含外围电路的支撑管芯接合到存储器管芯。

附图说明

图1是根据本公开的实施方案的在衬底半导体层上形成半导体材料层之后的示例性结构的示意性竖直剖面图。

图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性竖直剖面图。

图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。

图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。

图4B是图4A的示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。

图5A至图5G是根据本公开的实施方案的在形成存储器堆叠结构和其中的漏极区期间，示例性结构内的存储器开口的顺序示意性竖直剖面图。

图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。

图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。

图7B是图7A的示例性结构的局部透视俯视图。竖直平面A-A’为图7A的示意性竖直剖面图的平面。

图8是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。

图9A至图9D是根据本公开的实施方案的在形成导电层期间的示例性结构的区的顺序竖直剖面图。

图10是图9D的处理步骤处的示例性结构的示意性竖直剖面图。

图11A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。

图11B是图11A的示例性结构的局部透视俯视图。竖直平面A-A′是图11A的示意性竖直剖面图的平面。

图12A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。

图12B是图12A的示例性结构的区的放大视图。

图13A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。

图13B是图13A的示例性结构的俯视图。竖直平面A-A’为图13A的示意性竖直剖面图的平面。

图14是在形成包括存储器侧接合垫的存储器管芯之后的示例性结构的竖直剖面图。

图15是根据本公开的实施方案的在将支撑管芯接合到存储器管芯之后的示例性结构的竖直剖面图。

图16是根据本公开的实施方案的在减薄支撑管芯并且形成外部接合垫之后的示例性结构的竖直剖面图。

具体实施方式

随着三维存储器器件中的字线的总数的增加，竖直NAND串的竖直半导体沟道变得更长，从而减小了竖直半导体沟道的导通电流。为了竖直地缩放三维存储器器件并提供更多数量的字线的堆叠，在各种公开的实施方案中，可以通过使用外延竖直半导体沟道来增加竖直半导体沟道的导通电流。本文所讨论的各种实施方案涉及使用外延竖直半导体沟道的三维存储器器件及其制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿着偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿着竖直方向或基本上竖直的方向是直的，并且可包括或可不包括沿着垂直于竖直方向或基本上竖直方向的方向的曲率。

单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional StructureMemory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。

一般来讲，半导体封装件(或“封装件”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装件或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参考图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造包含竖直NAND存储器器件的器件结构。示例性结构包括衬底(9，10)，该衬底包含单晶衬底半导体材料，即位于衬底中的单晶半导体材料。衬底(9，10)可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包含至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底(9，10)可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。整个衬底(9，10)可基本上由单晶衬底半导体材料组成，该单晶衬底半导体材料可以是单晶硅。在一个实施方案中，半导体材料层10的单晶衬底半导体材料可以具有第一导电类型的掺杂，该掺杂可以是p型或n型。在一个实施方案中，可以在衬底半导体层9的上部部分中提供各种掺杂阱，以将半导体材料层10与衬底半导体层9电隔离。例如，可以使用多个p-n结来提供嵌套式掺杂阱结构。

如本文所用，“半导体材料”是指具有在1.0×10

任选的半导体材料层10(如果存在)可以通过沉积单晶半导体材料(例如通过外延沉积工艺)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的楼梯区300可邻近存储器阵列区100提供。

参考图2，在衬底(9，10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。

交替的多个的堆叠在本文中被称为交替堆叠(32，42)。在一个实施方案中，交替堆叠(32，42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，该第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。

牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

牺牲材料层42可包含绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。

在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。

牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。

虽然本公开使用间隔物材料层是随后被替换为导电层的牺牲材料层42的实施方案来描述，但是本文明确设想了其中牺牲材料层形成为导电层的实施方案。在此类实施方案中，可以省略用于用导电层替换间隔物材料层的步骤。

任选地，绝缘帽盖层70可形成在交替堆叠(32，42)上方。绝缘帽盖层70包含与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包含如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。

参考图3，通过图案化楼梯区300中的交替堆叠(32，42)的一部分来形成阶梯式表面。阶梯式表面的区也可称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。

平台区形成在楼梯区300中，该楼梯区邻近存储器阵列区100形成。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9，10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。

在交替堆叠(32，42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32，42)内的任何覆盖在上面的牺牲材料层42横向延伸得远。平台区包括交替堆叠(32，42)的阶梯式表面，这些阶梯式表面从交替堆叠(32，42)内的最底部层持续地延伸到交替堆叠(32，42)内的最顶部层。

阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和牺牲材料层42的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿着第一水平方向hd1形成楼梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。楼梯的每个列可彼此竖直地偏移，使得牺牲材料层42中的每个牺牲材料层在楼梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列楼梯，使得一列楼梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列楼梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可以使用与牺牲材料层42的物理暴露的表面具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿着一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列楼梯内的竖直阶梯可沿着第一水平方向hd1布置，并且楼梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。

通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。在将氧化硅用于后向阶梯式介电材料部分65的实施方案中，后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。

参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和反向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化的光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32，42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器阵列区100的存储器开口49和楼梯区300的支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32，42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32，42)的位于楼梯区300中的阶梯式表面下方的部分来形成。

存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49和支撑开口19可以从交替堆叠(32，42)的顶表面至少延伸到包括半导体材料层10的最顶部表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶部表面共面。

存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，该衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。

图5A至图5G示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个存储器开口。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。

参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32，42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32，42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图5B，任选的外延基座沟道11可以例如通过执行第一选择性外延过程形成在每个存储器开口49和每个支撑开口19的底部部分处。例如，可将示例性结构置于处理室中并加热至沉积温度，该沉积温度可在600摄氏度至1,000摄氏度的范围内。半导体前驱气体、蚀刻剂气体和包含第一导电类型的掺杂剂原子的掺杂剂气体可以同时或交替地流入处理室中以诱导单晶半导体材料的沉积，在每个存储器开口49的底部和每个支撑开口19的底部处与半导体材料层10的单晶衬底半导体材料外延对准。沉积的单晶半导体材料在本文中被称为单晶柱半导体材料。

半导体前驱气体包括在解离时生成半导体原子的气体。例如，半导体前驱气体可以包括硅烷(SiH

载气(例如氢气、氩气或氮气)可以用于在处理室中提供均匀的气流。可调节载气的流速，使得第一选择性外延工艺的总压力在5托至200托的范围内。如果工艺温度大于700摄氏度，则氢气或氩气可用作载气以防止半导体表面氮化。在第一选择性外延工艺之前可执行使用氢氟酸的湿法蚀刻，以从半导体材料层10的物理暴露的表面移除表面氧化物材料。可在升高的温度下执行氢退火，以在第一选择性外延工艺之前移除任何自然氧化物并提供原子排序的半导体表面。

第一选择性外延工艺在存储器开口49和支撑开口19的底部区域处生长外延基座沟道11，同时抑制任何半导体材料从介电表面(诸如存储器膜50、交替堆叠(32，42)和后向阶梯式介电材料部分65的表面)的生长。外延基座沟道11包括与半导体材料层10和衬底半导体层9的单晶衬底半导体材料外延对准的单晶柱半导体材料。

在一个实施方案中，可以在包括最底部牺牲材料层42的顶表面的水平平面上方形成每个外延基座沟道11的顶表面。在这种情况下，随后可以通过用导电材料层替换最底部牺牲材料层42来形成源极选择栅极电极。外延基座沟道11可以是晶体管沟道的一部分，其在随后要在衬底(9，10)中形成的源极区和随后要在存储器开口49的上部部分中形成的漏极区之间延伸。存储器腔体49′存在于外延基座沟道11上方的存储器开口49的未填充部分中。

在一个实施方案中，外延基座沟道11可以具有第一导电类型的掺杂，其与半导体材料层10的导电类型是相同的。如果不存在半导体材料层10，则外延基座沟道11可直接形成在衬底半导体层9上，其可以具有第一导电类型的掺杂。外延基座沟道11中的第一导电类型的掺杂剂的原子浓度可以在1.0×10

参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的牺牲覆盖材料层601的层堆叠可以顺序地沉积在存储器开口49中。

阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。

介电金属氧化物的非限制性示例包括氧化铝(Al

另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或它们的组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。

在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直地间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。

电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或它们的组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包含绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包含介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

任选的牺牲覆盖材料层601包括在蚀刻穿过隧穿介电层56、电荷存储层54和阻挡介电层52的后续各向异性蚀刻步骤期间用作蚀刻掩模的材料。另外，牺牲覆盖材料层601的材料可被选择为使得第一覆盖材料层601可随后在各向同性蚀刻工艺中对于隧穿介电层56的材料选择性地移除。例如，牺牲覆盖材料层601可以包含非晶硅、多晶硅、硅锗合金、非晶碳或聚合物材料。牺牲覆盖材料层601可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成。牺牲覆盖材料层601的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。存储器腔体49′形成在每个存储器开口49的未填充有沉积的材料层(52，54，56，601)的体积中。

参考图5D，使用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的牺牲覆盖材料层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的牺牲覆盖材料层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除牺牲覆盖材料层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49′的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻步骤来蚀刻牺牲覆盖材料层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。

牺牲覆盖材料层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的电荷存储层。

外延基座沟道11的表面可以在每个存储器腔体49′的底部和每个支撑腔体的底部(其是支撑开口19的未填充部分)处通过牺牲覆盖材料层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下方。每个外延基座沟道11的顶表面的一部分可以在每个存储器开口49的底部处从阻挡介电层52的底表面竖直地凹陷一定的凹陷距离。

存储器开口49中的阻挡介电层52、电荷存储层54和隧穿介电层56的组构成存储器膜50，该存储器膜包括多个电荷存储区(包括电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。一般来讲，可通过在存储器开口49内形成包含电荷俘获材料的电荷存储层54并且通过在电荷存储层54上直接形成隧穿介电层，来提供存储器膜50。

在一个实施方案中，牺牲覆盖材料层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁，即，位于相同竖直平面内的侧壁。每个存储器膜50形成在外延基座沟道11中的相应一个外延基座沟道的顶表面上。

参考图5E，牺牲覆盖材料层601可对于隧穿介电层56的材料选择性地移除。例如，如果牺牲覆盖材料层601包括非晶碳，则可以通过灰化来移除牺牲覆盖材料层601。如果牺牲覆盖材料层601包括未掺杂的非晶硅，则可执行使用稀释三甲基-2-羟乙基氢氧化铵(“TMY”)、稀释四甲基氢氧化铵(TMAH)或稀释KOH溶液的湿法蚀刻工艺以移除牺牲覆盖材料层601。

参考图5F，可以执行第二选择性外延工艺以从外延基座沟道11的每个物理暴露的表面外延生长单晶半导体材料，诸如单晶硅。单晶半导体材料形成在每个存储器腔体49′内，使得每个存储器腔体49′的整个体积由单晶半导体材料填充。可通过平面化工艺(诸如凹陷蚀刻工艺和/或化学机械平面化工艺)来移除单晶半导体材料的形成于包括绝缘帽盖层70的顶表面的水平平面上方的多余部分。单晶半导体沟道材料部分160可以形成在每个存储器开口49中。每个单晶半导体沟道材料部分160可以延伸穿过存储器膜50中的开口，并且接触下层外延基座沟道11的底表面和侧壁。

每个单晶半导体沟道材料部分160可以填充未填充有外延基座沟道11和存储器膜50的存储器开口49的体积。单晶半导体沟道材料部分160可以具有第一导电类型的掺杂，并且可以与衬底(9，10)的单晶衬底半导体材料外延对准。单晶半导体沟道材料部分160可以直接形成在隧穿介电层56上。

第二选择性外延工艺可以例如通过将示例性结构设置在处理室中来执行。可以将处理室加热到可以在850摄氏度至1,100摄氏度(诸如900摄氏度至1,050摄氏度)范围内的沉积温度，以提供高沉积速率。半导体前驱气体、蚀刻剂气体和包含第一导电类型的掺杂剂原子的掺杂剂气体可以同时或交替地流入处理室中以诱导单晶半导体材料的沉积，在每个存储器开口49的底部和每个支撑开口19的底部处与半导体材料层10的单晶衬底半导体材料外延对准。

当示例性结构处于沉积温度时，半导体前驱气体、蚀刻剂气体和掺杂剂气体可流入处理室中。如果蚀刻剂气体作为半导体前驱气体分解的副产物产生，则外部供应的蚀刻剂气体是任选的。半导体前驱气体包括在解离时生成半导体原子的气体。在一个实施方案中，可选择半导体前驱气体以提供大于100nm/分钟的沉积速率。第二选择性外延工艺可使用硅烷(SiH

载气(例如氢气、氩气或氮气)可以用于在处理室中提供均匀的气流。可调节载气的流速，使得第一选择性外延工艺的总压力在5托至200托的范围内。在第二选择性外延工艺期间，氢气或氩气可用作载气。在第二选择性外延工艺之前可执行使用氢氟酸的湿法蚀刻，以从外延基座沟道11的物理暴露的表面移除表面氧化物材料。可在升高的温度下执行氢退火，以在第一选择性外延工艺之前移除任何自然氧化物并提供原子排序的半导体表面。

第二选择性外延工艺可以仅从物理暴露的半导体表面，即，从外延基座沟道11的物理暴露的半导体表面，生长单晶半导体沟道材料部分160，同时抑制任何半导体材料从介电表面(诸如存储器膜50的表面、交替堆叠(32，42)和后向阶梯式介电材料部分65的生长。单晶半导体沟道材料部分160包括单晶柱半导体材料，该单晶柱半导体材料通过外延基座沟道11的单晶半导体材料与半导体材料层10和衬底半导体层9的单晶衬底半导体材料外延对准。

单晶半导体沟道材料部分160可以具有第一导电类型的掺杂，其与半导体材料层10和外延基座沟道11的导电类型是相同的。单晶半导体沟道材料部分160中的第一导电类型的掺杂剂的原子浓度可以在1.0×10

参考图5G，可以通过注入与第一导电类型相反的第二导电类型的掺杂剂将单晶半导体沟道材料部分160的上部区域转化为漏极区63。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。第二导电类型的掺杂物的注入可通过离子注入或通过等离子体掺杂来执行。漏极区63可具有第二导电类型的净掺杂，其净掺杂物浓度(即，第二导电类型掺杂物的掺杂物浓度小于第一导电类型掺杂物的掺杂物浓度)在5.0×10

每个存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括存储器元件的竖直堆叠的电荷存储层54(包括电荷存储层54的位于牺牲材料层42的层级处的部分)以及任选的阻挡介电层52的组合。存储器开口49内的外延基座沟道11(如果存在)、存储器堆叠结构55和漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的外延基座沟道11(如果存在)、存储器膜50、竖直半导体沟道60和漏极区63的每个组合填充相应支撑开口19并且构成支撑柱结构。

参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。虽然使用其中使用外延基座沟道11的实施方案描述了本公开，但是本文明确设想了其中竖直半导体沟道60直接形成在半导体材料层10或衬底半导体层9上而没有外延基座沟道11的实施方案。

每个存储器堆叠结构55延伸穿过交替堆叠(32，42)，并且包括相应存储器膜50和包含单晶沟道半导体材料的相应竖直半导体沟道60。对于每个相应的米勒指数，具有相同米勒指数的竖直半导体沟道60的单晶沟道半导体材料的晶体学取向和衬底(9，10)的单晶衬底半导体材料的晶体学取向彼此平行。因此，对于竖直半导体沟道60的材料的晶体学结构的任何选定米勒指数，在竖直半导体沟道60中具有选定米勒指数的晶体学方向的空间取向在球形坐标系中具有与在半导体材料层10(如果存在)中和衬底半导体层9中具有选定米勒指数的晶体学方向的空间取向相同的方位角θ和相同的极角φ。

参考图7A和图7B，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32，42)上方并且形成在存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包含与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。

光致抗蚀剂层(未示出)可以施加在接触层级介电层73上方，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以使用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32，42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直地延伸至衬底(9，10)的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300。

在一个实施方案中，背侧沟槽79可以沿着第一水平方向hd1横向地延伸，并且可以沿着第二水平方向hd2彼此横向地间隔开，该第二水平方向垂直于第一水平方向hd1。存储器堆叠结构55可排列成沿着第一水平方向hd1延伸的行。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿着第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻对的背侧沟槽79与漏极选择层级隔离结构72之间，或者位于相邻对的漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。

参考图8和图9A，可例如使用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图9A示出了图8的示例性结构的区。背侧凹陷部43可形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。

对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，在牺牲材料层42包括氮化硅的实施方案中，蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。

每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9，10)上方的多个器件层级。在此实施方案中，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线的空间。

多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底(9，10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和上覆绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

任选的外延基座沟道11和半导体材料层10的物理暴露的表面部分可以通过将半导体材料热转换和/或等离子体转换成介电材料而转换成介电材料部分。例如，可以使用热转换和/或等离子体转换将每个外延基座沟道11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理暴露的表面部分转换成平面的介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面，即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包含介电材料，该介电材料包括与外延基座沟道11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可以包括外延基座沟道11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616可包含介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。

参考图9B，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。

背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过保形沉积工艺诸如原子层沉积(ALD)形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。

背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，背侧阻挡介电层44可以包括氧化硅层。可以通过保形沉积方法诸如化学气相沉积或原子层沉积来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。

参考图9C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，该导电金属材料可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。

参照图9D和图10，金属填充材料沉积在多个背侧凹陷部43中、至少一个背侧沟槽79的侧壁上以及接触层级介电层73的顶表面上，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以使用含氟前驱气体诸如WF

多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。

每个牺牲材料层42可被替换为导电层46。背侧腔体79’可存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层46L的部分中。管状介电间隔物116横向围绕外延基座沟道11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。

参考图11A，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方回蚀刻连续导电材料层46L的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。

每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以不是选择性的，或者可以不使用背侧阻挡介电层44。可以在移除连续导电材料层46L期间移除平面的介电部分616。背侧腔体79′存在于每个背侧沟槽79内。

参考图12A和图12B，可以通过保形沉积工艺在背侧沟槽79中并且在接触层级介电层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。

如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不使用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。

执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。

通过将电剂注入半导体材料层10的物理暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9，10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。每个源极区61可形成在衬底(9，10)的单晶衬底半导体材料内，并且具有第二导电类型的掺杂。

半导体材料层10的在源极区61和多个外延基座沟道11之间延伸的每个上部部分构成用于多个场效应晶体管的水平半导体沟道59。每个水平半导体沟道59通过相应外延基座沟道11连接到多个竖直半导体沟道60。每个水平半导体沟道59接触源极区61和相应的多个外延基座沟道11。水平半导体沟道59包含衬底(9，10)的单晶衬底半导体材料，并且具有第一导电类型的掺杂。

在交替堆叠(32，46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在衬底(9，10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59，11，60)包括存储器堆叠结构55的竖直半导体沟道60。

背侧接触通孔结构76可形成在每个背侧腔体79′内。每个接触通孔结构76可以填充相应背侧腔体79′。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。

可以将覆盖在交替堆叠(32，46)上面的接触层级介电层73用作停止层来平面化该至少一种导电材料。如果使用化学机械平面化(CMP)工艺，则接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。

背侧接触通孔结构76延伸穿过交替叠层(32，46)，并且接触源极区61的顶表面。如果使用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。

参考图13A和图13B，附加接触通孔结构(88，86)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。

参考图14，存储器侧介电材料层960可以沉积在接触层级介电层73上方。各种存储器侧金属互连结构980可以形成在存储器侧介电材料层960中。存储器侧金属互连结构980可以包括位线98，该位线覆盖在存储器堆叠结构55上面并且电连接到漏极区63的相应子集。此外，存储器侧金属互连结构980可以包括附加金属通孔结构和附加金属线结构，该附加金属通孔结构和附加金属线结构提供往返于各种下层元件的电气布线，诸如背侧接触通孔结构76、字线接触通孔结构86、位线98以及可根据需要形成的三维存储器器件的其他节点。存储器侧介电材料层960的厚度可以在300nm至3,000nm的范围内，但是也可以使用更小和更大的厚度。

垫腔可以形成在存储器侧金属互连结构980的上部部分中，使得存储器侧金属互连结构980中的相应一个存储器侧金属互连结构暴露在每个垫腔的底部处。在一个实施方案中，垫腔可被布置成一维阵列或二维阵列，并且可具有相应的多边形、圆形、椭圆形或大致曲线形状。导电材料可以沉积在垫腔中以形成各种存储器侧接合垫988。存储器侧接合垫988可以形成在存储器侧介电材料层960内，该存储器侧介电材料层形成在交替堆叠(32，46)上方。存储器侧接合垫988可以电连接到存储器堆叠结构55的节点。在一个实施方案中，每个位线98可以电连接到存储器侧接合垫988中的相应一个存储器侧接合垫。示例性结构包括存储器管芯900。

参考图15，提供了支撑管芯700，该支撑管芯包括形成在支撑管芯衬底708上的各种半导体器件710。支撑管芯衬底708可包含至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。

半导体器件710包括外围电路，该外围电路被配置为控制存储器管芯900中的存储器堆叠结构55中的存储器元件的操作。该外围电路可包括：驱动存储器管芯900内的三维存储器阵列(包括导电层46)的字线的字线驱动器；驱动存储器管芯900中的位线98的位线驱动器；对导电层46的地址进行解码的字线解码器电路；对位线98的地址进行解码的位线解码器电路；感测存储器管芯900中的存储器堆叠结构55内的存储器元件的状态的感测放大器电路；向源极区61存储器管芯900提供电力的电源电路；数据缓冲器和/或锁存器或可用于操作存储器管芯900中的存储器堆叠结构55的阵列的任何其他半导体电路。

各种半导体器件710可包括场效应晶体管，该场效应晶体管包括相应的晶体管有源区(即，源极区和漏极区)、沟道和栅极结构。场效应晶体管可以以CMOS配置布置。介电材料层形成在半导体器件710上方，该介电材料层在本文中被称为支撑侧介电材料层760。支撑侧金属互连结构780可形成在支撑侧介电材料层760内。支撑侧金属互连结构780可包括各种器件接触通孔结构(例如，接触器件或栅极电极触点的相应源极节点和漏极节点的源极电极和漏极电极)、互连层级金属线结构、互连层级金属通孔结构，以及支撑侧接合垫788。支撑侧接合垫788可形成在支撑侧介电材料层760中，并且电连接到外围电路的节点。支撑侧接合垫788被配置为与存储器管芯900的存储器侧接合垫988配合以在存储器管芯900与支撑管芯700之间提供导电路径。

参考图16，示出了根据本公开的实施方案的示例性接合组件，其可以通过将存储器管芯900的存储器侧接合垫988接合到支撑管芯700的支撑侧接合垫788来形成。金属到金属接合可用于将存储器管芯900接合到支撑管芯700。

支撑管芯衬底708可例如通过磨削、化学蚀刻、抛光或它们的组合来减薄。支撑管芯衬底708的厚度可以在0.5微米至5微米的范围内，但是也可以使用更小和更大的厚度。背侧绝缘层714可形成在支撑管芯衬底708的背侧表面上。背侧绝缘层714包含绝缘材料诸如氧化硅，并且可以具有在30nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。贯穿衬底通孔腔体可穿过支撑管芯衬底708形成。绝缘间隔物711和贯穿衬底导电通孔结构712可在每个衬底通孔腔体中形成。外部接合垫716可以形成在每个贯穿衬底接触通孔结构712上。焊球(未示出)可被施加到每个外部接合垫716，并且接合线(未示出)可被附接到每个焊球。

参考所有附图并根据本公开的各种实施方案，提供了一种半导体结构，该半导体结构包括接合到包含外围电路的支撑管芯700的存储器管芯900。存储器管芯900包括：绝缘层32和导电层46的交替堆叠，该交替堆叠位于包含单晶衬底半导体材料的衬底(9，10)上方；存储器堆叠结构55，该存储器堆叠结构延伸穿过交替堆叠(32，46)并且包括相应存储器膜50和包含单晶沟道半导体材料的相应竖直半导体沟道60。

在一个实施方案中，存储器管芯900包括形成在存储器侧介电材料层960内的存储器侧接合垫988，该存储器侧接合垫覆盖在交替堆叠(32，46)上面并且电连接到存储器堆叠结构55的节点。在一个实施方案中，支撑管芯700包括形成在支撑侧介电材料层760内的支撑侧接合垫788，该支撑侧接合垫电连接到外围电路的节点，并且接合到存储器侧接合垫988。

在一个实施方案中，对于每个相应的米勒指数，具有相同米勒指数的单晶沟道半导体材料的晶体学取向和单晶衬底半导体材料的晶体学取向彼此平行。存储器管芯900包括外延基座沟道11，该外延基座沟道包含与单晶衬底半导体材料和竖直半导体沟道60中的上面一个竖直半导体沟道的单晶沟道半导体材料外延对准的相应单晶柱半导体材料。

在一个实施方案中，存储器管芯900包括漏极区63，该漏极区包含与竖直半导体沟道60中的下面一个竖直半导体沟道的单晶沟道半导体材料外延对准的单晶漏极半导体材料。在一个实施方案中，单晶沟道半导体材料和单晶柱半导体材料包括第一原子浓度处的第一导电类型的掺杂剂，并且单晶漏极半导体材料包括在大于第一原子浓度的第二原子浓度处与第一导电类型相反的第二导电类型的掺杂剂。

在一个实施方案中，存储器管芯900包括形成在衬底(9，10)的单晶衬底半导体材料内并且具有第二导电类型的掺杂的源极区61，以及延伸穿过交替堆叠(32，46)并且接触源极区61的背侧接触通孔结构76。衬底(9，10)的单晶衬底半导体材料具有第一导电类型的掺杂。在一个实施方案中，存储器管芯900包括位线98，该位线覆盖在存储器堆叠结构55上面并且电连接到漏极区63的相应子集并且电连接到存储器侧接合垫988中的相应一个存储器侧接合垫。

在一个实施方案中，存储器膜50中的每个存储器膜横向围绕并接触竖直半导体沟道60中的相应一个竖直半导体沟道，并且覆盖并接触外延基座沟道11中的相应一个外延基座沟道。

在一个实施方案中，存储器膜50中的每个存储器膜包括：接触交替堆叠(32，46)内的绝缘层32的侧壁的圆柱形部分，以及邻接圆柱形部分的底端的环形部分。竖直半导体沟道60中的一个延伸穿过通过环形部分的开口。在一个实施方案中，环形部分的顶表面接触竖直半导体沟道60中的一个竖直半导体沟道的环形底表面，环形部分的底表面接触外延基座沟道11中的下面一个外延基座沟道的顶表面。在一个实施方案中，漏极区63中的每个漏极区的整个底表面接触竖直半导体沟道60中的下面一个竖直半导体沟道的整个顶表面。

在一个实施方案中，存储器膜50中的每个存储器膜包括电荷存储层54，该电荷存储层包含电荷俘获材料并且作为连续材料层竖直地延伸穿过交替堆叠(32，46)，以及隧穿介电层56，该隧穿介电层接触电荷存储层54的内侧壁，并且横向围绕并接触竖直半导体沟道60中的相应一个竖直半导体沟道。

在一个实施方案中，交替堆叠(32，46)包括平台区，其中交替堆叠(32，46)内除最顶部导电层46之外的每个导电层46比在交替堆叠(32，46)内的任何上覆导电层46横向延伸得更远，以提供阶梯式表面，后向阶梯式介电材料部分65覆盖阶梯式表面，并且接触通孔结构(诸如字线接触通孔结构86)延伸穿过后向阶梯式介电材料部分65并接触导电层46中的相应一个导电层。

示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。竖直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件级中的至少一个存储器单元(包括导电层46的级处的电荷存储层54的部分)可位于单体三维NAND串阵列的第二器件级中的另一存储器单元(包括另一导电层46的级处的电荷存储层54的另一部分)上方。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9，10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串阵列可包括：多个半导体沟道(59，11，60)，其中该多个半导体沟道(59，11，60)中的每个半导体沟道的至少一个端部部分(诸如竖直半导体沟道60)基本上垂直于衬底(9，10)的顶表面延伸并且包括竖直半导体沟道60中的相应一个竖直半导体沟道；和多个电荷存储元件(包括存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59，11，60)中的相应一个半导体沟道定位。

存储器管芯900的竖直半导体沟道60包含单晶半导体沟道材料，与本领域已知的多晶半导体沟道材料相比，该单晶半导体沟道材料提供增强的电荷载流子迁移率。增强的电荷载流子迁移率增加了竖直半导体沟道60的导通电流，并且提供了更多数量的导电层46作为字线的堆叠，从而增加了三维存储器器件中的器件密度。单晶沟道半导体材料还可以在相对高的温度下通过高速率CVD外延生长工艺形成而不损坏外围电路晶体管，因为外围电路形成在单独的支撑管芯上并且在形成竖直半导体沟道之后接合到存储器管芯。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。