高写入效率的反熔丝阵列

技术领域

本发明有关一种反熔丝晶体管，特别是关于一种高写入效率的反熔丝阵列。

背景技术

反熔丝晶体管主要是以电容方式在两个导体间加入介电层，写入时在两端导体各加一偏压使该介电层崩溃而击穿，写入后反熔丝的电阻值会下降。随着集成电路的高速发展，元件尺寸日益缩小，近年来已发展出使用MOS元件制作反熔丝晶体管，其写入方式是以闸极介电层崩溃机制为主。由于反熔丝晶体管基于闸极介电层的破裂以形成永久的导电路径，其局限在于必须施加足以使闸极介电层崩溃的电压。然而，传统的反熔丝晶体管中，反熔丝闸极于闸极介电层上方的交界处多呈平坦表面，其电荷密度会均匀分布，为了达成击穿闸极介电层的目的，因此需要高电压，相对也需要较高电流，且造成较大的元件面积。

本案申请人已提出一种低电压反熔丝元件及阵列，即中国台湾专利申请第109103372号。请参照图1，每一反熔丝记忆晶胞1的反熔丝闸极2设计成是由四个闸极介电层3所共用，使得反熔丝闸极2与闸极介电层3的交界处形成有尖角，以此利用尖端放电原理而降低击穿电压，减少电流消耗，同时可缩小元件面积。当进行写入操作时，将选择线SL1或SL2接地，来选择阵列中上排或下排的反熔丝记忆晶胞1，施加低压于位线BL1，并提供低压于字线WL1或WL2，来选择阵列中一排中特定的一个反熔丝记忆晶胞1，以击穿闸极介电层3。然而，此反熔丝阵列选取反熔丝记忆晶胞1来予以写入时，其他未选取的反熔丝记忆晶胞容易受到选取偏压影响，可能导致漏电流会经由位线BL1流到未选取的反熔丝记忆晶胞，且这样的源极架构不够稳定，进而提高成本需求；同时，其写入效率也有待提升。

发明内容

鉴于以上的问题，本发明的主要目的在于提供一种高写入效率的反熔丝阵列，其利用两个选择晶体管共用一个通道，增大了选择晶体管的通道宽度，也增加了写入效率，且利用源极接点共用的配置方式，来减少晶胞面积，稳固源极架构，进而降低成本；同时，本发明更可减少控制电压种类，避免漏电流的发生。

因此，为达上述目的，本发明提供一种高写入效率的反熔丝晶体管，包含多条平行的位线、字线、选择线以及至少一子存储器阵列。其中，位线在第一方向上延伸，并包含相邻的第一位线和第二位线；字线在不同于第一方向的第二方向上延伸，而与位线互相垂直，并包含第一字线；选择线在第二方向上延伸，而与字线互相平行，并包含第一选择线；而子存储器阵列包含第一和第二反熔丝记忆晶胞。第一反熔丝记忆晶胞包含第一反熔丝晶体管和第一选择晶体管，第一反熔丝晶体管连接第一位线，第一选择晶体管串联连接至第一反熔丝晶体管，并连接至第一字线及第一选择线。第二反熔丝记忆晶胞包含第二反熔丝晶体管和第二选择晶体管，第二反熔丝晶体管连接至第二位线，第二选择晶体管串联连接至第二反熔丝晶体管，并连接至第一字线及第一选择线。第一、第二反熔丝记忆晶胞在第二方向上彼此相邻，且位于第一位线和第二位线之间。

其中，第一反熔丝晶体管与第二反熔丝晶体管皆包括第一闸极介电层和反熔丝闸极。反熔丝闸极具有一个以上的尖角重叠于第一闸极介电层上；在一实施例中，反熔丝闸极与每个第一闸极介电层的重叠部分形成至少一个尖角，进行操作时，是通过电荷于尖端处的密度较高，以降低击穿电压，而可降低程序化反熔丝记忆晶胞的电流需求，同时可缩小元件面积。而第一选择晶体管与第二选择晶体管皆包括第二闸极介电层，每一第二闸极介电层彼此连接；在一实施例中，反熔丝闸极下方具有第一通道区，第一选择晶体管与第二选择晶体管共用第二通道区，第二通道区的宽度大于第一通道区的宽度。以此，可以增大选择晶体管的通道宽度，增加了写入效率，且没有增加整体布局面积。

以下通过具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1为现有技术的一种反熔丝阵列的平面布局。

图2为本发明的第一实施例的高写入效率的反熔丝阵列的平面布局。

图3为本发明的第一实施例的子存储器阵列的平面布局。

图4为本发明的第二实施例的子存储器阵列的平面布局。

图5为本发明的第一实施例的反熔丝记忆晶胞于第一方向的结构剖视图。

图6为本发明的第一实施例中反熔丝记忆晶胞的两个选择晶体管于第二方向的结构剖视图。

附图标记说明：1-反熔丝记忆晶胞；2-反熔丝闸极；3-闸极介电层；10-位线；12-第一位线；14-第二位线；20-字线；22-第一字线；24-第二字线；26-第三字线；28-第四字线；30-选择线；32-第一选择线；40-子存储器阵列；42-第一反熔丝记忆晶胞；44-第二反熔丝记忆晶胞；46-第三反熔丝记忆晶胞；48-第四反熔丝记忆晶胞；100-第一反熔丝晶体管；100’-第二反熔丝晶体管；100”-第三反熔丝晶体管；100”’-第四反熔丝晶体管；102-基底；104、104’、104”、104”’-第一闸极介电层；106、106’、106”、106”’-反熔丝闸极；108、108’、108”、108”’-尖角；110-侧壁间隔物；112-第一离子掺杂区；114-第一通道区；116-LDD区；120-延伸部；124-井区；200-第一选择晶体管；200’-第二选择晶体管；200”-第三选择晶体管；200”’-第四选择晶体管；204、204’、204”、204”’-第二闸极介电层；206、206’、206”、206”’-选择闸极；210-侧壁间隔物；212-第二离子掺杂区；214-第二通道区；216-LDD区；BL1～BL3-位线；WL1～WL4-字线；SL1-选择线.

具体实施方式

请参阅图2，本发明的第一实施例所提供的高写入效率的反熔丝阵列包含多条平行的位线10，此些位线10配置成在第一方向上延伸，其包含位线BL1～BL3，其中位线BL1定义为第一位线12，位线BL2定义为第二位线14。另有与位线10互相垂直的多条平行的字线20，此些字线20配置成在不同于第一方向的第二方向上延伸，其包含字线WL1～WL4，其中字线WL1、WL2、WL3、WL4分别定义为第一字线22、第二字线24、第三字线26、第四字线28。与字线20互相平行的有多条平行的选择线30，此些选择线30配置成在第二方向上延伸，其包含选择线SL1，将选择线SL1定义为第一选择线32。本实施例是以垂直方向为第一方向，以水平方向为第二方向。上述位线10、字线20与选择线30会连接至少一子存储器阵列40，如图所示为2*2矩阵排列的4个子存储器阵列40，每一子存储器阵列40连接一字线20、一选择线30与两条位线10。由于每一子存储器阵列40与字线20、选择线30、位线10的连接关系极为相近，以下就相同处陈述之。

图3为两个子存储器阵列40的示意图。其中，上方的子存储器阵列40包含第一反熔丝记忆晶胞42和第二反熔丝记忆晶胞44，并位于第一位线12与第二位线14之间。第一反熔丝记忆晶胞42连接第一字线22、第一选择线32与第一位线12。第二反熔丝记忆晶胞44连接第一字线22、第一选择线32与第二位线14，第一、第二反熔丝记忆晶胞42、44在水平方向(即第二方向)上彼此相邻，即，位于同一行。下方的子存储器阵列40包含第三反熔丝记忆晶胞46和第四反熔丝记忆晶胞48，并位于第一位线12与第二位线14之间。第三反熔丝记忆晶胞46连接第三字线26、第一选择线32与第一位线12，第三、第一反熔丝记忆晶胞46、42在垂直方向(即第一方向)上彼此相邻，即，位于同一列。第四反熔丝记忆晶胞48连接第三字线24、第一选择线32与第二位线14，第四反熔丝记忆晶胞48位于第三反熔丝记忆晶胞46的水平方向与第二反熔丝记忆晶胞44的垂直方向的交叉点，即，第四反熔丝记忆晶胞48与第三反熔丝记忆晶胞46位于同一行，而与第二反熔丝记忆晶胞44位于同一列。

由于第一、第二反熔丝记忆晶胞42、44与第三、第四反熔丝记忆晶胞46、48沿着第一选择线32对称配置，又皆连接第一选择线32，因此可于第一选择线32共用源极接点，且彼此连接，相较于分别连接不同选择线的配置方式，可达到稳固源极架构及缩小整体布局面积。

进一步说明，第一反熔丝记忆晶胞42包含第一反熔丝晶体管100以及串联于第一反熔丝晶体管100外侧的第一选择晶体管200。第一反熔丝晶体管100在基底102上设置有第一闸极介电层104，反熔丝闸极106具有一个尖角重叠于第一闸极介电层104上，反熔丝闸极106连接至第一位线12，第一离子掺杂区(图中未示)连接至第一选择线32。第一选择晶体管200的选择闸极206连接至第一字线22，第二闸极介电层204设置在基底102上，且第二离子掺杂区(图中未示)连接至第一选择线32。

第二反熔丝记忆晶胞44包含第二反熔丝晶体管100’以及串联于第二反熔丝晶体管100’外侧的第二选择晶体管200’。第二反熔丝晶体管100’在基底102上设置有第一闸极介电层104’，反熔丝闸极106’具有一个尖角108’重叠于第一闸极介电层104’上，且第一闸极介电层104’和其他第一闸极介电层共用一个反熔丝闸极106’(见图2)，反熔丝闸极106’连接至第二位线14，第一离子掺杂区(图中未示)连接至第一选择线32。第二选择晶体管200’的选择闸极206’连接至第一字线22，第二闸极介电层204’设置在基底102上，且第二离子掺杂区(图中未示)连接至第一选择线32。其中，第一选择晶体管200的第二闸极介电层204和第二选择晶体管200’的第二闸极介电层204’彼此连接。

第三反熔丝记忆晶胞46包含第三反熔丝晶体管100”以及串联于第三反熔丝晶体管100”外侧的第三选择晶体管200”。第三反熔丝晶体管100”在基底102上设置有第一闸极介电层104”，反熔丝闸极106”具有一个尖角108”重叠于第一闸极介电层104”上，反熔丝闸极106”连接至第一位线12，第一离子掺杂区(图中未示)连接至第一选择线32。选择晶体管200”的选择闸极206”连接至第三字线26，第二闸极介电层204”设置在基底102上，且第二离子掺杂区(图中未示)连接至第一选择线32。

第四反熔丝记忆晶胞48包含第四反熔丝晶体管100”’以及串联于第四反熔丝晶体管100”’外侧的第四选择晶体管200”’。第四反熔丝晶体管100”’在基底102上设置有第一闸极介电层104”’，反熔丝闸极106”’具有一个尖角108”’重叠于第一闸极介电层104”’上，且第一闸极介电层104”’和其他第一闸极介电层共用一个反熔丝闸极106”’(见图2)，反熔丝闸极106”’连接至第二位线14，第一离子掺杂区(图中未示)连接至第一选择线32。第四选择晶体管200”’的选择闸极206”’连接至第三字线28，且第二离子掺杂区(图中未示)连接至第一选择线32。其中，第三选择晶体管200”的第二闸极介电层204”和第四选择晶体管200”’的第二闸极介电层204”’彼此连接。

本实施例中，第一、第二、第三、第四反熔丝记忆晶胞42、44、46、48的反熔丝闸极106、106’、106”和106”’分别具有一个尖角108与第一闸极介电层104、104’、104”和104”’重叠。其中，反熔丝闸极106’和106”’左右两端的两个尖角108’和108”’分别与两个不同的第一闸极介电层重叠，也就是由左右相邻的两个反熔丝记忆晶胞(在本发明的定义中，两个反熔丝记忆晶胞44、48分别属于不同的子存储器阵列40)来共用一个反熔丝闸极。进一步而言，第一闸极介电层104与反熔丝闸极106的重叠部分的形状为三角形，而形成一个尖角108，尖角108的角度较佳小于或等于90度；在实务上，每个尖角108的数量至少为一个，较佳的数量为一个，亦可设计为多个尖角，且尖角108的尺寸不予以限制，可根据预设写入电压与第一闸极介电层的厚度而适当地选择。另如图4所示，第二实施例具有另一种实施态样的反熔丝闸极106、106’、106”和106”’，反熔丝闸极106、106’、106”、106”’除了具有一个以上的尖角108、108’、108”、108”’重叠于第一闸极介电层104、104’、104”、104”’上，还往第一闸极介电层104、104’、104”、104”’内延伸一段距离。第二实施例中，第一闸极介电层104、104’、104”、104”’与反熔丝闸极106、106’、106”、106”’的重叠部分为五边形，此五边形包括两个平行对边与从两个平行对边延伸且相交的两个斜边，两个斜边相交形成一个尖角108、108’、108”、108”’。本发明利用共用反熔丝闸极的配置方式，可减少反熔丝闸极面积，达到缩小元件尺寸的效果，并可达成降低电流消耗的目的。

接着说明第一、第二、第三、第四反熔丝记忆晶胞42、44、46、48的详细构造，由于每一反熔丝记忆晶胞的剖视结构大致相同，在此仅以第一反熔丝记忆晶胞42为代表。如图5所示，第一反熔丝晶体管100及与其串联的第一选择晶体管200具有设置在基底102上的井区124。第一反熔丝晶体管100包括第一闸极介电层104、反熔丝闸极106、侧壁间隔物110、第一离子掺杂区112以及第一通道区114。其中，第一闸极介电层104形成于井区124上，反熔丝闸极106设置于第一闸极介电层104的一个角落上，第一通道区114形成于反熔丝闸极106的下方，侧壁间隔物110形成于反熔丝闸极106的外侧，第一离子掺杂区112形成于第一闸极介电层104的一侧的井区124中，并可具有邻近第一闸极介电层104的垂直边缘的轻微掺杂(LDD)区116。第一选择晶体管200包括第二闸极介电层204、选择闸极206、侧壁间隔物210、第二离子掺杂区212以及第二通道区214。其中，第二闸极介电层204设置于井区124上，且第二闸极介电层204与第一闸极介电层104连接，选择闸极206覆盖第二闸极介电层204，其下方形成有第二通道区214，其两侧具有侧壁间隔物210，第一离子掺杂区112形成于第二闸极介电层204的一侧，第二离子掺杂区212形成于第二闸极介电层204的另一侧，也就是位于第二闸极介电层204远离第一离子掺杂区112的一侧的井区124中。第二离子掺杂区212可具有邻近于第二闸极介电层204的垂直边缘的轻微掺杂(LDD)区216。第一离子掺杂区112和第二离子掺杂区212可掺杂同型的离子，第一离子掺杂区112和井区124掺杂不同型的离子，且可为不同掺杂浓度，取决于所欲操作电压。

本实施例中，基底102可为P型半导体基底或N型半导体基底；当基底102为P型半导体基底，则第一离子掺杂区112和第二离子掺杂区212为N型掺杂区，井区124为P型掺杂区，当基底102为N型半导体基底，则第一离子掺杂区112和第二离子掺杂区212为P型掺杂区，井区124为N型掺杂区。第一闸极介电层104为具有在反熔丝闸极106之下相对较薄且大致上为均匀厚度的闸极氧化物，其材料可选自氧化物层、氮化物层、氧氮化物层、金属氧化物层及其组合。上述实施例的每一反熔丝记忆晶胞可以任何标准CMOS程序制造，诸如侧壁间隔物的形成、轻微掺杂(LDD)与闸极硅化。第二闸极介电层204于形成第一闸极介电层108的相同时间形成，因此，第二闸极介电层204及第一闸极介电层104具有实质上相同的组成，且可具有相同或不同厚度。

同时如图6所示，第一反熔丝记忆晶胞42和第二反熔丝记忆晶胞44具有共用的第二通道区214。第一选择晶体管200的第二闸极介电层204和第二选择晶体管200’的第二闸极介电层204’彼此连接，使得第一选择晶体管200与第二选择晶体管200’可以共用第二通道区214，且第二通道区214的宽度会大于第一通道区114的宽度。本发明利用两个选择晶体管共用一个通道的配置方式，可以增大选择晶体管的通道宽度，而增加写入效率，且没有增加整体布局面积。

当进行写入操作时，将第一选择线32接地，施加低压于第一位线12或第二位线14，来选取子存储器阵列中右列的反熔丝记忆晶胞44、48或左列的反熔丝记忆晶胞42、46，并提供低压于第一字线22或第三字线26，来选取子存储器阵列40中一列中特定的一个反熔丝记忆晶胞，以达到击穿第一闸极介电层104。举例来说，将第一选择线32接地，施加低压于第一位线14，并施加低压于第一字线24，则第一反熔丝记忆晶胞44作为选取记忆晶胞来被写入。

本发明利用字线取代选择线来选取写入的反熔丝记忆晶胞，使得其他反熔丝记忆晶胞不受选取偏压影响，而减少漏电流的发生。同时，本发明通过尖端放电的原理，反熔丝闸极具有至少一个角和第一闸极介电层重叠，由于电荷会大量集中于角处，其电场较强，使得角处下方所对应的第一闸极介电层的一部分崩溃所需的写入电压降低，更容易被击穿，并能缩短写入时间。

综上所述，根据本发明所提供的高写入效率的反熔丝阵列，是基于共用反熔丝闸极的架构下，其反熔丝晶体管皆包含具有一个以上的尖角重叠于第一闸极介电层上的反熔丝闸极，且两个反熔丝记忆晶胞的选择晶体管的第二闸极介电层彼此连接，使得两个反熔丝记忆晶胞可连接到不同位线，并连接相同选择线和相同字线。本发明利用两个选择晶体管共用一个通道，增大了选择晶体管的通道宽度，使击穿当下的流通电流可达到最大化，提高击穿的成功率及稳健性，也增加了写入效率，且利用源极接点共用的配置方式，可实现稳固的源极架构，并缩小整体布局面积；同时，可使用最少的控制电压提供最大电流，减少漏电流发生，达到降低制造成本。

以上所述通过实施例说明本发明的特点，其目的在使熟习该技术者能了解本发明的内容并据以实施，而非限定本发明的范围，故，凡其他未脱离本发明所揭示的精神所完成的等效修饰或修改，仍应包含在所述的权利要求中。