半导体结构及其方法

技术领域

本申请的实施例涉及半导体结构及其方法。

背景技术

电子工业对更小且更快的电子器件的需求日益增长，这些电子器件同时能够支持更多日益复杂和精密的功能。为了满足这些需求，集成电路(IC)工业中存在制造低成本、高性能和低功耗IC的持续趋势。迄今为止，这些目标已经在很大程度上通过减小IC尺寸(例如，最小IC部件尺寸)来实现，从而提高生产效率并且降低相关成本。但是，这种缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术中的类似进步。

GAA器件由于其更好的栅极控制能力、更低的泄漏电流和完全的FinFET器件布局兼容性，是将CMOS推向技术路线的下一阶段的有前途的候选器件。GAA器件是指具有垂直堆叠的水平取向的多沟道晶体管的器件，诸如纳米线晶体管和纳米片晶体管。但是，随着沟道(或片)之间的垂直间隔变得越来越小，制造GAA器件变得越来越具有挑战性。制造这种小型GAA器件的一个问题是如何在沟道之间的垂直间隔中填充高k金属栅极的各个层。因此，虽然现有的半导体器件(特别是多栅极器件)和制造这种器件的方法对于它们的预期目的通常已经足够，但是它们并非在所有方面都完全令人满意。

发明内容

本申请的一些实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有衬底和位于所述衬底的表面上方并且彼此垂直间隔开的半导体层的堆叠件；形成包裹所述半导体层的每个的界面层；在所述界面层上方形成包裹所述半导体层的每个的高k介电层；在所述高k介电层上方形成包裹所述半导体层的每个的覆盖层；在所述覆盖层包裹所述半导体层的每个的情况下，对所述结构实施热处理，从而增加所述界面层的厚度；以及在实施所述热处理之后，去除所述覆盖层。

本申请的另一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方的第一区域中形成第一纳米结构；在所述衬底上方的第二区域中形成第二纳米结构；形成包裹所述第一纳米结构和所述第二纳米结构的界面层；在所述界面层上方形成包裹所述第一纳米结构和所述第二纳米结构的高k介电层；在所述高k介电层上方形成包裹所述第一纳米结构和所述第二纳米结构的覆盖层；去除所述第一区域中的所述覆盖层，以暴露所述第一区域中的所述高k介电层，同时保持所述覆盖层位于所述第二区域中的所述高k介电层上方；对所述第一纳米结构和所述第二纳米结构实施热处理，其中，在实施所述热处理后，所述第二区域中的所述界面层变得比所述第一区域处的所述界面层厚；以及在所述热处理之后，去除所述第二区域中的所述覆盖层。

本申请的又一些实施例提供了一种半导体结构，包括：第一纳米结构，在所述半导体结构的第一区域中的衬底上方彼此垂直间隔开；第一界面层，包裹所述第一纳米结构的每个；第一高k介电层，位于所述第一界面层上方并且包裹所述第一纳米结构的每个；第一功函金属层，位于所述第一高k介电层上方并且包裹所述第一纳米结构的每个；第二纳米结构，在所述半导体结构的第二区域中的衬底上方彼此垂直间隔开；第二界面层，包裹所述第二纳米结构的每个；第二高k介电层，位于所述第二界面层上方并且包裹所述第二纳米结构的每个；以及第二功函金属层，位于所述第二高k介电层上方并且包裹所述第二纳米结构的每个，其中，所述第一界面层的第一厚度比所述第二界面层的第二厚度小约

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B是根据本发明的各个方面的用于制造半导体器件的方法的流程图。

图2A是根据本发明的各个方面的半导体器件的部分示意性顶视图。图2B和图2C是根据本发明的实施例的图2A中的半导体器件的部分示意性截面图。

图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13和图14是根据本发明的各个方面的在各个制造阶段(诸如与图1A和图1B中的方法相关的那些)的图2A中的半导体器件的部分示意性截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当利用“约”、“大约”等描述数值或数值范围时，根据考虑到本文公开的具体技术的本领域技术人员的知识，该术语包括在所描述的数值的某些变化(诸如+/-10％或其它变化)内的数值，除非另外指明。例如，术语“约5nm”可以包括4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。

本发明总体上涉及诸如集成电路(IC)的半导体器件，并且更具体地，涉及具有GAA器件(或GAA晶体管)的IC器件。GAA器件是指具有垂直堆叠的水平取向的多沟道的晶体管，诸如纳米线晶体管和纳米片晶体管。GAA器件由于其更好的栅极控制能力、更低的泄漏电流和完全的FinFET器件布局兼容性，是将CMOS推向技术路线的下一阶段的有前途的候选器件。但是，随着沟道(或片)之间的垂直间隔变得越来越小，制造GAA器件变得越来越具有挑战性。制造这种小型GAA器件的一个问题是如何在沟道之间的垂直间隔中填充高k金属栅极的各个层。这种层包括界面层、高k栅极介电层和用于调整栅极的阈值电压的功函(或功函)金属层。对于界面层通常比核心器件(诸如提供核心逻辑功能或存储器功能的晶体管)厚的某些器件(诸如提供输入/输出(IO)功能、静电放电功能或高压功能的晶体管)，这个问题变得尤为重要，因此在沟道之间的间隔中为要填充的其它层留下更少的空间。

本发明利用除氧覆盖层和热处理来再生长(或增厚)所选GAA器件(诸如IO GAA器件、ESD GAA器件和高压GAA器件)中的界面层。在本发明的实施例中，在已经在半导体结构(诸如IC)中的沟道周围形成初始界面栅极介电层和高k栅极介电层之后，形成并且图案化覆盖层。在一些实施例中，覆盖层是除氧氧化物或除氧氮化物。覆盖层保持在需要增厚界面栅极介电层的所选区域中(诸如在半导体结构的IO区域中)并且从半导体结构的其它区域去除。然后，对半导体结构实施热处理。由于存在覆盖层和热处理，所选区域中的界面栅极介电层变得更厚。在一些实施例中，可以将界面栅极介电层增厚约

图1A和图1B是根据本发明的各个方面的用于制造半导体器件的方法100的流程图。在一些实施例中，方法100制造包括GAA晶体管的半导体器件。本发明考虑了额外的处理。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外的实施例，可以移动、替换或取消下面描述的一些步骤。下面结合图2A至图14描述方法100。图2A是根据本发明的各个方面的在与方法100相关的制造阶段的半导体器件200的部分示意性顶视图。图2B至图14是根据本发明的各个方面在与方法100相关的各个制造阶段的器件200的部分示意性截面图。

在本实施例中，器件200是多栅极(或多栅极)器件，并且可以包括在微处理器、存储器和/或其它IC器件中。在一些实施例中，器件200是IC芯片、片上系统(SoC)或它们的部分的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。在一些实施例中，多栅极器件200包括在非易失性存储器中，诸如非易失性随机存取存储器(NVRAM)、闪速存储器、电可擦除可编程只读存储器(EEPROM)、电可编程只读存储器(EPROM)、其它合适的存储器类型或它们的组合。为了清楚起见，已经简化了图2A至图14，以更好地理解本发明的发明构思。可以在器件200中添加额外的部件，并且在器件200的其它实施例中可以替换、修改或消除下面描述的一些部件。下面结合方法100的实施例描述制造器件200。

在操作102中，方法100(图1A)提供或提供有器件200的初始结构，根据实施例，其部分在图2A至图2C中示出。特别地，图2A示出了器件200包括两个区域200A和200B。区域200A包括有源区域204A和大致垂直于有源区域204A的栅极区域206A。有源区域204A包括一对源极/漏极(S/D)区域和该对S/D区域之间的沟道区域。栅极区域206A接合沟道区域。区域200A还包括大致平行于有源区域204A纵向取向并且位于有源区域204A的两侧上的介电鳍231。栅极区域206A在两个介电鳍231之间沿“y”方向延伸。类似地，晶体管200B包括有源区域204B和大致垂直于有源区域204B的栅极区域206B。有源区域204B包括一对S/D区域和该对S/D区域之间的沟道区域。栅极区域206B接合沟道区域。区域200B还包括大致平行于有源区域204B纵向取向并且位于有源区域204B的两侧上的介电鳍231。栅极区域206B在两个介电鳍231之间沿“y”方向延伸。在一些实施例中，在区域200A中、在区域200B中或者在区域200A和200B中都省略了介电鳍231。

图2B示出了根据实施例的器件200的截面图，其是分别沿图2A的A1-A1和B1-B1线的区域200A和200B的截面图。图2C示出了根据实施例的器件200的截面图，其是分别沿图2A的A2-A2和B2-B2线的区域200A和200B的截面图。图2B和图2C所示的实施例是纳米片FET，其中它们的沟道层215为纳米级的片的形状。为了清楚起见，区域200A和200B示为具有相同的配置，以更好地理解本发明的发明构思。在各个实施例中，区域200A和200B可以具有不同的配置。例如，它们可以具有不同数量的沟道和/或它们的沟道层215可以具有不同的形状或尺寸。对于另一实例，区域200A和200B中的任何一个可以是纳米线FET(即，沟道层215为纳米级的线或纳米级的棒的形状)或纳米片FET。

参考图2B至图2C，器件200包括衬底(诸如晶圆)202。在所描绘的实施例中，衬底202包括硅。可选地或额外地，衬底202包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。

区域200A和200B的每个还包括一对S/D部件260。对于n型晶体管，S/D部件260为n型。对于p型晶体管，S/D部件260为p型。S/D部件260可以例如使用CVD沉积技术(例如，汽相外延)、分子束外延、其它合适的外延生长工艺或它们的组合通过外延生长半导体材料(例如，Si、SiGe)以填充器件200中的沟槽来形成。S/D部件260掺杂有适当的n型掺杂剂和/或p型掺杂剂。例如，对于n型晶体管，S/D部件260可以包括硅，并且掺杂有碳、磷、砷、其它n型掺杂剂或它们的组合；并且对于p型晶体管，S/D部件260可以包括硅锗或锗，并且掺杂有硼、其它p型掺杂剂或它们的组合。

区域200A和200B的每个还包括悬在衬底202上方并且连接该对S/D部件260的半导体层215的堆叠件。半导体层215的堆叠件用作用于相应晶体管的晶体管沟道。因此，半导体层215也称为沟道层215。沟道层215在从相应栅极区域206A和206B(图2A)中去除伪栅极产生的栅极沟槽275中暴露。沟道层215可以包括单晶硅。可选地，沟道层215可以包括锗、硅锗或另一合适的半导体材料。最初，沟道层215形成为包括沟道层215和不同材料的其它半导体层的半导体层堆叠件的一部分。使用包括双重图案或多重图案工艺的一种或多种光刻工艺将半导体层堆叠件图案化为在衬底202之上突出的鳍的形状。在形成栅极沟槽275之后，选择性蚀刻半导体层堆叠件以去除其它半导体层，留下悬在衬底202上方和相应S/D部件260之间的沟道层215。沟道层215彼此分隔开并且通过间隙277与衬底202分隔开。

在一些实施例中，每个沟道层215具有纳米级尺寸，因此可以称为纳米结构。例如，在一些实施例中，每个沟道层215可以具有约10nm至约300nm的长度(沿“x”方向)和约10nm至约80nm的宽度(沿“y”方向)和约4nm至约8nm的高度(沿“z”方向)。在一些实施例中，沟道层215之间的垂直间隔277(沿“z”方向)可以为约6nm至约12nm。因此，沟道层215可以称为“纳米线”或“纳米片”，其通常是指以允许高k金属栅极物理包裹沟道层的方式悬浮的沟道层。在一些实施例中，沟道层215可以是圆柱形的(例如，纳米线)、矩形的(例如，纳米棒)、片形的(例如，纳米片)或者具有其它合适的形状。

器件200还包括隔离部件230，以隔离各个区域，诸如各个有源区域204A和204B。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳或其它合适的隔离成分)或它们的组合。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。隔离部件230可以包括多层绝缘材料。

器件200还包括与S/D部件260相邻的栅极间隔件247。栅极间隔件247可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。器件200还包括垂直位于相邻沟道层215之间并且与S/D部件260相邻的内部间隔件255。内部间隔件255可以包括介电材料，该介电材料包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件255包括低k介电材料。栅极间隔件247和内部间隔件255通过沉积(例如，CVD、PVD、ALD等)和蚀刻工艺(例如，干蚀刻)形成。沿“x”方向在相对的栅极间隔件247和相对的内部间隔件255之间提供栅极沟槽275。

器件200还包括设置在隔离部件230、外延S/D部件260和栅极间隔件247上方的接触蚀刻停止层(CESL)268。CESL 268包括硅和氮，诸如氮化硅或氮氧化硅。CESL 268可以通过诸如CVD的沉积工艺或其它合适的方法来形成。器件200还包括CESL 268上方的层间介电(ILD)层270。ILD层270包括介电材料，该介电材料包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。ILD层270可以通过诸如CVD、可流动CVD(FCVD)的沉积工艺或其它合适的方法形成。

介电鳍231设置在隔离部件230上方。在图2C描绘的实施例中，介电鳍231包括介电衬垫232、介电衬垫232上方的介电填充层233以及介电层232和233上方的介电帽234。在实施例中，介电衬垫232包括低k介电材料，诸如包括Si、O、N和C的介电材料。示例性低k介电材料包括FSG、碳掺杂的氧化硅、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、聚酰亚胺或它们的组合。低k介电材料通常是指具有例如比氧化硅的介电常数(k≈3.9)低的低介电常数的介电材料。介电衬垫232可以使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其它合适的方法或它们的组合来沉积。在实施例中，介电填充层233包括氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。介电填充层233可以使用可流动CVD(FCVD)工艺来沉积，该工艺包括例如在器件200上方沉积可流动材料(诸如液体化合物)，并且通过诸如热退火和/或紫外线辐射处理的合适的技术将可流动材料转换为固体材料。介电填充层233可以使用其它类型的方法来沉积。在实施例中，介电帽234包括高k介电材料，诸如HfO

在操作104中，方法100(图1A)在沟道层215的在栅极沟槽275中暴露的表面上形成界面栅极介电层(或简单地，界面层)280，诸如图3所示。图3至图14示出了分别沿图2A的A2-A2线和B2-B2线的区域200A和200B的截面图。转至图3，在所描绘的实施例中，界面层280包裹沟道层215的每个并且部分填充间隙277。在本实施例中，界面层280设置在栅极沟槽275中暴露的半导体表面上，诸如沟道层215和衬底202的表面，但是不设置在栅极沟槽275中暴露的介电表面上，诸如隔离部件230、栅极间隔件247和介电鳍231的表面。例如，界面层280可以通过氧化工艺(诸如热氧化或化学氧化)来形成，其中半导体表面与氧反应以形成半导体氧化物作为界面层280。在这种氧化工艺中，介电表面不与氧反应，因此，在其上不形成界面层280。在可选实施例中，界面层280例如通过使用原子层沉积(ALD)或其它合适的沉积方法不仅设置在沟道层215和衬底202上，而且设置在隔离部件230、栅极间隔件247和介电鳍231上。界面层280包括介电材料，诸如SiO

在操作106中，方法100(图1A)在界面层280上方以及在栅极沟槽275中暴露的其它结构上方形成高k栅极介电层(或简单地，高k介电层)282，诸如图3所示。转至图3，高k介电层282设置在界面层280上方并且包裹沟道层215的每个。高k介电层282和界面层280共同部分填充间隙277。在本实施例中，高k介电层282也设置在隔离部件230、栅极间隔件247和介电鳍231上。例如，在实施例中，高k介电层282直接设置在隔离部件230、栅极间隔件247和介电鳍231上。高k介电层282包括高k介电材料，诸如HfO

在操作108中，方法100(图1A)在区域200A和200B中的高k介电层282上方形成覆盖层284，诸如根据实施例的图4所示。转至图4，在区域200A和200B中，在高k介电层282上方沉积包裹沟道层215的每个的覆盖层284。也在隔离部件230和介电鳍231上方沉积覆盖层284。在本实施例中，覆盖层284、高k介电层282和界面层280共同仅部分填充相邻沟道层215之间的间隙277。这有助于在随后热处理期间更均匀地增加界面层280的厚度。在本实施例中，覆盖层284包括一种或多种除氧材料。换句话说，覆盖层284包括一种或多种吸引环境氧(O

在操作110中，方法100(图1A)图案化覆盖层284，使得覆盖层284保持在界面层280将要增厚的区域中并且将覆盖层284从其它区域去除。例如，在本实施例中，覆盖层284保持在区域200B中并且从区域200A去除。这可能涉及包括沉积、光刻和蚀刻的多种工艺。可以使用任何合适的方法来图案化覆盖层284。图1B示出了根据实施例的操作110的流程图。本发明考虑了不同的处理。对于操作110的额外的实施例，可以移动、替换或消除图1B中描述的一些步骤。

参考图1B，在步骤130中，操作110在覆盖层284上方形成硬掩模(HM)层286(也称为牺牲层286)，诸如根据实施例的图5所示。参考图5，在所描绘的实施例中，HM层286部分填充栅极沟槽275并且包裹器件区域200A和200B中的沟道层215。也在介电鳍231上方以及隔离部件230上方沉积HM层286。HM层286可以通过本文描述的任何工艺来沉积，诸如ALD、CVD、PVD、其它合适的工艺或它们的组合。HM层286的厚度配置为填充间隙277的在器件区域200A和200B中的相邻沟道层215之间的任何剩余部分，而不填充栅极沟槽275。如将要讨论的，如果HM层286不填充间隙277的在相邻沟道层215之间的剩余部分，则将难以图案化稍后沉积的涂层。在一些实施例中，HM层286的厚度为约

HM层286包括在蚀刻工艺期间在HM层286和覆盖层284之间实现高蚀刻选择性的材料。例如，在蚀刻工艺中可以选择性蚀刻HM层286而最少(至不)蚀刻覆盖层284，该蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。在一些实施例中，蚀刻选择性为100:1或更高。换句话说，蚀刻工艺以比其蚀刻覆盖层284的速率大至少100倍的速率蚀刻HM层286。在一些实施例中，HM层286包括氧化铝、氮化硅、氧化镧、硅(诸如多晶硅)、碳氮化硅、碳氮氧化硅、氮化铝、氮氧化铝、它们的组合或其它合适的材料。在一些实施例中，HM层286可以使用ALD、CVD、热工艺(诸如炉工艺)、PVD工艺或其它合适的工艺来沉积，并且可以在约100℃至约400℃范围内的温度下以及约1torr至100torr范围内的压力下沉积。

在步骤132中，操作110(图1B)蚀刻HM层286，从而使得其仅保留在间隙277中(即，在垂直位于覆盖层284的在沟道层215上的不同部分之间的间隔中)，并且将其从其它任何地方去除，诸如根据实施例的图6所示。转至图6，部分去除HM层286，并且HM层286的剩余部分填充覆盖层284的在器件区域200A和200B中的沟道层215上和衬底202上的部分之间的间隔。为了方便起见，HM层286的剩余部分有时称为牺牲(HM)插塞286。在一些实施例中，蚀刻工艺是使用相对于覆盖层284对HM层286具有高蚀刻选择性的蚀刻剂的湿蚀刻工艺或干蚀刻工艺。在一些实施例中，蚀刻剂表现出约100或更高的蚀刻选择性(即，蚀刻溶液中HM层286的蚀刻速率与覆盖层284的蚀刻速率的比率)。在一些实施例中，操作132使用实施基于NH

在步骤134中，操作110(图1B)在器件200上方形成涂层288，包括在区域200A和200B中，诸如根据实施例的图7所示。例如，涂层288可以包括为光刻胶涂覆和光刻胶图案化提供平台的底部抗反射涂层(BARC)材料。在实施例中，涂层288通过在器件200上方旋涂BARC材料并且填充栅极沟槽275，并且烘烤BARC材料(例如，在约100℃至约200℃范围内的温度下)以在BARC材料内引起交联来形成。因为HM部件286填充垂直位于沟道层215之间以及最底部的沟道层215和衬底202之间的间隔，所以在那些间隔中不形成涂层288。

在步骤136中，操作110(图1B)图案化涂层288，使得其从区域200A去除并且保持在200B中，诸如根据实施例的图8所示。这产生图案化的涂层288。在实施例中，操作110应用光刻工艺，该光刻工艺包括：通过旋涂在器件200上方形成抗蚀剂(或光刻胶)层；实施曝光前烘烤工艺；实施曝光工艺；实施曝光后烘烤工艺；以及在显影剂溶液中显影曝光的抗蚀剂层。在显影之后，抗蚀剂层变成与光掩模相对应的抗蚀剂图案，其中抗蚀剂图案覆盖器件区域200B并且暴露器件区域200A。曝光工艺可以使用光掩模或使用无掩模光刻工艺(诸如电子束写入、离子束写入或它们的组合)来实施。使用抗蚀剂图案作为蚀刻掩模，操作110蚀刻涂层288，并且将其从器件区域200A去除。在实施例中，蚀刻涂层288实施各向异性蚀刻工艺，使得可以更好地保留涂层288的在区域200B上方的剩余部分，并且可以更精细控制区域200A和200B之间的边界。这有益地改善了操作110的分辨率。如图8所示，在从区域200A去除涂层288之后，在区域200A中暴露覆盖层284和HM层286。

在步骤138中，操作110(图1B)使用图案化的涂层288和抗蚀剂图案的任何剩余部分作为蚀刻掩模来蚀刻覆盖层284和HM层286，从而从区域200A去除覆盖层284和HM层286。根据实施例，所得结构在图9中示出。区域200B由涂层288保护免于蚀刻工艺。蚀刻工艺从区域200A完全去除HM层286和覆盖层284，从而在区域200A中暴露高k介电层282。蚀刻工艺在区域200A中实质上重新获得或重新形成间隙277的部分。在实施例中，操作110应用两个蚀刻工艺，其中一个蚀刻工艺去除HM层286，并且另一个蚀刻工艺去除覆盖层284。在另一实施例中，操作110应用一个蚀刻工艺，该蚀刻工艺去除HM层286和覆盖层284。步骤138的蚀刻工艺相对于高k介电层282对HM层286和覆盖层284具有高蚀刻选择性。在一些实施例中，蚀刻工艺表现出约10至约100的蚀刻选择性。在一些实施例中，蚀刻选择性大于或等于100。步骤138可以实施湿蚀刻、干蚀刻或它们的组合。例如，实施基于NH

在步骤140中，操作110(图1B)例如使用剥离或灰化去除图案化的涂层288。根据实施例，所得结构在图10中示出。覆盖层284和HM层286在区域200B中暴露。

在步骤142中，操作110(图1B)从区域200B去除HM层286的剩余部分。根据实施例，所得结构在图11中示出。在一些实施例中，蚀刻工艺是使用相对于覆盖层284和高k介电层282对HM层286具有高蚀刻选择性的蚀刻剂的湿蚀刻工艺或干蚀刻。在一些实施例中，蚀刻剂表现出约100或更高的蚀刻选择性(即，蚀刻溶液中HM层286的蚀刻速率与覆盖层284和高k介电层282的蚀刻速率的比率)。在一些实施例中，操作142使用实施基于NH

在操作112中，方法100(图1A)对器件200实施热处理300，诸如图12所示。如将要讨论的，由于存在覆盖层284，存在环境中的氧(O

在实施例中，热处理300是快速热退火(RTA)或尖峰退火工艺。例如，可以通过在晶圆附近使用高强度灯、热卡盘或热板来快速升高温度，RTA或尖峰退火工艺可以用于退火单个晶圆(其保持器件200)。温度可以在几秒钟甚至几毫秒内升高至约600℃至约1000℃范围内。在另一实施例中，热处理300是浸泡退火工艺。例如，单个晶圆(其保持器件200)可以在约600℃至约1000℃范围内的温度下保持约几秒钟至几分钟的持续时间。在又一实施例中，热处理300是炉工艺。例如，多个晶圆(其中一些保持器件200)可以在约300℃至约600℃范围内的温度下在炉中保持约30分钟至约3小时的持续时间。在以上实施例的任何一个中，在围绕一个或多个晶圆的环境中利用氧(O

如先前所讨论的，覆盖层284包括吸收环境氧的除氧材料。在热处理300期间，环境氧被吸引至区域200B；扩散穿过覆盖层284、高k介电层282和界面层280；并且与区域200B中的沟道层215中的半导体材料(诸如硅)反应。反应增加了界面层280的厚度。因为覆盖层284在区域200A中不存在，所以区域200A中的沟道层215中的环境氧和半导体材料之间的反应(或者比区域200B中的反应少得多)可以忽略不计。由于半导体-氧反应，区域200B中的界面层280的厚度增加。厚度增加的量可以通过调整环境氧的量、热处理工艺(诸如退火温度和持续时间)、覆盖层的厚度等来进行精细调整。在实施例中，区域200B中的界面层280的厚度增加约

在操作114中，方法100(图1A)从器件200去除覆盖层284。根据实施例，所得结构在图13中示出。参考图13，在区域200A中，器件200包括沟道层215、围绕沟道层215的界面层280a以及位于界面层280a上方并且围绕沟道层215的高k介电层282。相邻沟道层215上方以及最底部沟道层215和衬底202之间的高k介电层282由间隔277分隔开。高k介电层282也直接设置在介电鳍231的表面上。在区域200B中，器件200包括沟道层215、围绕沟道层215的界面层280b以及位于界面层280b上方并且围绕沟道层215的高k介电层282。相邻沟道层215上方以及最底部沟道层215和衬底202之间的高k介电层282由间隔277分隔开。高k介电层282也直接设置在介电鳍231的表面上。

在操作116中，方法100(图1A)在高k介电层282上方形成功函金属层430，并且在功函金属层430上方形成块状金属层350。根据实施例，所得结构在图14中示出。参考图14，在区域200A和200B中，在高k介电层282上方沉积围绕沟道层215的每个的功函金属层430。功函金属层430也设置在介电鳍231和隔离部件230上方。功函金属层430的在介电鳍231上的部分与功函金属层430的在沟道层215上的部分分隔开垂直间隔，该垂直间隔由块状金属层350填充。在一些实施例中，功函金属层430包括用于n型晶体管的n型功函金属，诸如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其它n型功函材料或它们的组合。在一些实施例中，功函金属层430包括用于p型晶体管的p型功函金属，诸如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi

如图14所示，区域200A中的沟道层215沿“z”方向具有垂直厚度T1和沟道至沟道间隔S1。因此，区域200A中的沟道层215具有(T1+S1)的垂直间距(中心至中心间距或边缘至边缘间距)。区域200B中的沟道层215沿“z”方向具有垂直厚度T2和沟道至沟道间隔S2。因此，区域200B中的沟道层215具有(T2+S2)的垂直间距(中心至中心间距或边缘至边缘间距)。在一些实施例中，节距T1+S1与节距T2+S2大约相同。此外，沟道层215沿“y”方向与介电鳍231的垂直表面在区域200A中横向间隔开距离G1并且在区域200B中横向间隔开距离G2。在一些实施例中，间隔S1在约6nm至约12nm范围内，并且间隔S2比间隔S1大约

在操作118中，方法100(图1A)对器件200实施进一步制造。例如，方法100可以：形成电连接至S/D部件260(图2B)的S/D接触件；形成电连接至块状金属层350的栅极通孔；以及形成连接器件200中的晶体管和其它组件以形成完整IC的多层互连件。

虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，使用本发明的实施例，可以精细调整所选区域或晶体管中的界面栅极介电层的厚度，以实现小型GAA器件。对于另一实例，使用本发明的实施例，可以很好地保持GAA器件中的沟道至沟道间隔，为沉积功函金属层留下足够的空间。这使得多重图案化栅极(MPG)工艺能够在同一集成电路中实现多个阈值电压(Vt)，诸如标准Vt、较低Vt、较高Vt等。本实施例可以容易地集成至现有的CMOS制造工艺中。

在一个示例性方面，本发明针对方法，该方法包括：提供结构，该结构具有衬底和位于衬底的表面上方并且彼此垂直间隔开的半导体层的堆叠件；形成包裹半导体层的每个的界面层；在界面层上方形成包裹半导体层的每个的高k介电层；以及在高k介电层上方形成包裹半导体层的每个的覆盖层。在覆盖层包裹半导体层的每个的情况下，方法还包括对结构实施热处理，从而增加界面层的厚度。在实施热处理之后，方法还包括去除覆盖层。

在实施例中，在去除覆盖层之后，方法还包括：在高k介电层上方形成包裹半导体层的每个的功函金属层。在实施例中，方法还包括：在功函金属层上方形成块状金属层。

在方法的实施例中，覆盖层包括除氧氧化物或除氧氮化物，并且热处理利用环境氧(O

在方法的一些实施例中，热处理将界面层的厚度增加约

在另一示例性方面，本发明涉及方法，该方法包括：在衬底上方的第一区域中形成第一纳米结构；在衬底上方的第二区域中形成第二纳米结构；形成包裹第一纳米结构和第二纳米结构的界面层；在界面层上方形成包裹第一纳米结构和第二纳米结构的高k介电层；在高k介电层上方形成包裹第一纳米结构和第二纳米结构的覆盖层；以及去除第一区域中的覆盖层，以暴露第一区域中的高k介电层，同时保持覆盖层位于第二区域中的高k介电层上方。方法还包括：对第一纳米结构和第二纳米结构实施热处理，其中，在实施热处理后，第二区域中的界面层变得比第一区域处的界面层厚。在热处理之后，方法还包括去除第二区域中的覆盖层。

在一些实施例中，去除第一区域中的覆盖层包括：形成填充第一纳米结构之间的间隔并且填充第二纳米结构之间的间隔的硬掩模层；在第一区域和第二区域上方形成涂层；将涂层图案化为暴露第一区域并且覆盖第二区域的图案化的涂层；使用图案化的涂层作为蚀刻掩模，从第一区域去除硬掩模层和覆盖层；去除图案化的涂层；以及在去除图案化的涂层之后，从第二区域去除硬掩模层。

在一些实施例中，硬掩模层包括氧化铝、氮化硅、氧化镧、硅、碳氮化硅、碳氮氧化硅、氮化铝、氮氧化铝中的一种。

在一些实施例中，第一区域是集成电路的核心区域，并且第二区域是集成电路的IO区域。在一些实施例中，热处理利用环境氧(O

在又一示例性方面，本发明针对半导体结构。半导体结构包括：第一纳米结构，在半导体结构的第一区域中的衬底上方彼此垂直间隔开；第一界面层，包裹第一纳米结构的每个；第一高k介电层，位于第一界面层上方并且包裹第一纳米结构的每个；第一功函金属层，位于第一高k介电层上方并且包裹第一纳米结构的每个；第二纳米结构，在半导体结构的第二区域中的衬底上方彼此垂直间隔开；第二界面层，包裹第二纳米结构的每个；第二高k介电层，位于第二界面层上方并且包裹第二纳米结构的每个；以及第二功函金属层，位于第二高k介电层上方并且包裹第二纳米结构的每个，其中，第一界面层的第一厚度比第二界面层的第二厚度小约

在半导体结构的实施例中，第一纳米结构中的一个的垂直尺寸比第二纳米结构中的一个的垂直尺寸大约

在实施例中，半导体结构还包括：两个第一介电鳍，设置在第一纳米结构的相对侧上，其中，两个第一介电鳍的第一外表面包括与第一界面层中的材料不同的材料，并且第一高k介电层直接接触第一外表面。半导体结构还包括：两个第二介电鳍，设置在第二纳米结构的相对侧上，其中，两个第二介电鳍的第二外表面包括与第二界面层中的材料不同的材料，并且第二高k介电层直接接触第二外表面。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。