模数转换器

技术领域

本公开涉及用于将输入模拟信号转换为数字数值数据的模数(A/D)转换器。

背景技术

已经开发了A/D转换器以利用更高分辨率的数字数据(即，更高分辨率的数字数值数据)来简化它们的配置，其中一个示例公开于日本专利申请公开No.2004-007385中。

该专利公开中公开的A/D转换器包括脉冲延迟电路，该脉冲延迟电路包括多个延迟单元，该多个延迟单元以环状级联结构彼此连接；延迟单元中的每个包括各种门电路。多个延迟单元对应于多个延迟级。

作为A/D转换目标的模拟输入信号，即模拟输入电压，被配置为作为电源电压供应给每个延迟单元。这提供了具有时域处理的A/D转换器。

该专利公开中公开的A/D转换器被配置为使得输入到延迟单元之一的脉冲信号被顺序地传送通过延迟单元，同时由此被延迟。当脉冲信号传送通过每个延迟单元时，基于脉冲信号通过对应的延迟单元的延迟时间来确定脉冲信号通过对应的延迟单元的传送速度；脉冲信号通过每个延迟单元的延迟时间取决于对应的延迟单元的电源电压。

对脉冲信号在预定采样周期期间通过的多个延迟单元中的级数，即延迟单元的数量，进行计数使得能够将模拟输入电压转换为数字数值数据。具体而言，该专利公开中公开的这种A/D转换器被称为具有时钟边沿移位构造的时间-A/D转换器(CKES)，其可以简称为“CKES-TAD”。

发明内容

这种A/D转换器(其示例在专利公开中公开)被配置为集成电路(IC)芯片，并且包括m个(诸如四个)脉冲位置数字化器，每个脉冲位置数字化器包括锁存器和编码器。m个时钟脉冲，即四个时钟脉冲，输入到m个脉冲位置数字化器的相应的锁存器。

每个脉冲位置数字化器的锁存器通过相应的延迟单元布线连接到相应的延迟单元，并通过相应的读出布线与m个时钟脉冲中的对应的时钟的正沿(上升沿)或负沿(下降沿)的时序同步地锁存相应的延迟单元的输出。

每个脉冲位置数字化器的编码器将输入到第一级延迟单元的脉冲信号到达的位置转换为数字数据，即数字数值数据。

本公开的发明人一直在考虑包括多对初级和次级锁存器的初级/次级锁存电路作为用于将输入到第一级延迟单元的脉冲信号到达的位置输入到每个编码器的锁存器。

这种考虑需要用于将时钟脉冲输入到相应的初级锁存器的输入布线，以及用于将时钟脉冲输入到相应的次级锁存器的附加输入布线。因此，这可能导致时钟脉冲的输入布线的数量增大，从而导致初级/次级锁存电路在IC芯片A/D转换器中的组件布局空间中的占用空间增大。

IC芯片A/D转换器中的组件布局空间中初级/次级锁存电路的占用空间的增大可能会使每个延迟单元布线的增加，从而导致每个延迟单元布线中的寄生阻抗(诸如寄生电容和/或寄生电阻)变得更大。这可能会使到每个脉冲位置数字化器的锁存器的代表每个延迟单元的输出的输入波形的上升时间增加，使初级/次级锁存电路具有不稳定的操作。

IC芯片A/D转换器的组件布局空间中初级/次级锁存电路的占用空间的增大可能会抑制已经通过更精细的CMOS制造工艺实现的A/D转换器的性能改进。

从这个观点出发，本公开旨在提供A/D转换器，每个A/D转换器包括初级/次级锁存电路，该初级/次级锁存电路在A/D转换器中的对应的A/D转换器中的组件布局空间中具有较小的占用空间。

根据本公开的示例性措施提供了一种模数转换器。该模数转换器包括脉冲延迟电路，该脉冲延迟电路包括彼此串联连接的多个延迟单元。脉冲延迟电路被配置为使脉冲信号从其传送通过，同时通过多个延迟单元中的每个来延迟脉冲信号。多个延迟单元中的每个的延迟时间取决于输入到多个延迟单元中的每个的模拟输入信号的电平。模数转换器包括为延迟单元中的每个延迟单元设置的多个锁存器模块。为延迟单元中的每个延迟单元设置的锁存器模块中的每个锁存器模块包括多个初级锁存器，其被配置为在不同的第一时钟的相应的采样时间处分别锁存延迟单元中的对应的延迟单元的输出。为延迟单元中的每个延迟单元设置的锁存器模块中的每个锁存器模块包括用于锁存相应的初级锁存器的输出的多个次级锁存器。多个次级锁存器包括至少第一次级锁存器和第二次级锁存器，并且多个初级锁存器包括分别对应于至少第一和第二次级锁存器的至少第一和第二初级锁存器。至少第一和第二次级锁存器中的每个被配置为在公共第二时钟的采样时间处锁存至少第一和第二初级锁存器中的对应的初级锁存器的输出。公共第二时钟基于第一时钟中的至少一个。模数转换器包括编码器单元，编码器单元被配置为将从多个次级锁存器中的每个次级锁存器输出的输出数据项编码成数字数值数据项。

为脉冲延迟电路的延迟单元中的每个延迟单元设置的多个锁存器模块在不增大脉冲延迟电路的数量或延迟单元中延迟单元的数量的情况下抑制A/D转换器的占用面积和A/D转换器的功耗两者的增大。

特别地，至少第一和第二次级锁存器中的每个次级锁存器被配置为在公共第二时钟的采样时间处锁存至少第一和第二初级锁存器中的对应的初级锁存器的输出；公共第二时钟基于第一时钟中的至少一个。

这使得至少第一和第二次级锁存器能够共享第二时钟，导致减少了用于将第二时钟提供给各个次级锁存器的布线的数量。这导致A/D转换器中组件布局空间中锁存模块的占用空间更小。

附图说明

本公开的其他方面将从参考附图的实施例的以下描述中变得显而易见，其中：

图1是示出根据本公开的第一实施例的A/D转换器的示意性配置的框图；

图2是示出图1所示的A/D转换器的时钟发生器的示意性配置的电路图；

图3是示出图1所示的A/D转换器的编码器单元的示意性配置的电框图；

图4是示意性地示出如下部分的放大视图：(i)图1所示的为第一延迟单元设置的锁存器模块中的每个的电配置；和(ii)锁存器模块的电连接；

图5是示出图4所示的锁存器模块中的每个的示意性配置的电路图；

图6是示意性地示出根据第一实施例的锁存器模块中的每个如何工作的时序图；

图7是示意性地示出如下部分的放大视图：(i)根据比较示例的为第一延迟单元设置的锁存器模块中的每个的电配置；和(ii)根据比较示例的锁存器模块的电连接；

图8是示出根据本公开的第二实施例的锁存器模块中的每个的示意性配置的电路图；

图9是示出根据本公开的第三实施例的A/D转换器的示意性配置的框图；

图10是示意性地示出根据第三实施例的锁存器模块中的每个如何工作的时序图；以及

图11是示出图9所示的A/D转换器的编码器单元的示意性配置的电框图。

具体实施方式

下面参考附图描述本公开的示例性实施例。在示例性实施例中，实施例之间的分配了相似附图标记的相似部分被省略或简化以避免重复描述。

第一实施例

下面参考图1至图7描述根据第一实施例的基于时间的A/D转换器(时间模数转换器)1。图1至图5示意性地示出了基于时间的A/D转换器1的配置的示例。

将被称为A/D转换器1的基于时间的A/D转换器1可以安装在各种模拟和数字融合设备和/或系统中，诸如具有数字通信功能的传感器设备、用于例如5G通信设备的片上系统和用于使用物联网(IoT)的系统的半导体IC。例如，可以使用互补金属氧化物半导体(CMOS)制造工艺制造A/D转换器1。

参考图1和图3，A/D转换器1包括脉冲延迟电路2、时钟发生器3、脉冲位置数字化电路4和加法器5。A/D转换器1被配置为接收模拟输入电压信号Vin(从诸如传感器的任何输出模拟电压信号的设备输出)，并将模拟输入电压信号Vin转换为数字数值数据项DTA。脉冲位置数字化电路4也将称为锁存器-编码器和减法器。

脉冲延迟电路的配置

接着，下面描述脉冲延迟电路2的配置的示例。

脉冲延迟电路2包括以环形形式彼此串联连接的n个延迟单元DU；延迟单元DU的数量n用作延迟级的数量n。脉冲延迟电路2也将称为环形延迟线。数量n被设置为奇数，例如15。

用作第一延迟级的延迟单元DU(也将称为第一延迟单元)包括与非(NAND)门G1，并且用作第二至第n延迟单元DU的其余延迟单元DU(即，第二至第n延迟级)分别包括非(NOT)门G2至Gn，即反相器G2至Gn。即，这些第一至第n延迟单元可以称为G1至Gn或DU。

第一延迟单元(与非门)G1具有第一和第二输入端子以及输出端子，并且脉冲信号输入到第一延迟单元G1的第一输入端子。

第二至第n延迟单元G2至Gn中的每个具有输入端子和输出端子。

除了第一延迟单元G1之外的每个延迟单元G2、......、Gn的输入端子级联连接到紧邻的前级延迟单元G1、......、Gn-1的输出端子。最后第n级延迟单元Gn的输出端子连接到第一延迟单元G1的第二输入端子。

当脉冲信号输入到第一延迟单元G1的第一输入端子时，第一延迟单元G1工作以将脉冲信号传送到下一个延迟单元G2，同时将脉冲信号延迟预定延迟时间Td。

除了最后一个延迟单元Gn之外的其余延迟单元G2至Gn-1中的每个顺序地将从紧邻的在前延迟单元传送的脉冲信号传送到下一个延迟单元，同时将脉冲信号延迟预定延迟时间Td。最后的延迟单元Gn将从紧邻的在前延迟单元传送的脉冲信号传送到下一个第一延迟单元G1，同时将脉冲信号延迟预定延迟时间Td。

相应的延迟单元G1至Gn的输出端子也连接到脉冲位置数字化电路4，使得从延迟单元G1至Gn中的每个输出的脉冲信号输入到脉冲位置数字化电路4。

模拟输入电压信号Vin作为电源电压输入到延迟单元G1至Gn中的每个，使得输入到延迟单元G1至Gn中的每个的电源电压激活延迟单元G1至Gn中的对应的延迟单元。

每个延迟单元DU被配置为使得对应的延迟单元DU的操作时间取决于模拟输入电压信号Vin的电平，这导致每个延迟单元DU的延迟时间取决于模拟输入电压信号Vin的电平。

其延迟时间Td取决于模拟输入电压信号Vin的电平的任何栅极都可以用作延迟单元DU中的每个。如图1所示，优选地，与非门和非门用于如图1所示的相应的延迟单元DU。

例如，非门G2至Gn中的每个包括具有更简单电路配置和更小延迟时间Td及更高时间分辨率的单级CMOS反相器。

脉冲信号EN的电平从低电平改变为高电平使得奇数级延迟单元DU(即与非门G1和非门G3、G5、......)中的每个的输出从高电平改变为低电平，并且偶数级延迟单元DU(即非门G2、G4、......)中的每个的输出从低电平改变为高电平。

由于奇数数量的，例如15个，延迟单元DU级联连接形成回路，所以脉冲信号在成回路的延迟单元DU中循环，同时脉冲信号从低电平到高电平的上升时序和脉冲信号从高电平到低电平的下降时序在成回路的延迟单元DU中交替传送。

由于每个延迟单元DU的延迟时间取决于模拟输入电压信号Vin的电平，因此改变模拟输入电压信号Vin的电平使得能够改变脉冲信号的循环速度。

时钟发生器的配置

如图2所示，时钟发生器3包括CMOS反相器M1和彼此并联连接的m个CMOS反相器M2a1至M2am；CMOS反相器M1用作第一级，并且并联连接的CMOS反相器M2a1至M2am用作第二级并依次连接到CMOS反相器M1。CMOS反相器M2a1至M2am中的每个被配置为输出采样时钟CK1至CKm中的对应的采样时钟；每个采样时钟CK1、......、CKm是脉冲序列，即时钟脉冲。采样时钟CK1至CKm将被简称为时钟CK1至CKm。

第一实施例使用四个CMOS反相器M2a1至M2a4(m＝4)，使得四个时钟CK1至CK4从相应的CMOS反相器M2a1至M2a4输出。

CMOS反相器M1和M2a1至M2a4中的每个包括P沟道MOS晶体管和N沟道MOS晶体管。CMOS反相器M1和M2a1至M2a4中的每个的P沟道MOS晶体管的栅极和N沟道MOS晶体管的栅极彼此共同连接，形成CMOS反相器M1和M2a1至M2a4中的对应的CMOS反相器的输入端子。CMOS反相器M1和M2a1至M2a4中的每个的P沟道MOS晶体管的漏极和N沟道MOS晶体管的漏极彼此共同连接，形成CMOS反相器M1和M2a1至M2a4中的对应的CMOS反相器的输出端子。模拟输入电压信号Vin作为电源电压输入到CMOS反相器M1和M2a1至M2a4中的每个的P沟道MOS晶体管的源极。另外，CMOS反相器M1和M2a1至M2a4中的每个的N沟道MOS晶体管的源极与其接地端子连接。

第二级CMOS反相器M2a1至M2a4的输入端子共同连接到第一级CMOS反相器M1的输出端子，并且采样时钟参考信号CKs输入到第一级CMOS反相器M1的输入端子作为参考时钟，即主时钟。即，采样时钟参考信号CKs用作外部输入到第一级MOS反相器M1的输入端子的主时钟。

即，采样时钟参考信号CKs的每个脉冲输入到第一级MOS反相器M1的输入端子。

第一级MOS反相器M1接收输入到其的采样时钟参考信号CKs的每个脉冲，并将采样时钟参考信号CKs的每个脉冲传送到第二级反相器M2a1、M2a2、M2a3和M2a4中的每个。

第二级反相器M2a1、M2a2、M2a3和M2a4中的每个接收采样时钟参考信号CKs的每个脉冲，并且将采样时钟参考信号CKs的每个脉冲作为时钟CK1至CKm(CK4)中的对应的时钟的每个脉冲传送。

特别地，CMOS反相器M2a1至M2a4中的每个具有对应的PMOS晶体管的栅极的第一长度和第一宽度以及对应的NMOS晶体管的栅极的第二长度和第二宽度。CMOS反相器M2a1至M2a4中的任何CMOS反相器的PMOS晶体管的栅极的第一长度被设置为不同于CMOS反相器M2a1至M2a4中的另一CMOS反相器的PMOS晶体管的栅极的第一长度。类似地，CMOS反相器M2a1至M2a4中的任何CMOS反相器的PMOS晶体管的栅极的第一宽度被设置为不同于CMOS反相器M2a1至M2a4中的另一CMOS反相器的PMOS晶体管的栅极的第一宽度。

此外，CMOS反相器M2a1至M2a4中的任何CMOS反相器的NMOS晶体管的栅极的第二长度被设置为不同于CMOS反相器M2a1至M2a4中的另一CMOS反相器的NMOS晶体管的栅极的第二长度。类似地，CMOS反相器M2a1至M2a4中的任何CMOS反相器的NMOS晶体管的栅极的第二宽度被设置为不同于CMOS反相器M2a1至M2a4中的另一CMOS反相器的NMOS晶体管的栅极的第二宽度。

这使得时钟CK1的正沿(上升沿)相对于采样时钟参考信号CKs的正沿延迟预定延迟ΔTs(CK1-CKs)。

类似地，时钟CK2的正沿相对于采样时钟参考信号CKs的正沿延迟预定延迟ΔTs(CK2-CKs)，时钟CK3的正沿相对于采样时钟参考信号CKs的正沿延迟预定延迟ΔTs(CK3-CKs)，并且时钟CK4的正沿相对于采样时钟参考信号CKs的正沿延迟预定延迟ΔTs(CK4-CKs)。

延迟ΔTs(CK1-CKs)、延迟ΔTs(CK2-CKs)、延迟ΔTs(CK3-CKs)和延迟ΔTs(CK4-CKs)被设置为彼此不同。特别地，延迟ΔTs(CK1-CKs)、延迟ΔTs(CK2-CKs)、延迟ΔTs(CK3-CKs)和延迟ΔTs(CK4-CKs)按此顺序被设置得更长，这可以表示为表达式ΔTs(CK1-CKs)<ΔTs(CK2-CKs)<ΔTs(CK3-CKs)<ΔTs(CK4-CKs)。

被设置为等于采样时钟参考信号CKs的周期Ts的每个时钟CK1、CK2、CK3和CK4的周期Ts被设置为比每个延迟单元DU的延迟时间Td长。例如，每个时钟CK1、CK2、CK3和CK4的周期被设置为比每个延迟单元DU的延迟时间Td长几倍的恒定周期。时钟CK1、CK2、CK3和CK4中的每个相邻对具有相位差Δt(见图6)，并且m(在本实施例中＝4)与Δt的乘积，表示为4Δt，被设置为基本上等于每个延迟单元DU的延迟时间Td。

即，时钟CK1的正沿相对于采样时钟参考信号CKs的正沿的延迟ΔTs(CK1-CKs)可以用1×Δt表示，并且时钟CK2的正沿相对于采样时钟参考信号CKs的正沿的延迟ΔTs(CK2-CKs)可以用2×Δt表示。

类似地，时钟CK3的正沿相对于采样时钟参考信号CKs的正沿的延迟ΔTs(CK3-CKs)可以用3×Δt表示，并且时钟CK4的正沿相对于采样时钟参考信号CKs的正沿的延迟ΔTs(CK4-CKs)可以用4×Δt表示。

脉冲位置数字化电路的配置

脉冲位置数字化电路4如图1和3所示，包括非门20、为每个延迟单元DU设置的锁存器模块21至24、以及编码器单元60。编码器单元60，如图3所示，是编码器31至34和锁存器-减法器模块50，并且锁存器-减法器模块35至38中的每个包括减法器51至54和锁存器41至44。

将图1所示的非门20的数量设置为n，使得为n个延迟单元DU分别设置n个非门20。具体地，每个n非门20具有输入端子和输出端子，并且n个非门20的输入端子分别连接到n个延迟单元DU的输出端子。因此，n个延迟单元DU的输出P1到Pn输入到相应的n个非门20。

锁存器模块21至24被配置为为相应的n个延迟单元DU，即n个非门，设置的n组锁存器模块21至24。

每组的锁存器模块21至24具有输入端子和输出端子。每组的锁存器21至24的输入端子共同连接到对应的非门20的输出端子。即，锁存器模块21至24的组数与相应的延迟单元DU的输出P1至Pn的数量相同。

锁存器模块21至24的数量与时钟CK1至CK4的数量相同。

时钟CK1、CK2、CK3和CK4输入到为每个延迟单元DU设置的锁存器模块21至24。

让我们关注四个锁存器模块21至24，它们并联设置用于第一延迟单元DU(G1)的输出P1，被配置为与时钟CK1至CK4中的对应的时钟的每个脉冲的正沿或负沿同步地锁存输出P1。

时钟CK1、CK2、CK3和CK4相对于采样时钟参考信号CKs具有相应的相位差1×Δt、2×Δt、3×Δt和4×Δt。为此，锁存器模块21在与时钟CK1的每个脉冲的出现，诸如每个脉冲的正沿或负沿的出现，对应的采样时间处锁存输出P1，时钟CK1相对于采样时钟参考信号CKs的对应的脉冲对应于时序1×Δt。类似地，锁存器模块22在于时钟CK2的每个脉冲的出现对应的采样时间处锁存输出P1，时钟CK2相对于采样时钟参考信号CKs对应于时序2×Δt。锁存器模块23在与时钟CK3的每个脉冲的出现对应的采样时间处锁存输出P1，时钟CK3相对于采样时钟参考信号CKs对应于时序3×Δt。锁存器模块24在与时钟CK4的每个脉冲的出现对应的采样时间处锁存输出P1，时钟CK4相对于采样时钟参考信号CKs对应于时序4×Δt。

注意，脉冲的出现代表脉冲的正沿或负沿的出现。

时钟CK1、CK2、CK3和CK4中的每个相邻对之间的相位差Δt被设置为Td/m(在本实施例中m＝4)，使得在细分采样时间1×(Td/4)、2×(Td/4)、3×(Td/4)和4×(Td/4)中的每个处锁存输出P1成为可能；细分采样时间1×(Td/4)、2×(Td/4)、3×(Td/4)和4×(Td/4)中的每个是通过细分每个延迟单元DU的延迟时间Td获得的值(Td/4)的函数。

脉冲位置数字化电路4的这种配置使得用于第一延迟单元DU(G1)的并联布置的锁存器模块21至24能够在与不同时钟CK1、CK2、CK3和CK4的相应的脉冲对应的采样时间处锁存第一延迟单元DU(G1)的通过非门20的输出P1。

类似地，脉冲位置数字化电路4的这种配置使得用于第二延迟单元DU(G2)的并联布置的锁存器模块21至24能够在与不同时钟CK1、CK2、CK3、CK4的相应的脉冲对应的采样时间处锁存第二延迟单元DU(G2)的通过非门20的输出P2，…，并使得用于第n延迟单元DU(Gn)的并联布置的锁存器模块21至24能够在与不同时钟CK1、CK2、CK3和CK4的相应的脉冲对应的采样时间处锁存第n延迟单元DU(Gn)的通过非门20的输出Pn。

因此，根据第一实施例的脉冲位置数字化电路4具有更高的时间分辨率，而不会增大脉冲延迟电路的数量和脉冲延迟电路2中的延迟单元DU的数量n。

如上所述，用于n个延迟单元DU中的每个的锁存器模块21至24被配置为锁存延迟单元DU中的对应的延迟单元的通过非门20的输出。

为相应的延迟单元DU设置的锁存器模块21中的每个包括彼此串联连接的初级锁存器21m和次级锁存器21s，并且为相应的延迟单元DU设置的初级锁存器21m彼此级联连接，并且为相应的延迟单元DU设置的次级锁存器21s彼此级联连接。

类似地，为相应的延迟单元DU设置的锁存器模块22中的每个包括彼此串联连接的初级锁存器22m和次级锁存器22s，并且为相应的延迟单元DU设置的初级锁存器22m彼此级联连接，并且为相应的延迟单元DU设置的次级锁存器22s彼此级联连接。

与锁存器模块22一样，为相应的延迟单元DU设置的锁存器模块23中的每个包括彼此串联连接的初级锁存器23m和次级锁存器23s，并且为相应的延迟单元DU设置的初级锁存器23m彼此级联连接，并且为相应的延迟单元DU设置的次级锁存器23s彼此级联连接。

此外，为相应的延迟单元DU设置的锁存器模块24中的每个包括彼此串联连接的初级锁存器24m和次级锁存器24s，并且为相应的延迟单元DU设置的初级锁存器24m彼此级联连接，并且为相应的延迟单元DU设置的次级锁存器24s彼此级联连接。

即，用于第一延迟单元DU(G1)的锁存器模块21至24被配置为在与不同时钟CK1、CK2、CK3和CK4的相应的脉冲对应的采样时间处锁存从第一延迟单元DU(G1)输出通过非门20的延迟脉冲P1的状态，......，以及用于第n延迟单元DU(Gn)的锁存器模块21至24被配置为在与不同时钟CK1、CK2、CK3和CK4的相应的脉冲对应的采样时间处锁存从第n延迟单元DU(Gn)输出通过非门20的延迟脉冲Pn的状态。

特别地，用于第一延迟单元DU(G1)的初级锁存器21m至24m被配置为在与不同时钟CK1、CK2、CK3和CK4的相应的脉冲对应的采样时间处锁存从第一延迟单元DU(G1)输出通过非门20的延迟脉冲P1的状态，......，以及用于第n延迟单元DU(Gn)的初级锁存器21m至24m被配置在与不同时钟CK1、CK2、CK3和CK4的相应的脉冲对应的采样时间处锁存从第n延迟单元DU(Gn)输出通过非门20的延迟脉冲Pn的状态。时钟CK1至CK4中的每个用作第一时钟。

相反，用于第一延迟单元DU(G1)的次级锁存器21s至24s被配置为在与时钟CK1的每个脉冲的出现对应的采样时间处锁存从第一延迟单元DU(G1)输出通过非门20的延迟脉冲P1的状态，......，以及用于第n延迟单元DU(Gn)的次级锁存器21s至24s被配置为在与时钟CK1的每个脉冲的出现对应的采样时间处锁存从第n延迟单元DU(Gn)输出通过非门20的延迟脉冲Pn的状态。

即，用于n个延迟单元DU中的每个的次级锁存器21s至24s被配置为在与时钟CK1至CK4中包括的时钟CK1的每个脉冲的出现对应的采样时间处锁存延迟单元DU中的对应的延迟单元的通过非门20的输出。次级锁存器21s至24s中的每个使用的时钟CK1用作第二时钟。稍后将描述锁存器模块21至24的具体示例之一。

编码器31至34的数量与时钟脉冲CK1至CK4的数量相同。即，在脉冲位置数字化电路4中设置有4个编码器31至34。

编码器31被配置为与采样时钟参考信号CKs的每个脉冲的出现同步地将由相应的锁存器模块21锁存的输出数据项Do1编码成代码数据，即z位数据O1(z为2

锁存器模块21中的每个锁存的数据项与延迟单元DU中的对应的延迟单元的输出对应，使得与输入至环形延迟线的循环脉冲信号所到达的延迟单元DU对应的数据项中的任何数据项是与其余其他延迟单元DU对应的数据项以外的特定值。因此，这使得将输入到环形延迟线的循环脉冲信号到达环形延迟线中所在的位置数字化，从而生成z位数据O1，成为可能。

编码器32被配置为与采样时钟参考信号CKs的每个脉冲的出现同步地将由相应的锁存器模块22锁存的数据项Do2编码成代码数据，即z位数据O2。锁存器模块22中的每个锁存的数据项对应于延迟单元DU中的对应的延迟单元的输出，使得与输入至环形延迟线的循环脉冲信号所到达的延迟单元DU对应的数据项中的任何数据项是与其余其他延迟单元DU对应的数据项以外的特定值。因此，这使得将输入到环形延迟线的循环脉冲信号到达环形延迟线中所在的位置数字化，从而生成z位数据O2，成为可能。

编码器33被配置为与采样时钟参考信号CKs的每个脉冲的出现同步地将由相应的锁存器模块23锁存的数据项Do3编码成代码数据，即z位数据O3。锁存器模块23中的每个锁存的数据项对应于延迟单元DU中的对应的延迟单元的输出，使得与输入至环形延迟线的循环脉冲信号所到达的延迟单元DU对应的数据项中的任何数据项是与其余其他延迟单元DU对应的数据项以外的特定值。因此，这使得将输入到环形延迟线的循环脉冲信号到达环形延迟线中所在的位置数字化，从而生成z位数据O3，成为可能。

编码器34被配置为与采样时钟参考信号CKs的每个脉冲的出现同步地将由相应的锁存器模块24锁存的数据项Do4编码成代码数据，即z位数据O4。锁存器模块24中的每个锁存的数据项对应于延迟单元DU中的对应的延迟单元的输出，使得与输入至环形延迟线的循环脉冲信号所到达的延迟单元DU对应的数据项中的任何数据项是与其余其他延迟单元DU对应的数据项以外的特定值。因此，这使得将输入到环形延迟线的循环脉冲信号到达环形延迟线中所在的位置数字化，从而生成z位数据O4，成为可能。

即，编码器31至34中的每个被配置为使用据以生成时钟CK1至CKm的采样时钟参考信号CKs的每个脉冲来对由锁存器21至24中的对应的锁存器锁存的数据进行读取和编码。

因此，这使得编码器31至34中的每个能够将输入到环形延迟线的循环脉冲信号到达环形延迟线中所在的位置数字化，从而生成z位数据O1、z位数据O2、z位数据O3和z位数据O4中的对应的z位数据。

作为后续级连接到编码器31的锁存器-减法器模块35包括锁存器41和减法器51，并且作为后续级连接到编码器32的锁存器-减法器模块36包括锁存器42和减法器52。类似地，作为后续级连接到编码器33的锁存器-减法器模块37包括锁存器43和减法器53，并且作为后续级连接到编码器34的锁存器-减法器模块38包括锁存器44和减法器54。

锁存器41至44中的每个被配置为在与采样时钟参考信号CKs的每个脉冲的出现对应的采样时间处锁存从编码器31、32、33和34输出的代码数据O1、代码数据O2、代码数据O3和代码数据O4中的对应的代码数据。即，锁存器41至44中的每个被配置为在与采样时钟参考信号CKs的每个脉冲的出现对应的采样时间处将从编码器31、32、33和34输出的代码数据O1、代码数据O2、代码数据O3和代码数据O4中的对应的代码数据存储为先前代码数据。

减法器51至54中的每个被配置为从存储在锁存器41至44中的对应的锁存器中的先前代码数据减去作为当前代码数据的在与采样时钟参考信号CKs的每个脉冲的出现对应的采样时间处从编码器31、32、33和34输出的代码数据O1、代码数据O2、代码数据O3和代码数据O4中的对应的代码数据，由此计算当前代码数据和先前代码数据之间的偏差数据。然后，减法器51至54中的每个被配置为将偏差数据作为n位数字数值数据项DT1至DT4中的对应的n位数字数值数据项输出到加法器5。

加法器5被配置为将n位数字数值数据项DT1至DT4彼此相加，由此生成具有(n+log

可以设置各种处理单元来代替加法器5。各种处理单元中的每个可以被配置为基于n位数字数值数据项DT1至DT4输出任何数字数值数据。

根据第一实施例，上述编码器31至34、锁存器41至44和减法器51至54构成编码器单元60。

即，编码器单元60被配置为：

(I)计算由锁存器模块21锁存并从次级锁存器21s输出的输出数据项DO1的当前代码数据与先前代码数据之间的偏差数据，从而将输出数据项DO1转换为n位数字数值数据项DT1；

(II)计算由锁存器模块22锁存并从次级锁存器22s输出的数据项DO2的当前代码数据与先前代码数据之间的偏差数据，从而将数据项DO2转换为n位数字数值数据项DT2；

(III)计算由锁存器模块23锁存并从次级锁存器23s输出的数据项DO3的当前代码数据与先前代码数据之间的偏差数据，从而将数据项DO3转换为n位数字数值数据项DT3；

(IV)计算由锁存器模块24锁存并从次级锁存器24s输出的数据项DO4的当前代码数据与先前代码数据之间的偏差数据，从而将数据项DO4转换为n位数字数值数据项DT4。

上述A/D转换器1被配置为使得每个延迟单元DU的延迟时间Td根据模拟输入电压信号Vin的电平而改变。具体而言，模拟输入电压信号Vin的电平越高，则构成每个延迟单元DU的每个晶体管的导通电阻越低，导致每个延迟单元DU的延迟时间Td越短。

相反，模拟输入电压信号Vin的电平越低，则构成每个延迟单元DU的每个晶体管的导通电阻越高，导致每个延迟单元DU的延迟时间Td越长。

这使得由脉冲位置数字化电路4数字化的数字数值数据项DT1至DT4中的每个发生改变，因此使得根据模拟输入电压信号Vin基于数字数值数据项DT1至DT4获得数字数值数据项DTA成为可能。

每个锁存器模块的结构和功能意义

下面描述根据第一实施例的锁存器模块21至24的结构和功能意义。

图4是例如为第一延迟单元DU(G1)设置的锁存器模块21至24的放大视图，并且图5是图4所示的锁存器模块21至24中的每个的电路配置的示例。以下，将非门20的输出电平，即高电平或低电平，称为Din。

如图4和5所示，锁存器模块21至24中的每个被设计为初级-次级锁存器模块。具体地，锁存器模块21包括第一级初级锁存器21m和与其串联连接的第二级次级锁存器21s，并且锁存器模块22包括第一级初级锁存器22m和与其串联连接的第二级次级锁存器22s。类似地，锁存器模块23包括第一级初级锁存器23m和与其串联连接的第二级次级锁存器23，并且锁存器模块24包括第一级初级锁存器24m和与其串联连接的第二级次级锁存器24s。

非门20的输出电平Din输入到初级锁存器21m至24m中的每个。

第一级初级锁存器21m至24m中的每个被设计为CMOS静态电路(该CMOS静态电路包括反馈回路，该反馈回路包括非门Gb)，并且锁存输出Dm1到Dm4中的对应的输出。

相应的第一级初级锁存器21m至24m的电路配置彼此相同，使得分配给第一级初级锁存器21m的相应的组件的附图标记用于分配给其他第一级初级锁存器22m至24m中的每个的对应的相应的组件。

第二级初级锁存器21s至24s中的每个被设计为CMOS静态电路(该CMOS静态电路包括反馈回路，该反馈回路包括非门Gd)，并且锁存输出数据项Do1至输出数据项Do4中的对应的数据项。

相应的第二级次级锁存器21s至24s的电路配置彼此相同，使得分配给第二级次级锁存器21s的相应的组件的附图标记用于分配给其他第二级次级锁存器22s至24s中的每个的对应的相应的组件。

下面描述被选择为初级锁存器21m至24m的典型示例的初级锁存器21m的组件之间的电连接，以及被选择为次级锁存器21s至24s的典型示例的次级锁存器21s的组件之间的电连接。省略对其他初级锁存器22m至24m中的每个的组件之间的电连接的描述，并且类似地省略对其他次级锁存器22s至24s中的每个的组件之间的电连接的描述。

初级锁存器21m包括开关SW1和SW2、非门Ga和非门Gb。类似地，次级锁存器21s包括开关SW3和SW4、非门Gc和非门Gd。

开关SW1至SW4中的每个具有相对的第一端和第二端，并且非门Ga、Gb、Gc和Gd中的每个具有输入端子和输出端子。

非门20的输出电平Din输入到开关SW1的第一端，并且开关SW1的第二端连接到非门Ga的输入端子。非门Ga的输出端子连接到非门Gb的输入端子和次级锁存器21s的开关SW3的第一端。

非门Gb的输出端子连接到开关SW2的第一端。开关SW2的第二端连接到非门Ga的输入端子。

开关SW1至SW4中的每个都具有控制端子。时钟CK1输入至开关SW1的控制端子。时钟CK1的负沿(将称为CK1n)使开关SW1导通，并且时钟CK1的正沿(将称为CK1p)使开关SW1关断。时钟CK1输入至开关SW2的控制端子。时钟CK1的正沿CK1p使开关SW2导通，并且时钟CK1的负沿CK1n使开关SW2关断。

这使得开关SW1和开关SW2互补地导通或关断。

开关SW1的导通状态使得非门20的输出电平Din的反相电平作为初级锁存器21m的输出电平D1m输出到第二级次级锁存器21s。相反，开关SW2的导通状态使得开关SW1关断。因此，当开关SW1处于关断状态时，这使得初级锁存器21m能够独立于非门20的输出电平Din的改变来保持电平D1m。

对于次级锁存器21s，初级锁存器21m的输出电平Dm1输入到开关SW3的第一端，并且开关SW3的第二端连接到非门Gc的输入端子。非门Gc的输出端子连接到非门Gd的输入端子和编码器31二者，使得非门Gc的输出端子的输出作为输出数据项Do1输入到编码器31.

非门Gd的输出端子连接到开关SW4的第一端。开关SW4的第二端连接到非门Gc的输入端子。

时钟CK1输入至开关SW3的控制端子。时钟CK1的正沿CK1p使开关SW3导通，并且时钟CK1的负沿CK1n使开关SW3关断。时钟CK1输入至开关SW4的控制端子。时钟CK1的负沿CK1n使开关SW4导通，并且时钟CK1的正沿CK1p使开关SW2关断。

这使得开关SW3和开关SW4互补地导通或关断。

开关SW3的导通状态使初级锁存器21m的输出电平Dm1的反相电平作为输出数据项Do1输出到编码器31。相反，开关SW4的导通状态使开关SW3关断。因此，当开关SW3处于关断状态时，这使得次级锁存器21s能够独立于初级锁存器21m的输出电平Dm1的改变来保持输出数据项Do1的电平。

除了将时钟CK2至CK4输入到相应的其他初级锁存器22m至24m来代替采样时钟CK1之外，其他初级锁存器22m至24m中的每个的操作与初级锁存器21m的操作相同，因此省略了对其他初级锁存器22m至24m中的每个的操作的描述。类似地，其他次级锁存器22s至24s中的每个的操作与次级锁存器21s的操作相同，因此省略对其他次级锁存器22s至24s中的每个的操作的描述。

图5清楚地示出了时钟CK1共同输入到次级锁存器中21s至24s的每个的开关SW3和SW4，使得次级锁存器21s至24s的所有开关SW3彼此同步地导通或关断，并且次级锁存器21s至24s的所有开关SW4彼此同步地导通或关断。

相反，图5清楚地示出了彼此不同的时钟CK1至CK4输入到相应的初级锁存器21m至24m的开关SW1和SW2。

具体而言，时钟CK2输入至初级锁存器22m的开关SW1的控制端子。时钟CK2的将被称为CK2n的负沿使初级锁存器22m的开关SW1导通，并且时钟CK2的将被称为CK2p的正沿使初级锁存器22m的开关SW1关断。时钟CK2输入至初级锁存器22m的开关SW2的控制端子。时钟CK2的正沿CK2p使初级锁存器22m的开关SW2导通，并且时钟CK2的负沿CK2n使初级锁存器22m的开关SW2关断。

时钟CK3输入至初级锁存器23m的开关SW1的控制端子。时钟CK3的将被称为CK3n的负沿使初级锁存器23m的开关SW1导通，并且时钟CK3的将被称为CK3p的正沿使初级锁存器23m的开关SW1关断。时钟CK3输入至初级锁存器23m的开关SW2的控制端子。时钟CK3的正沿CK3p使初级锁存器23m的开关SW2导通，并且时钟CK3的负沿CK3n使初级锁存器23m的开关SW2关断。

时钟CK4输入至初级锁存器24m的开关SW1的控制端子。时钟CK4的将被称为CK4n的负沿使初级锁存器24m的开关SW1导通，并且时钟CK4的将被称为CK4p的正沿使初级锁存器24m的开关SW1关断。时钟CK4输入至初级锁存器24m的开关SW2的控制端子。时钟CK4的正沿CK4p使初级锁存器24m的开关SW2导通，并且时钟CK4的负沿CK4n使初级锁存器24m的开关SW2关断。

初级锁存器21m至24m中的每个被配置为在与时钟CK1至CK4中的对应的时钟的负沿CK1n、CK2n、CK3n、CK4n的出现对应的采样时间处读取非门20的输出电平Din。

另外，如图6所示，初级锁存器21m被配置为在与时钟CK1的正沿CK1p的出现(参见附图标记tlm1)对应的采样时间处保持，即锁存，非门20的输出电平Din，并且初级锁存器22m被配置为在与时钟CK2的正沿CK2p的出现(参见附图标记tlm2)对应的采样时间处保持，即锁存，非门20的输出电平Din。

类似地，初级锁存器23m被配置为在与时钟CK3的正沿CK3p的出现(参见附图标记tlm3)对应的采样时间处保持，即锁存，非门20的输出电平Din，并且初级锁存器24m被配置为在与时钟CK4的正沿CK4p的出现(参见附图标记tlm4)对应的采样时间处保持，即锁存，非门20的输出电平Din。

此后，次级锁存器21s至24s被配置为在时钟CK1的负沿CK1n出现的时序(参见附图标记tls)同时保持，即锁存，输出数据项Do1至输出数据项Do4。

即，初级锁存器21m至24m在不同时钟CK1至CK4的正沿CK1p至CK4p的不同出现tlm1至tm4的采样时间处锁存非门20的Din的输出电平。这使得即使时钟CK1被共同输入到第二状态次级锁存器21s至24s，非门20的Din的输出电平也能够相对于采样时钟参考信号CKs的每个脉冲的正沿在不同的采样时间1×Δt、2×Δt、3×Δt和4×Δt处被锁存。这使得锁存器模块21至24能够稳定地操作。

如上所述，编码器31至34中的每个被配置为与采样时钟参考信号CKs的每个脉冲的出现同步地对相应的锁存器模块21、22、23或24锁存的对应的数据项进行读取并编码成z位数据，时钟CK1至CKm是基于采样时钟参考信号CKs生成的。

即，让我们考虑编码器31将在与采样时钟参考信号CKs的任意脉冲(当前脉冲)的出现对应的采样时间处读取锁存器模块21锁存的输出数据项Do1的情况。

在这种情况下，输出数据项Do1在与基于采样时钟参考信号CKs的紧邻的在前脉冲生成的时钟CK1的脉冲的负沿CK1n的出现时序tls对应的采样时间处由锁存器模块21可靠地锁存。因此，这使得编码器31能够在与采样时钟参考信号CKs的当前脉冲的出现(参见图6中的附图标记tEn)对应的采样时间处稳定地读取由锁存器模块21锁存的输出数据项Do1，使得编码器31对输出数据项Do1稳定地进行编码成为可能。

与编码器31一样，编码器32在与采样时钟参考信号CKs的当前脉冲的出现(参见图6中的附图标记tEn)对应的采样时间处稳定地读取由锁存器模块22锁存的数据项Do2，使得编码器32对输出数据项Do2稳定地进行编码成为可能。

类似地，编码器33在与采样时钟参考信号CKs的当前脉冲的出现(参见图6中的附图标记tEn)对应的采样时间处稳定地读取由锁存器模块23锁存的数据项Do3，使得编码器33对输出数据项Do3稳定地进行编码成为可能。另外，编码器34在与采样时钟参考信号CKs的当前脉冲的出现(参见图6中的附图标记tEn)对应的采样时间处稳定地读取由锁存器模块24锁存的数据项Do4，使得编码器34对输出数据项Do4稳定地进行编码成为可能。

从编码器31至34输出到下一级的输出数据项Do1至Do4可以经受使用采样时钟参考信号CKs的任何处理。

根据比较示例的A/D转换器

图7是为根据对应于图4的比较示例的A/D转换器100中的例如第一延迟单元DU(G1)所设置的锁存器模块21至24的放大视图。

如图7所示，用于n个延迟单元DU中的每个的次级锁存器21s至24s被配置为在与不同时钟CK1至CK4的相应的出现对应的采样时间处锁存延迟单元DU中的对应的延迟单元的通过非门20的输出，该不同时钟CK1至CK4由相应的初级锁存器21m至24m用作操作时钟。

根据比较示例的A/D转换器100的上述配置需要提供四个主布线W1到W4，以分别连接在用于输出采样时钟CK1至CK4的CMOS反相器M2a1至M2a4和次级锁存器21s至24s之间。这导致将时钟发生器3连接到相应的次级锁存器21s至24s的布线的数量增大，并且每条布线的长度增大，导致在根据比较示例的A/D转换器100中的组件布局空间中的布线的占用空间更大。

特别地，如果根据比较示例的A/D转换器100使用可以通过更精细的CMOS制造工艺来实现的诸如鳍式场效应晶体管(FinFET)或环栅(GAA)FET的三维晶体管，则用于连接在时钟发生器3和相应的次级锁存器21s至24s之间的布线在根据比较示例的A/D转换器100中的总组件布局空间中的比例。因此，这导致在根据比较示例的A/D转换器100中分配给脉冲延迟电路2的组件布局空间中，锁存器模块21至24的占用空间相对增大。这可能导致根据比较示例的A/D转换器的性能降低和根据比较示例的A/D转换器100的制造成本的增大。

根据第一实施例的A/D转换器

相反，A/D转换器1被配置为使得时钟CK1共同输入到为每个延迟单元DU设置的相应的锁存器模块21至24的次级锁存器21s至24s。因此，这种配置使得所有次级锁存器21s至24s能够共享单个时钟CK1，使得使用单个主布线W1连接用于将采样时钟CK1输出到次级锁存器21s至24s的CMOS反相器M2a1(参见图3)成为可能。

因此，这导致将时钟发生器3连接到相应的次级锁存器21s至24s的布线的数量减少，导致根据第一实施例的A/D转换器1中的组件布局空间中的单个布线的占用空间更小。因此，这导致A/D转换器1的尺寸的减小和A/D转换器1的脉冲延迟特性的有效提高，使得以较低的成本提高A/D转换器1的产品的制造良率成为可能。

A/D转换器1的上述配置将归因于用于时钟CK1至CK4的传送的布线中的寄生阻抗(诸如寄生电容和/或寄生电阻)的不利影响最小化，使得维持A/D转换器1的性能可靠性成为可能。

A/D转换器1的上述配置额外减少了归因于用于读取从相应的延迟单元G1至Gn输出的脉冲P1至Pn的布线中的寄生阻抗(诸如寄生电容和/或寄生电阻)的不利影响，使得每个锁存器21稳定地读取从相应的延迟单元G1至Gn输出的脉冲P1至Pn中的每个的状态成为可能。

此外，根据第一实施例的A/D转换器1的脉冲延迟单元2被配置为使得延迟单元DU彼此级联连接以构成环形延迟线。这导致A/D转换器1的尺寸进一步减小以及A/D转换器1的脉冲延迟特性的更有效的改进。

根据第一实施例的编码器31至34中的每个被配置为使用据以生成时钟CK1至CKm的采样时钟参考信号CKs的每个脉冲来对由锁存器21至24中的对应的锁存器锁存的数据进行读取和编码。因此，这种配置使得：

(1)编码器31能够对从次级锁存器21s输出的数据项Do1稳定地进行读取和编码；

(2)编码器32能够对从次级锁存器22s输出的数据项Do2稳定地进行读取和编码；

(3)编码器33能够对从次级锁存器23s输出的数据项Do3稳定地进行读取和编码；

(2)编码器34能够对从次级锁存器24s输出的数据项Do4稳定地进行读取和编码。

第二实施例

下面参考图8描述根据第二实施例的A/D转换器1A。根据第二实施例的A/D转换器1A的结构和/或功能主要与A/D转换器1的那些相同，以下几点除外。因此，以下主要描述不同点。

根据第二实施例的A/D转换器1A包括脉冲位置数字化电路4A，并且脉冲位置数字化电路4A包括代替锁存器模块21至24的锁存器模块221至224。

为相应的延迟单元DU设置的锁存器模块221中的每个包括彼此串联连接的初级锁存器21m和次级锁存器221s，并且为相应的延迟单元DU设置的锁存器模块222中的每个包括彼此串联连接的初级锁存器22m和次级锁存器222s。类似地，为相应的延迟单元DU设置的锁存器模块223中的每个包括彼此串联连接的初级锁存器23m和次级锁存器223s，并且为相应的延迟单元DU设置的锁存器模块224中的每个包括彼此串联连接的初级锁存器24m和次级锁存器224s。

第二级初级锁存器221s至224s中的每个被设计为CMOS动态电路，该动态电路在不使用反馈回路的情况下锁存输出数据项Do1至输出数据项Do4中的对应的输出数据项。

相应的第二级次级锁存器221s至224s的电路配置彼此相同，使得分配给第二级次级锁存器221s的相应的组件的附图标记用于分配给其他第二级次级锁存器222s至224s中的每个的对应的相应的组件。

下面描述次级锁存器221s的组件之间的电连接，次级锁存器221s被选择为次级锁存器221s至224s的典型示例。类似地省略了对其他次级锁存器222s至224s中的每个的组件之间的电连接的描述。

次级锁存器221s包括开关SW3和SW4、非门Gc以及具有相对的第一和第二电极的电容器C1。

初级锁存器21m的输出电平Dm1输入到开关SW3的第一端，并且开关SW3的第二端连接到非门Gc的输入端子。非门Gc的输出端子连接到编码器31，使得非门Gc的输出端子的输出作为输出数据项Do1输入到编码器31。

例如，非门Gc包括CMOS反相器(在其输入处的寄生电容作为栅极输入电容)，并且另外的寄生电容寄生在连接在开关SW3的第二端和非门Gc的输入端子之间的布线上。

这些寄生电容被示为次级锁存器221s的公共信号地与连接在开关SW3的第二端和非门Gc的输入端子之间的布线之间的电容器C1。因此，不需要在分配给次级锁存器221s的组件布局空间中确保预定空间。

时钟CK1输入至开关SW3的控制端子。时钟CK1的正沿CK1p使开关SW3导通，并且时钟CK1的负沿CK1n使开关SW3关断。

开关SW3的导通状态使得初级锁存器21m的输出电平Dm1的反相电平作为输出数据项Do1输出到编码器31并被充电到电容器C1中。

相反，开关SW3的关断状态使得开关SW3关断。此时，次级锁存器221s保持基于被充电的电容器C1的输出数据项Do1的电平，而与开关SW3处于关断状态时初级锁存器21m的输出电平Dm1的改变无关。

与构成次级锁存器21s至24s中的每个的组件的数量相比，脉冲位置数字化电路4A的这种配置减少了构成次级锁存器221s至224s中的每个的组件的数量。即，与根据第一实施例的脉冲位置数字化电路4的次级锁存器21s至24s中的对应的次级锁存器的占用空间相比，脉冲位置数字化电路4A的这种配置通过非门Gd和开关SW4导致次级锁存器221s到224s中的每个的占用空间更小。因此，这使得以更低成本提高A/D转换器1A的产品的制造良率成为可能。

A/D转换器1A的上述配置将归因于用于时钟CK1至CK4的传送的布线中的寄生阻抗(诸如寄生电容和/或寄生电阻)的不利影响最小化，使得维持A/D转换器1A的性能可靠性成为可能。

如果在A/D转换器1A中的组件布局空间中确保有一定量的余量，则设计脉冲位置数字化电路4A的布局可以获得作为电容器C1的附加电容，使输出数据项Do1的电平能够更稳定。

第三实施例

下面参考图9至图11描述根据第三实施例的A/D转换器301。根据第三实施例的A/D转换器301的结构和/或功能与A/D转换器1的结构和/或功能大体相同，以下几点除外。因此，以下主要描述不同点。

根据第一实施例的脉冲延迟电路2被配置为使得包括与非门G1和非门G2至G15的延迟单元DU以环形形式彼此级联连接，但是本公开不限于此配置。

具体地，延迟单元DU可以不以环形形式彼此连接，只要它们彼此串联连接即可。

从这个观点来看，根据第三实施例的A/D转换器301包括脉冲延迟线302，该脉冲延迟线302包括以非回路形式彼此串联连接的n个延迟单元DU。即，n个延迟单元DU被设计成构成开路延迟线。

具体而言，第一至第n延迟单元DU分别包括非门G1至Gn。

第一至第n延迟单元G1至Gn中的每个都具有输入端子和输出端子。

除了第一延迟单元G1之外的每个延迟单元G2、......、Gn的输入端子级联连接到紧邻的前级延迟单元G1、......、Gn-1的输出端子。脉冲信号PA输入到第一延迟单元G1的第一输入端子。

相应的延迟单元G1至Gn的输出端子也连接到脉冲位置数字化电路4，使得从延迟单元G1至Gn中的每个输出的脉冲信号输入到脉冲位置数字化电路4。

与第一实施例一样，第一延迟单元DU(G1)的输出端子经由非门20连接到为第一延迟单元DU(G1)设置的锁存器模块21至24。第二延迟单元DU(G2)的输出端子经由非门20连接到为第二延迟单元DU(G2)设置的锁存器模块21至24，......，并且第n延迟单元DU(Gn)的输出端子经由非门20连接到为第n延迟单元DU(Gn)设置的锁存器模块21至24。

当脉冲信号PA输入到第一延迟单元G1的输入端子时，第一延迟单元G1工作以将脉冲信号PA传送到下一个延迟单元G2，同时将脉冲信号延迟预定延迟时间Td。

除了最后一个延迟单元Gn之外的其余延迟单元G2至Gn-1中的每个将从紧邻的在前延迟单元传送的脉冲信号PA顺序传送到下一个延迟单元，同时将脉冲信号延迟预定延迟时间Td。

模拟输入电压信号Vin作为电源电压输入到延迟单元G1至Gn中的每个，使得输入到延迟单元G1至Gn中的每个的电源电压激活延迟单元G1至Gn中的对应的延迟单元。

上述脉冲延迟单元302被配置为使得脉冲信号PA的每个脉冲在采样时钟参考信号CKs的每个周期Ts输入到第一延迟单元DU(G1)(见图10)，使得通过延迟单元DU(G1至Gn)的脉冲信号PA的每个脉冲的传送开始。

具体地，根据第三实施例的脉冲位置数字化电路304的编码器31至34中的每个被配置为：

(1)获得脉冲信号PA的每个脉冲的正沿或负沿与时钟CK1至CK4中的对应的时钟的对应的脉冲的对应的正沿或负沿之间的相位差；

(2)对于脉冲信号PA的每个脉冲，根据获得的相位差，将脉冲信号PA的对应的脉冲通过的延迟单元DU的数量数字化，从而输出数字化值作为z位数据O1至z位数据O4中的对应的z位数据。

脉冲信号PA的每个脉冲的正沿或负沿与时钟CK1至CK4中的对应的时钟的对应的脉冲的对应的正沿或负沿之间的相位差的数字化使得消除锁存器-减法器模块35至38(锁存器41至44和减法器51至54)成为可能，导致脉冲位置数字化电路304的配置更简单。即，z位数据O1至z位数据O4作为数字数值数据项DT1至DT4从相应的编码器31至34直接传送到加法器5。

根据第三实施例的A/D转换器301的其余配置与根据第一或第二实施例的A/D转换器1或1A的配置基本相同，省略对A/D转换器301的其余配置的描述。

如上所述，根据第三实施例的编码器单元360仅包括编码器31至34，与构成根据第一和第二实施例中的每个的编码器单元60的组件的数量相比，减少了构成编码器单元360的组件的数量。因此，与根据第一和第二实施例中的每个的编码器单元60的占用空间相比，这导致编码器单元360的占用空间更小。

如上所述，根据第三实施例的A/D转换器301的脉冲延迟电路302包括由n个延迟单元DU，该n个延迟单元DU被设计为构成开路延迟线。

实现了与第一实施例中描述的相同的有益益处的根据第三实施例的A/D转换器301的这种配置消除了对设计为环形延迟线的n个延迟单元DU所需的诸如与非(NAD)门和减法器的组件的需要。因此，这导致A/D转换器301的尺寸进一步减小并且导致A/D转换器301的脉冲延迟特性的进一步有效改进。

修改

然而，本公开不限于上述第一至第三实施例，并且可以如下进行各种修改或扩展。

尽管根据第一和第二实施例中的每个的非门G2至Gn中的每个都包括单级CMOS反相器，但是根据本公开的非门G2至Gn中的每个可以包括彼此级联连接的两级CMOS反相器。

与包括单级CMOS反相器的非门G2至Gn中的每个相比，该修改减少了通过由A/D转换器1或1A执行的多个A/D转换操作获得的数字数值数据项DTA的分散。

根据第一至第三实施例的A/D转换器1、1A和301中的每个被配置为使得从时钟CK1至CKm(m＝4)中选择的时钟CK1共同输入到所有次级锁存器21s至24s或221s至224s作为第二时钟，但本公开不限于此。

具体地，可以从时钟CK1至CKm(m＝4)中选择诸如时钟CK1和CK2的多个时钟作为第二时钟，并且可以将所选择的时钟中的每个共同输入到次级锁存器21s至24s或221s至224s中的至少两个作为第二时钟。

例如，可以从时钟CK1至CKm(m＝4)中选择时钟CK1和CK2作为第二时钟，并且时钟CK1可以共同输入到次级锁存器21s和22s或221s和222s，并且时钟CK2可以共同输入到次级锁存器23s和24s或223s和224s。

此外，来自时钟CK1至CKm(m＝4)的诸如时钟CK1的第一选择的时钟可以共同输入到诸如次级锁存器21s、22s和23s的(m-1)个次级锁存器，并且来自时钟CK1至CKm(m＝4)的诸如时钟CK2的第二选择的时钟可以共同输入到诸如次级锁存器24s的其余的次级锁存器。

具体而言，可以将诸如时钟CK1的选择的时钟输入到最多(m-1)个次级锁存器。

用于每个延迟单元DU的初级锁存器21m至24m被配置为在与不同时钟CK1、CK2、CK3和CK4的相应的脉冲对应的采样时间处锁存从对应的延迟单元DU输出通过非门20的延迟脉冲的状态。此外，次级锁存器21s至24s中的每个被配置为在与时钟CK1的每个脉冲的出现对应的采样时间处锁存初级锁存器21m至24m中的对应的初级锁存器的输出。

次级锁存器21s至24s中的每个可被配置为在与参考时钟的每个脉冲的出现对应的采样时间处锁存初级锁存器21m至24m中的对应的初级锁存器的输出，该参考时钟基于时钟CK1至CK4中的用作第二时钟的至少一个生成。即，时钟CK1至CK4中的任何时钟都可以经受诸如脉冲反转处理的任何脉冲整形处理后，并且其后用作第二时钟。

综上所述，根据本公开的A/D转换器中的每个可以被配置为使得：

(1)基于第一时钟生成的第二时钟共同输入到从次级锁存器21s至24s中选择的至少第一和第二次级锁存器，诸如次级锁存器21s和22s；

(2)该至少第一和第二次级各自被配置为在与第二时钟的每个脉冲的出现对应的采样时间处锁存从与相应的至少第一和第二次级锁存器对应的至少第一和第二初级锁存器(诸如初级锁存器21m和22m)输出的输出数据项。

减小时钟CK1、CK2、CK3和CK4的每个相邻对之间的相位差Δt使得能够将彼此并联连接并为每个延迟单元DU设置的锁存器模块21至24的数量m(m＝4)增大。彼此并联连接并为每个延迟单元DU设置的锁存器模块21至24(m＝4)的数量m越大，则数字数值数据项DTA的所获得的分辨率和精度就越高。

如专利公开No.2004-007385中所述，可以在脉冲延迟电路2之后提供循环数量计数器。循环数量计数器被配置为对脉冲信号已经循环通过脉冲延迟电路2的次数进行计数。

根据该修改的减法器51至54中的每个可以被配置为根据计数的数量从在锁存器41至44中的对应的锁存器中存储的先前代码数据减去作为当前代码数据的在与采样时钟参考信号CKs的每个脉冲的出现对应的采样时间处从编码器31、32、33和34输出的代码数据O1、代码数据O2、代码数据O3和代码数据O4中的对应的代码数据，从而计算当前代码数据和先前代码数据之间的偏差数据。然后，减法器51至54中的每个可被配置为将偏差数据作为数字数值数据项DT1至DT4中的对应的数字数值数据项输出到加法器5。

第一至第三实施例的配置和/或功能可以彼此组合。通过消除第一至第三实施例中选择的实施例的一部分而创建的修改实施例可以被视为本公开的实施例，只要该修改实施例能够解决上述问题并且落入本公开的范围内就行。

可以被视为在本公开范围内的各种创造性应用可以被认为是本公开的实施例。

尽管本文已经描述了本公开的说明性实施例，但本公开不限于本文所述的实施例，而是包括具有本领域技术人员基于本公开将理解的修改、省略、组合(例如，跨各种实施例的方面的)、改编和/或替代方案的任何和所有实施例。权利要求中的限制将基于权利要求中使用的语言进行广义解释，并且不限于本说明书中或在申请的实施期间描述的示例，这些示例将被解释为非排他性的。